JPH10242264A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 トレンチ素子分離領域のコーナー部での電界
緩和の目的が達成されない恐れがある。 【解決手段】 シリコン基板１０１上にゲート絶縁膜１
０２、ポリシリコン薄膜１０３及びシリコン窒化膜１０
４を順次形成する。選択的にシリコン窒化膜、ポリシリ
コン薄膜及びゲート絶縁膜をエッチングしてシリコン基
板表面を露出させ続けて、上記半導体基板をエッチング
して、該半導体基板に溝１０６ａ，ｂ，ｃを形成した
後、溝部の側面部及び底面部並びに溝開口部のポリシリ
コン薄膜１０３側壁を酸化する。全面にシリコン酸化膜
１０７，１０８，１０９を堆積した後、シリコン窒化膜
をエッチングストッパーとしてシリコン酸化膜１０９を
エッチングバックし、溝部内に絶縁膜１０９を埋設す
る。次に、シリコン窒化膜１０４を除去した後、導電性
薄膜１１０を堆積し、導電性薄膜及び上記シリコン薄膜
１０３を選択的に除去して、ゲート電極１１２を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関するもので、さらに詳しくは素子分離領域形成方法
に関するものである。

【０００２】

【従来の技術】集積回路素子の高集積化に伴い、素子の
微細化と共に素子分離領域の微細化の進んできた。従
来、素子分離技術として一般的に、ＬＯＣＯＳ法が広く
用いられているが、周知のようにバーズビークと呼ばれ
る酸化膜の食い込みが生じ、分離領域が拡大する、ある
いは狭い分離領域では十分な膜厚の分離用酸化膜が形成
されない等の課題があり、サブミクロン域の素子分離に
適用するには困難な技術となってきた。

【０００３】これに対し、シリコン基板表面に溝を形成
し、これに絶縁膜を埋め込んで素子分離領域とするトレ
ンチ分離技術が微細化の進む集積回路の素子分離技術と
して検討及び適用が進んでいる。

【０００４】このトレンチ素子分離の形成方法の第１の
従来技術を、図４乃至図６を用いて説明する。

【０００５】まず、図４（ａ）に示すように、シリコン
基板２０１の表面に熱酸化法でパッド酸化膜２０２を１
０〜３０ｎｍ程度形成する。続いてシリコン窒化膜２０
３を１００〜２００ｎｍ程度、減圧ＣＶＤ法で堆積す
る。

【０００６】次に、図４（ｂ）に示すように、素子分離
領域に開口を有するレジストパターン２０４をフォトリ
ソグラフィ工程により形成した後、これをエッチングマ
スクとして、シリコン窒化膜２０３、パッド酸化膜２０
２を順次異方性エッチングし、引き続きシリコン基板２
０１を異方性エッチングして溝２０５ａ、２０５ｂ、２
０５ｃを形成する。溝の深さは、０．３〜０．６μｍ程
度であり、溝の幅は最小で０．２μｍである。

【０００７】次に、図４（ｃ）に示すように、レジスト
パターン２０４を除去した後、熱酸化雰囲気にて溝２０
５ａ、２０５ｂ、２０５ｃの底面及び側面を薄く酸化し
て、１０〜４０ｎｍのシリコン酸化膜２０６を形成す
る。このとき、シリコン基板２０１の表面はシリコン窒
化膜２０３で覆われているので酸化されず、溝２０５
ａ、２０５ｂ、２０５ｃの内部にのみシリコン酸化膜２
０６が選択的に形成される。

【０００８】次に、図５（ａ）に示すように化学的気相
成長法（ＣＶＤ法）により、シリコン酸化膜２０７を厚
く堆積する。ここで、シリコン酸化膜２０７の膜厚は広
い素子分離領域（図示せず）の溝を完全に埋め込むた
め、溝２０５ａ、２０５ｂ、２０５ｃの深さより厚いこ
とが望ましく、本従来技術例では８００ｎｍとした。

【０００９】次に、図５（ｂ）に示すように、シリコン
窒化膜２０３をエッチングストッパとして、シリコン酸
化膜２０７をケミカルメカニカルポリッシング（ＣＭ
Ｐ）法若しくはリアクティブイオンエッチング（ＲＩ
Ｅ）法によりシリコン窒化膜２０３が露出するまでエッ
チバックする。このとき、シリコン基板２０１面内にお
いて、シリコン酸化膜２０７の堆積膜厚あるいはシリコ
ン酸化膜２０７のエッチバック量にバラツキがあるた
め、シリコン酸化膜２０７が溝内に比較的厚く残る溝２
０５ａ、２０５ｃと溝内部のシリコン酸化膜２０７が溝
内に比較的薄く残る溝２０５ｂの両者が存在する。

【００１０】次に、図５（ｃ）に示すように、シリコン
窒化膜２０３を熱リン酸溶液で除去した後、フッ酸溶液
にてパッド酸化膜２０２を除去して、素子形成領域のシ
リコン基板２０１の表面を露出する。このとき、溝２０
５ａ、２０５ｃでは埋め込んだシリコン酸化膜２０７が
シリコン基板２０１の表面より突出して残るが、溝２０
５ｂではシリコン基板２０１表面より窪んだ形状で残
る。さらに溝２０５ｂの上部でシリコン基板のコーナー
部２０８が露出する。

【００１１】次に、図６（ａ）に示すように、素子形成
領域で露出したシリコン基板２０１表面を熱酸化法によ
り酸化して、ゲート酸化膜２０９を形成した後、多結晶
シリコン膜或いは多結晶シリコン膜とタングステンシリ
サイド膜の積層膜よりなるゲート電極用導電性膜２１０
を堆積する。このとき、溝２０５ｂの上部ではシリコン
基板２０１のコーナー部２０８を被覆してゲート酸化膜
２０９及びゲート電極用導電性膜２１０が堆積される。

【００１２】次に、図６（ｂ）に示すように、レジスト
パターン２１１をフォトリソグラフィ工程により形成
し、これをエッチングマスクとして選択的に、ゲート電
極用導電性膜２１０をエッチングして、ゲート電極２１
０ａ、２１０ｂを形成する。

【００１３】次に、図６（ｃ）に示すように、レジスト
パターン２１１を除去した後、ゲート電極２１０ａ、２
１０ｂをマスクとして自己整合的にイオン注入して、ソ
ース／ドレイン領域２１２を形成し、ＭＯＳトランジス
タが形成される。

【００１４】上述の従来技術では、図５（ｃ）の工程に
おいて、溝２０５ｂを埋め込むシリコン酸化膜２０７の
上面がシリコン基板２０１の表面より窪み、シリコン基
板２０１のコーナー部２０８が露出してしまう。このた
め、図６（ｃ）の工程においてＭＯＳトランジスタ形成
時には、この露出したコーナー部２０８を被覆してゲー
ト絶縁膜２０８及びゲート電極２１０ａ、２１０ｂが形
成されることになる。この結果、トランジスタの動作時
には、以下の特性上の問題が生じてしまう。

【００１５】即ち、ＭＯＳトランジスタでは、ゲート電
極２１０ａ、２１０ｂに電位（ＮＭＯＳでは正の電位、
ＰＭＯＳでは負の電位）を与えてゲート電極２１０ａ、
２１０ｂした下のチャネルと呼ばれるシリコン基板２０
１表面の極性を反転させてトランジスタの導通を得る
が、コーナー部２０８では上面及び側面のゲート電極２
１０ｂからの電界が集中するため、チャネル中央部より
低いゲート電圧にて極性反転が生じ、図３の特性図に示
すように、一般的にキンクと呼ばれる現象が発生する。

【００１６】本現象が発生した場合、図３により明らか
なように、トランジスタのオフ時（ゲート電位がゼロ）
のリーク電流が増大してしまうという重大な問題が生じ
る。

【００１７】この問題に対して、特開平５−２５１５５
２号公報では、以下のような手法が採られている。以
下、第２の従来技術として、図７乃至図９を用いてこの
手法を説明する。

【００１８】まず、図７（ａ）に示すように、シリコン
基板４０１の表面にゲート酸化膜４０２を４〜１０ｎｍ
の膜厚で熱酸化法により形成する。続いて、将来ゲート
電極の一部を構成するポリシリコン薄膜４０３を５０〜
３００ｎｍ堆積する。

【００１９】次に、図７（ｂ）に示すように、素子分離
領域に開口を有するレジストパターン４０４をフォトリ
ソグラフィ工程により形成した後、これをエッチングマ
スクとして、ポリシリコン薄膜４０３、ゲート酸化膜４
０２を順次異方性エッチングし、引き続きシリコン基板
４０１を異方性エッチングして溝４０５ａ、４０５ｂ、
４０５ｃを形成する。溝の深さは、０．３〜０．６μｍ
程度であり、溝の幅は最小で０．２μｍである。

【００２０】次に、図７（ｃ）に示すように、レジスト
パターン４０４を除去した後、ＣＶＤ法にて２０〜５０
ｎｍのシリコン酸化膜４０６を堆積した後、溝４０５を
埋め込む厚いシリコン酸化膜４０７を堆積する。ここ
で、シリコン酸化膜４０７の膜厚は広い素子分離領域
（図示せず）の溝を完全に埋め込むため、溝４０５ａ、
４０５ｂ、４０５ｃの深さより厚いことが望ましく、本
従来技術例では８００ｎｍとした。

【００２１】次に、図８（ｂ）に示すように、ポリシリ
コン薄膜４０３をエッチングストッパとして、シリコン
酸化膜４０７、４０６をＣＭＰ法若しくはＲＩＥ法によ
りポリシリコン薄膜４０３が露出するまでエッチバック
する。このとき、シリコン基板４０１面内において、シ
リコン酸化膜４０７の堆積膜厚あるいはシリコン酸化膜
４０７のエッチバック量にバラツキがあるため、シリコ
ン酸化膜４０７が溝内に比較的厚く残る溝４０５ａ、４
０５ｃと溝内部のシリコン酸化膜４０７が溝内に比較的
薄く残る溝４０５ｂの両者が存在する。

【００２２】次に、図８（ｃ）に示すように、ＣＶＤ法
によりシリコン酸化膜４０８を２０〜１００ｎｍ程度堆
積する。その後、図８（ｃ）に示すように、ＲＩＥ法に
より、シリコン酸化膜４０８をポリシリコン薄膜４０３
が露出するまでエッチバックする。この結果、素子分離
用溝４０５のポリシリコン薄膜４０３の側壁にサイドウ
ォールとしてシリコン酸化膜４０８が残存する。

【００２３】次に、図９（ａ）に示すように、ポリシリ
コン膜或いはポリシリコン膜とタングステンシリサイド
膜の積層膜よりなるゲート電極用導電性膜４０９を堆積
する。

【００２４】次に、図９（ｂ）に示すように、レジスト
パターン４１０をフォトリソグラフィ工程により形成
し、これをエッチングマスクとして選択的に、ゲート電
極用導電性膜４０９及びポリシリコン薄膜４０３をゲー
ト絶縁膜４０２が露出するまでエッチングして、ゲート
電極４１１ａ、４１１ｂを形成する。

【００２５】次に、図９（ｃ）に示すように、レジスト
パターン４１０を除去した後、ゲート電極４１１ａ、４
１１ｂをマスクとして自己整合的にイオン注入して、ソ
ース／ドレイン領域４１２を形成し、ＭＯＳトランジス
タが形成される。

【００２６】上記第２の従来技術では、シリコン酸化膜
４０８によるサイドウォールを介してゲート電極４１１
ｂの一部である導電性薄膜４０９が半導体基板の溝周辺
のコーナー部４１３を被覆するため、コーナー４１３に
かかるゲート電界を緩和して図３に示したトランジスタ
特性のキンク現象発生の問題を回避している。

【００２７】

【発明が解決しようとする課題】しかしながら、上述の
第２の従来の製造方法では、ゲート電極４１１の一部を
構成するポリシリコン薄膜４０３の膜厚が、サイドウォ
ールとして用いるシリコン酸化膜４０８の堆積膜厚のバ
ラツキ及びエッチバック量のバラツキよりも十分に厚い
場合は問題ないが、薄い場合には、シリコン酸化膜４０
８のエッチバック後にサイドウォールがポリシリコン薄
膜４０３を被覆せずコーナー部４１３での電界緩和の目
的が達成されない恐れがある。このプロセスを実施する
以上、エッチバックにおいては、ゲート電極となるポリ
シリコン薄膜４０３上に酸化膜が残っては困るので十分
にオーバーエッチしなくてはならず、この結果として、
ポリシリコン薄膜４０３自体がエッチングされると共
に、酸化膜のサイドウォール自体が膜減りを起こす。逆
に、ポリシリコン薄膜４０３を厚くした場合、トランジ
スタ形成後のコンタクト或いはメタル配線等の加工時に
下地段差が増大してフォトリソグラフィ及びエッチング
工程が困難になる。

【００２８】また、ゲート電極４１１の一部であるポリ
シリコン薄膜４０３は、シリコン酸化膜４０７、４０６
のエッチバック時及びシリコン酸化膜４０８のエッチバ
ック時の２回エッチングストッパとして働くため、この
エッチバックでのポリシリコンに対する選択比率が低い
（＜１０）場合には、ポリシリコンの膜減り量が増大
し、トランジスタのゲート電極の機能を果たすことが困
難となる。

【００２９】更に、これらのエッチバック時には素子分
離領域毎に既にポリシリコン薄膜４０３は分割された状
態でエッチング時のイオン照射を受けるため、薄いゲー
ト絶縁膜４０２をもつ半導体素子では、チャージアップ
によるゲート絶縁膜破壊がおこるという問題が生じる。

【００３０】

【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、半導体基板上にゲート絶縁
膜、シリコン薄膜及びシリコン窒化膜を順次形成する工
程と、所定の形状のマスクパターンを用いて、素子が形
成される領域を除いて選択的に上記シリコン窒化膜、シ
リコン薄膜及びゲート絶縁膜をエッチングして上記半導
体基板表面を露出させる工程と、上記マスクパターンを
用いて上記半導体基板をエッチングして、該半導体基板
に溝を形成する工程と、上記溝部の側面部及び底面部並
びに該溝開口部の上記シリコン薄膜側壁を酸化する工程
と、上記溝を埋め込むように全面に絶縁膜を堆積した
後、上記シリコン窒化膜をエッチングストッパーとして
上記絶縁膜をエッチングし、上記溝部内に絶縁膜を埋設
する工程と、上記シリコン窒化膜を除去した後、導電性
薄膜を堆積する工程と、上記導電性薄膜及び上記シリコ
ン薄膜を選択的に除去して、ゲート電極を形成する工程
とを有することを特徴とする。

【００３１】

【実施の形態】以下、一実施の形態に基づいて本発明に
ついて詳細に説明する。

【００３２】図１及び図２は本発明の一実施の形態の半
導体装置の製造工程を示す図である。

【００３３】以下、図１及び図２を用いて本発明の一実
施の形態の半導体装置の製造工程を説明する。

【００３４】まず、図１（ａ）に示すように、シリコン
基板１０１の表面に熱酸化法でゲート酸化膜１０２を４
〜１０ｎｍ程度形成する。続いて将来ゲート電極の一部
を構成するポリシリコン薄膜１０３を５０〜３００ｎｍ
堆積し、引き続きシリコン窒化膜１０４を１００〜２０
０ｎｍ程度、減圧ＣＶＤ法で堆積する。ここで、ポリシ
リコン薄膜の代わりにアモルファスシリコン薄膜を用い
てもよい。また、ポリシリコン薄膜１０３に砒素或いは
燐或いはホウ素等のドーピング不純物を目的に応じてこ
の工程で導入してもよいし、後の適切な工程で導入して
もよい。

【００３５】次に、図１（ｂ）に示すように、素子分離
領域に開口を有するレジストパターン１０５をフォトリ
ソグラフィ工程により形成した後、これをエッチングマ
スクとして、シリコン窒化膜１０４、ポリシリコン薄膜
１０３、ゲート酸化膜１０２を順次異方性エッチング
し、引き続きシリコン基板１０１を異方性エッチングし
て溝１０６ａ、１０６ｂ、１０６ｃを形成する。溝の深
さは、０．３〜０．６μｍ程度であり、溝の幅は最小で
０．２μｍである。

【００３６】次に、図１（ｃ）に示すように、レジスト
パターン１０５を除去した後、熱酸化雰囲気にて溝１０
６ａ、１０６ｂ、１０６ｃの底面及び側面を薄く酸化し
て、１０〜４０ｎｍのシリコン酸化膜１０７を形成す
る。このとき、シリコン基板１０１の表面はシリコン窒
化膜１０４で覆われているので酸化されず、溝１０６
ａ、１０６ｂ、１０６ｃの内部にのみシリコン酸化膜１
０７が選択的に形成される。この際、開口部において、
ポリシリコン薄膜１０３の側壁にシリコン酸化膜１０８
が形成される。

【００３７】次に、図１（ｄ）に示すようにＣＶＤ法に
より、シリコン酸化膜１０９を厚く堆積する。ここで、
シリコン酸化膜１０９の膜厚は広い素子分離領域（図示
せず）の溝を完全に埋め込むため、溝１０６ａ、１０６
ｂ、１０６ｃの深さより厚いことが望ましく、本実施の
形態では８００ｎｍとした。

【００３８】次に、図２（ａ）に示すように、シリコン
窒化膜１０４をエッチングストッパとして、シリコン酸
化膜１０９をＣＭＰ法若しくはＲＩＥ法によりシリコン
窒化膜１０４が露出するまでエッチバックする。このと
き、シリコン基板１０１面内において、シリコン酸化膜
１０９の堆積膜厚あるいはシリコン酸化膜１０９のエッ
チバック量にバラツキがあるため、シリコン酸化膜１０
９が溝内に比較的厚く残る溝１０６ａ、１０６ｃと溝内
部のシリコン酸化膜１０９が溝内に比較的薄く残る溝１
０６ｂの両者が存在する。

【００３９】但し、本実施の形態において、シリコン基
板１０１上にポリシリコン薄膜１０３及びシリコン窒化
膜１０４を堆積した積層構造でシリコン酸化膜１０９の
エッチングストッパとして用いているためバラツキより
残膜が薄く残る溝１０６ｂにおいても、シリコン酸化膜
１０９の表面は少なくともシリコン基板１０１の表面よ
り上に確保することが容易になる。

【００４０】更に、このエッチバック時にポリシリコン
薄膜１０３の表面はシリコン窒化膜１０４で覆われてい
るので、エッチング時のイオン照射によって、ポリシリ
コン薄膜１０３がチャージアップしてゲート絶縁膜１０
２の絶縁破壊が起こることを防止できる。

【００４１】次に、図２（ｂ）に示すように、シリコン
窒化膜１０４を熱リン酸溶液で除去して、素子形成領域
のポリシリコン薄膜１０３の表面を露出する。このと
き、溝１０６ａ、１０６ｃでは埋め込んだシリコン酸化
膜１０９がポリシリコン薄膜１０３の表面より突出して
残るが、溝１０６ｂではポリシリコン薄膜１０３表面よ
り窪んだ形状で残る。但し、溝１０６ｂにおいても、シ
リコン酸化膜１０９の表面はシリコン基板１０１の表面
より上部に保たれている。

【００４２】その後、ポリシリコン膜或いはポリシリコ
ン膜とタングステンシリサイド膜の積層膜等よりなるゲ
ート電極用導電性膜１１０を１００〜２００ｎｍ程度堆
積する。尚、本発明において、ゲート電極用導電性膜の
材料は本実施の形態に限定されるものではない。

【００４３】次に、図２（ｃ）に示すように、レジスト
パターン１１１をフォトリソグラフィ工程により形成
し、これをエッチングマスクとして選択的に、導電性膜
１１０及びポリシリコン薄膜１０３をエッチングして、
ゲート電極１１２ａ、１１２ｂを形成する。

【００４４】次に、図２（ｄ）に示すように、レジスト
パターン１１１を除去した後、ゲート電極１１２ａ、１
１２ｂをマスクとして自己整合的にイオン注入して、ソ
ース／ドレイン領域１１３形成し、ＭＯＳトランジスタ
が形成される。

【００４５】

【発明の効果】以上、詳細に説明したように、本発明を
用い、ポリシリコン膜及びシリコン窒化膜よりなる積層
膜を、溝に埋め込むシリコン酸化膜のエッチングストッ
パとして用いるため、以下のような効果を奏する。

【００４６】まず、第１にシリコン酸化膜の膜厚バラツ
キ及びシリコン酸化膜のエッチバック量のバラツキは必
然的に生じるが、溝内に残るシリコン酸化膜が少ない溝
においてもシリコン酸化膜の表面をシリコン基板の表面
よりも上部に確保できる。また、仮に上述のバラツキが
所定のねらいよりも大きい場合でも、エッチングストッ
パとして働くシリコン窒化膜の堆積膜厚のみを増加させ
ることで当初の目的を達成することが可能となり、トラ
ンジスタ特性に影響を及ぼすポリシリコン薄膜の膜厚を
変更する必要はない。

【００４７】第２に、シリコン酸化膜のエッチバックを
ＲＩＥで行った場合、ゲート電極として働くポリシリコ
ン薄膜の表面は絶縁膜であるシリコン窒化膜で覆われて
いるため、エッチング中のイオン照射によりゲート電極
がチャージアップしてゲート絶縁膜が破壊することを防
止する。

【００４８】また、溝形成後に酸化雰囲気にてポリシリ
コン薄膜のパターニング側面を酸化してシリコン酸化膜
を形成することで、以下の効果が得られた。

【００４９】即ち、溝のコーナー部ではシリコン酸化膜
が確実に覆っているので、ゲート電極を構成するポリシ
リコン薄膜若しくは導電性薄膜は少なくともこれらのシ
リコン酸化膜を介してコーナーを被覆する構造が得られ
る。従来技術ではゲート電極が薄いゲート酸化膜のみを
介して溝のコーナーを被覆していたため、コーナーでの
ゲート電界集中により、図３に示すようなトランジスタ
のキンク現象という問題が生じたが、本発明では、ゲー
ト電界集中が回避され良好なトランジスタ特性が得られ
た。

【００５０】以上のように、本発明を用いることによ
り、トランジスタ特性の改善、特にオフ時のリーク電流
の減少が達成され、また、工程途中でのゲート絶縁膜の
チャージアップ破壊が防止される等の効果により、半導
体装置の歩留まり及び信頼性の向上に大きく寄与するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一の実施の形態の半導体装置の前半の
製造工程図である。

【図２】本発明の一の実施の形態の半導体装置の前半の
製造工程図である。

【図３】本発明及び従来技術によるトランジスタの特性
を示す図である。

【図４】第１の従来の半導体装置の第１製造工程図であ
る。

【図５】第１の従来の半導体装置の第２製造工程図であ
る。

【図６】第１の従来の半導体装置の第３製造工程図であ
る。

【図７】第２の従来の半導体装置の第１製造工程図であ
る。

【図８】第２の従来の半導体装置の第２製造工程図であ
る。

【図９】第２の従来の半導体装置の第３製造工程図であ
る。

【符号の説明】

１０１ シリコン基板 １０２ ゲート酸化膜 １０３ ポリシリコン薄膜 １０４ シリコン窒化膜 １０５ 第１レジストパターン １０６ 溝 １０７ 第１シリコン酸化膜 １０８ 第２シリコン酸化膜 １０９ 第３シリコン酸化膜 １１０ 導電性薄膜 １１１ 第２レジストパターン １１２ ゲート電極 １１３ ソース／ドレイン領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にゲート絶縁膜、シリコン
   薄膜及びシリコン窒化膜を順次形成する工程と、 所定の形状のマスクパターンを用いて、素子が形成され
   る領域を除いて選択的に上記シリコン窒化膜、シリコン
   薄膜及びゲート絶縁膜をエッチングして上記半導体基板
   表面を露出させる工程と、 上記マスクパターンを用いて上記半導体基板をエッチン
   グして、該半導体基板に溝を形成する工程と、 上記溝部の側面部及び底面部並びに該溝開口部の上記シ
   リコン薄膜側壁を酸化する工程と、 上記溝を埋め込むように全面に絶縁膜を堆積した後、上
   記シリコン窒化膜をエッチングストッパーとして上記絶
   縁膜をエッチングし、上記溝部内に絶縁膜を埋設する工
   程と、 上記シリコン窒化膜を除去した後、導電性薄膜を堆積す
   る工程と、 上記導電性薄膜及び上記シリコン薄膜を選択的に除去し
   て、ゲート電極を形成する工程とを有することを特徴と
   する、半導体装置の製造方法。