JP3295393B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3295393B2
JP3295393B2 JP20506399A JP20506399A JP3295393B2 JP 3295393 B2 JP3295393 B2 JP 3295393B2 JP 20506399 A JP20506399 A JP 20506399A JP 20506399 A JP20506399 A JP 20506399A JP 3295393 B2 JP3295393 B2 JP 3295393B2
Authority
JP
Japan
Prior art keywords
insulating film
impurity layer
semiconductor device
gate electrode
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP20506399A
Other languages
English (en)
Other versions
JP2000200908A (ja
Inventor
紀孝 日比
和男 羽山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP20506399A priority Critical patent/JP3295393B2/ja
Publication of JP2000200908A publication Critical patent/JP2000200908A/ja
Application granted granted Critical
Publication of JP3295393B2 publication Critical patent/JP3295393B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ構造を有す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化が進んだ結
果、半導体装置を構成する各素子は超微細構造を有する
ようになった。一方、半導体装置の動作について、一層
の高速性及び高信頼性が要求されている。
【０００３】ＭＯＳ構造を有する半導体装置は、従来よ
り様々な電子機器に使用されると共に今後も益々用途の
拡大が見込まれている。
【０００４】以下、従来の半導体装置の製造方法、具体
的にはＭＯＳ型トランジスタのゲート電極の形成方法に
ついて、図２３（ａ）、（ｂ）を参照しながら説明す
る。
【０００５】まず、図２３（ａ）に示すように、シリコ
ン基板１０上のトランジスタ形成領域１１を取り囲むよ
うにＬＯＣＯＳ法によりフィールド酸化膜１２を形成し
た後、シリコン基板１０の表面を熱酸化することにより
シリコン基板１０の上にシリコン酸化膜１３を形成す
る。次に、シリコン基板１０の上に全面に亘ってＣＶＤ
法により不純物を含むポリシリコン膜を堆積した後、該
ポリシリコン膜の上にレジストパターンを形成し、その
後、該レジストパターンをマスクとしてポリシリコン膜
に対してエッチングを行なってゲート電極１４を形成し
た後、ソース領域１５及びドレイン領域１６を形成す
る。
【０００６】次に、図２３（ｂ）に示すように、シリコ
ン酸化膜１３におけるゲート電極１４から露出した部分
を除去することによりゲート絶縁膜１７を形成した後、
シリコン基板１０の上に全面に亘って絶縁膜１８を堆積
して平坦化する。次に、絶縁膜１８に、ゲート電極１
４、ソース領域１５及びドレイン領域１６にそれぞれ通
ずるコンタクトホール１９、２０、２１を形成した後、
コンタクトホール１９、２０、２１の内部及び上部に導
電性材料を堆積して、ゲート電極１４、ソース領域１５
及びドレイン領域１６と接続する電極層２２、２３、２
４を形成する。
【０００７】以上に説明したように、従来の半導体装置
の製造方法においては、導電性膜に対してエッチングを
行なってゲート電極１４を形成するときに、シリコン酸
化膜１３がエッチングストッパーとして用いられてい
る。
【０００８】
【発明が解決しようとする課題】しかしながら、半導体
装置の高集積化に伴って、ＭＯＳ型トランジスタのゲー
ト絶縁膜は薄膜化する傾向にあるため、従来の半導体装
置の製造方法を用いた場合には、言い換えると、ゲート
絶縁膜となる絶縁性膜をエッチングストッパーとしてゲ
ート電極をパターニング形成した場合には、除去すべき
導電性膜と共にゲート絶縁膜まで除去されてしまうの
で、ゲート絶縁膜の信頼性が低下するという問題があ
る。
【０００９】また、ＭＯＳ構造を有する半導体装置の動
作を高速化するためには、ゲート電極の膜厚を厚くして
ゲート電極を低抵抗化する必要がある一方、ゲート電極
の膜厚を厚くすると、つまりゲート電極のアスペクト比
（ゲート電極の膜厚／ゲート幅）を高くすると、導電性
膜に対するエッチング量が増大するので、ゲート絶縁膜
となる絶縁性膜の上面においてエッチングを確実に終了
させることが困難になる。このため、ゲート絶縁膜を薄
膜化する場合には、ゲート電極のアスペクト比を高くで
きないので、ゲート電極を低抵抗化できなくなるという
問題がある。さらに、ゲート電極のアスペクト比を高く
する場合には、半導体基板に形成された不純物拡散層つ
まりソース領域又はドレイン領域と、配線層とを接続す
るためのコンタクトホールのアスペクト比も高くなるの
で、コンタクトホールの形成及びコンタクトホールへの
導電性材料の埋め込みを確実に行なうことが困難になっ
て、半導体装置の信頼性が低下してしまう。
【００１０】前記に鑑み、本発明は、ゲート絶縁膜の信
頼性を損なうことなくゲート絶縁膜を薄膜化できるよう
にすると共にアスペクト比の高いゲート電極を形成でき
るようにすることを目的とする。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体基板
の表面部に第１導電型の不純物層を形成する工程と、半
導体基板の上に絶縁膜を堆積した後、ゲート電極形成領
域における少なくとも絶縁膜を除去して凹状溝を形成す
る工程と、凹状溝内に露出している半導体基板の表面上
にゲート絶縁膜を形成する工程と、凹状溝に導電膜を埋
め込むことによりゲート電極を形成する工程とを備えて
いる。
【００１２】本発明の半導体装置の製造方法によると、
半導体基板上に形成された凹状溝内に露出している半導
体基板の表面上にゲート絶縁膜を形成した後、凹状溝に
導電膜を埋め込むことによりゲート電極を形成するた
め、ゲート絶縁膜をエッチングストッパーとして用いる
ことなくゲート電極を形成できるので、ゲート電極を形
成するときにゲート絶縁膜が損傷を受ける事態を防止で
きる。従って、ゲート絶縁膜の信頼性を損なうことなく
ゲート絶縁膜を薄膜化できると共に、ゲート絶縁膜を薄
膜化した場合にも、アスペクト比の高いゲート電極を形
成できる。
【００１３】本発明の半導体装置の製造方法において、
凹状溝を形成する工程とゲート絶縁膜を形成する工程と
の間に、凹状溝の底面の下方領域に、第１導電型の不純
物層を分断するように第２導電型の不純物層を形成する
工程を備えていることが好ましい。
【００１４】このようにすると、第２導電型の不純物層
によって分断された第１導電型の不純物層からなるソー
ス領域又はドレイン領域が形成されるため、第２導電型
の不純物層上に形成されるゲート電極に電圧を印加する
ことによってチャネル形成を制御できるので、半導体装
置の信頼性が向上する。
【００１５】本発明の半導体装置の製造方法において、
ゲート電極を形成する工程は、凹状溝を含む絶縁膜の上
に導電膜を堆積する工程と、絶縁膜の上に堆積された導
電膜を除去することによって、ゲート電極を、該ゲート
電極の上面と絶縁膜の上面とがほぼ面一で且つ平坦にな
るように形成する工程とを含むことが好ましい。
【００１６】このようにすると、ゲート電極を形成する
ときに、後の工程において下地となる絶縁膜の上面を平
坦化できるため、ゲート電極の上を含む絶縁膜の上に上
層配線又は素子等を、新たな平坦化工程を行なうことな
く形成できるので、半導体装置の構造を容易に多層化で
きる。
【００１７】本発明の半導体装置の製造方法において、
凹状溝を形成する工程は、凹状溝をその底面が第１導電
型の不純物層中に位置するように形成する工程を含み、
凹状溝を形成する工程とゲート絶縁膜を形成する工程と
の間に、凹状溝の底面の下方領域に、第１導電型の不純
物層を分断するように第２導電型の不純物層を形成する
工程を備えていることが好ましい。
【００１８】このようにすると、ゲート電極の下部を半
導体基板の表面よりも下側に形成できるため、ゲート電
極全体を半導体基板の表面よりも上側に形成する場合と
比べて、ソース用又はドレイン用のコンタクトホールの
アスペクト比を低くすることができる。このため、ソー
ス用若しくはドレイン用のコンタクトホールの形成又は
該コンタクトホールへの導電性材料の埋め込みを確実に
行なうことができるので、半導体装置の信頼性が向上す
る。また、第２導電型の不純物層によって分断された第
１導電型の不純物層からなるソース領域又はドレイン領
域が形成されるため、第２導電型の不純物層上に形成さ
れるゲート電極に電圧を印加することによってチャネル
形成を制御できるので、半導体装置の信頼性が向上す
る。
【００１９】凹状溝をその底面が第１導電型の不純物層
中に位置するように形成する場合、凹状溝を形成する工
程とゲート絶縁膜を形成する工程との間に、凹状溝の壁
面に絶縁性のサイドウォールを形成する工程を備えてい
ることが好ましい。
【００２０】このようにすると、ソース領域又はドレイ
ン領域とゲート電極との間の絶縁性が向上するため、半
導体装置の信頼性が向上する。
【００２１】サイドウォールを形成する場合、凹状溝を
形成する工程とサイドウォールを形成する工程との間
に、凹状溝内の半導体基板の表面部に、第１導電型の不
純物層よりも不純物濃度が低い第１導電型の低濃度不純
物層を形成する工程を備え、サイドウォールを形成する
工程とゲート絶縁膜を形成する工程との間に、凹状溝の
底面におけるサイドウォールに囲まれている部分の下方
領域に、第１導電型の低濃度不純物層を分断するように
第２導電型の不純物層を形成する工程を備えていること
が好ましい。
【００２２】このようにすると、第２導電型の不純物層
によって分断された第１導電型の低濃度不純物層が、ソ
ース領域又はドレイン領域と第２導電型の不純物層との
間に形成されるため、ソース領域とドレイン領域との間
に電圧を印加した場合に発生する電界強度を小さくでき
るので、半導体装置の信頼性が向上する。
【００２３】本発明の半導体装置の製造方法において、
凹状溝を形成する工程は、凹状溝をその底面が第１導電
型の不純物層よりも下側に位置するように形成する工程
を含むことが好ましい。
【００２４】このようにすると、ゲート電極の下部を半
導体基板の表面よりも下側に形成できるため、ゲート電
極全体を半導体基板の表面よりも上側に形成する場合と
比べて、ソース用又はドレイン用のコンタクトホールの
アスペクト比を低くすることができる。このため、ソー
ス用若しくはドレイン用のコンタクトホールの形成又は
該コンタクトホールへの導電性材料の埋め込みを確実に
行なうことができるので、半導体装置の信頼性が向上す
る。また、凹状溝によって分断された第１導電型の不純
物層からなるソース領域又はドレイン領域が形成される
ため、凹状溝に形成されるゲート電極に電圧を印加する
ことによってチャネル形成を制御できるので、半導体装
置の信頼性が向上する。
【００２５】凹状溝の底面が第１導電型の不純物層より
も下側に位置する場合、凹状溝を形成する工程とゲート
絶縁膜を形成する工程との間に、凹状溝の壁面に絶縁性
のサイドウォールを形成する工程を備えていることが好
ましい。
【００２６】このようにすると、ソース領域又はドレイ
ン領域とゲート電極との間の絶縁性が向上するため、半
導体装置の信頼性が向上する。
【００２７】凹状溝の底面が第１導電型の不純物層より
も下側に位置する場合、凹状溝を形成する工程とゲート
絶縁膜を形成する工程との間に、凹状溝内の半導体基板
の表面部に、第１導電型の不純物層よりも不純物濃度が
低い第１導電型の低濃度不純物層を、第１導電型の不純
物層と接続するように形成する工程と、第１導電型の低
濃度不純物層を分断するように第２導電型の不純物層を
形成する工程とを備えていることが好ましい。
【００２８】このようにすると、第２導電型の不純物層
によって分断された第１導電型の低濃度不純物層が、ソ
ース領域又はドレイン領域と第２導電型の不純物層との
間に形成されるため、ソース領域とドレイン領域との間
に電圧を印加した場合に発生する電界強度を小さくでき
るので、半導体装置の信頼性が向上する。
【００２９】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置の製造方法につい
て、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３
（ａ）〜（ｃ）、図４（ａ）〜（ｃ）及び図５（ａ）、
（ｂ）を参照しながら説明する。
【００３０】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１００の上に例えば熱酸化法によりシリコン酸
化膜からなる第１の絶縁膜１０１を形成した後、第１の
絶縁膜１０１を保護膜としてｐ型シリコン基板１００に
ｎ型不純物をイオン注入することにより、ｐ型シリコン
基板１００における第１の絶縁膜１０１の下側にｎ型不
純物層１０２を形成する。
【００３１】次に、図１（ｂ）に示すように、第１の絶
縁膜１０１の上に例えばＣＶＤ法によりシリコン窒化膜
からなる第２の絶縁膜１０３を堆積した後、第２の絶縁
膜１０３の上にフォトリソグラフィにより素子分離形成
領域に開口部を有する第１のレジストパターン１０４を
形成する。第２の絶縁膜１０３としては、第１の絶縁膜
１０１に対してエッチング選択性を有する絶縁膜を用い
る。
【００３２】次に、図１（ｃ）に示すように、第１のレ
ジストパターン１０４をマスクとして第２の絶縁膜１０
３、第１の絶縁膜１０１及びｐ型シリコン基板１００に
対してそれぞれエッチングを行なうことにより、ｐ型シ
リコン基板１００に素子分離溝１０５を形成した後、第
１のレジストパターン１０４をマスクとしてｐ型シリコ
ン基板１００にｐ型不純物をイオン注入することによ
り、素子分離溝１０５内のｐ型シリコン基板１００の表
面部に第１のｐ型不純物層１０６を形成する。
【００３３】次に、第１のレジストパターン１０４を除
去した後、素子分離溝１０５を含む第２の絶縁膜１０３
の上に全面に亘って、例えばＣＶＤ法によりシリコン酸
化膜を堆積し、その後、第２の絶縁膜１０３の上に堆積
された前記のシリコン酸化膜を例えばＣＭＰ法により除
去することによって、図２（ａ）に示すように、素子分
離領域１０７を、該素子分離領域１０７の上面と第２の
絶縁膜１０３の上面とがほぼ面一で且つ平坦になるよう
に形成する。
【００３４】次に、図２（ｂ）に示すように、素子分離
領域１０７の上を含む第２の絶縁膜１０３の上に全面に
亘って、例えばＣＶＤ法によりシリコン窒化膜からなる
第３の絶縁膜１０８を堆積する。第３の絶縁膜１０８と
しては、第１の絶縁膜１０１に対してエッチング選択性
を有する絶縁膜を用いる。
【００３５】次に、図２（ｃ）に示すように、第３の絶
縁膜１０８の上にフォトリソグラフィによりゲート電極
形成領域に開口部を有する第２のレジストパターン１０
９を形成した後、第２のレジストパターン１０９をマス
クとして第３の絶縁膜１０８及び第２の絶縁膜１０３に
対してそれぞれエッチングを行なって、第２の絶縁膜１
０３及び第３の絶縁膜１０８に凹状溝１１０を形成す
る。
【００３６】次に、図３（ａ）に示すように、第２のレ
ジストパターン１０９をマスクとしてｐ型シリコン基板
１００にｐ型不純物をイオン注入することにより、凹状
溝１１０の底面の下方領域に、ｎ型不純物層１０２を分
断するように第２のｐ型不純物層１１１を形成する。こ
れにより、第２のｐ型不純物層１１１によって分断され
たｎ型不純物層１０２からなるソース領域１１２又はド
レイン領域１１３が形成される。このとき、第２のｐ型
不純物層１１１をｎ型不純物層１０２よりも深くなるよ
うに形成することにより、トランジスタのしきい値電圧
を高くすることができる。
【００３７】次に、第２のレジストパターン１０９を除
去した後、第１の絶縁膜１０１における第２のｐ型不純
物層１１１の上の部分に対して、例えばバッファー弗酸
を含む水溶液によりウェットエッチングを行なって、図
３（ｂ）に示すように、第２のｐ型不純物層１１１を露
出させる。
【００３８】次に、図３（ｃ）に示すように、第２のｐ
型不純物層１１１の上に、例えば熱酸化法によりシリコ
ン酸化膜からなるゲート絶縁膜１１４を形成した後、凹
状溝１１０を含む第３の絶縁膜１０８の上に全面に亘っ
て、例えば不純物を含むポリシリコン膜からなる導電性
膜１１５を堆積する。
【００３９】次に、第３の絶縁膜１０８の上に堆積され
た導電膜１１５を例えばＣＭＰ法により除去することに
よって、図４（ａ）に示すように、ゲート電極１１６
を、該ゲート電極１１６の上面と第３の絶縁膜１０８の
上面とがほぼ面一で且つ平坦になるように形成する。
【００４０】次に、図４（ｂ）に示すように、ゲート電
極１１６の上を含む第３の絶縁膜１０８の上に全面に亘
って、例えばＣＶＤ法によりシリコン酸化膜からなる第
４の絶縁膜１１７を堆積する。
【００４１】次に、図４（ｃ）に示すように、第４の絶
縁膜１１７の上にフォトリソグラフィによりコンタクト
ホール形成領域に開口部を有する第３のレジストパター
ン１１８を形成した後、第３のレジストパターン１１８
をマスクとして、第４の絶縁膜１１７、第３の絶縁膜１
０８、第２の絶縁膜１０３及び第１の絶縁膜１０１に対
してエッチングを行なってゲート用コンタクトホール１
１９、ソース用コンタクトホール１２０及びドレイン用
コンタクトホール１２１をそれぞれ形成する。
【００４２】次に、図５（ａ）に示すように、第３のレ
ジストパターン１１８を除去した後、図５（ｂ）に示す
ように、ゲート用コンタクトホール１１９、ソース用コ
ンタクトホール１２０及びドレイン用コンタクトホール
１２１の内部及び上部に、例えば窒化チタン膜／アルミ
膜／タングステン膜／窒化チタン膜／チタン膜等の積層
構造を有し、引き出し電極となる金属配線層１２２、１
２３、１２４を形成する。
【００４３】第１の実施形態によると、ｐ型シリコン基
板１００上に形成された凹状溝１１０内に露出している
ｐ型シリコン基板１００の表面上にゲート絶縁膜１１４
を形成した後、凹状溝１１０に導電性膜１１５を埋め込
むことによりゲート電極１１６を形成するため、ゲート
絶縁膜１１４をエッチングストッパーとして用いること
なくゲート電極１１６を形成できるので、ゲート電極１
１６を形成するときにゲート絶縁膜１１４が損傷を受け
る事態を防止できる。このため、ゲート絶縁膜１１４の
信頼性を損なうことなくゲート絶縁膜１１４を薄膜化で
きるので、半導体装置の高集積化を図ることができる。
また、ゲート絶縁膜１１４を薄膜化した場合にも、アス
ペクト比の高いゲート電極１１６を形成できるため、ゲ
ート電極１１６を低抵抗化できるので、半導体装置の動
作の高速化を図ることができる。
【００４４】また、第１の実施形態によると、凹状溝１
１０の底面の下方領域に、ｎ型不純物層１０２を分断す
るように第２のｐ型不純物層１１１を形成するため、第
２のｐ型不純物層１１１によって分断されたｎ型不純物
層１０２からなるソース領域１１２又はドレイン領域１
１３が形成される。このため、第２のｐ型不純物層１１
１上に形成されるゲート電極１１６に電圧を印加するこ
とによってチャネル形成を制御できるので、半導体装置
の信頼性が向上する。
【００４５】また、第１の実施形態によると、凹状溝１
１０を含む第３の絶縁膜１０８の上に全面に亘って導電
性膜１１５を堆積した後、第３の絶縁膜１０８の上に堆
積された導電膜１１５を除去することによって、ゲート
電極１１６を、該ゲート電極１１６の上面と第３の絶縁
膜１０８の上面とがほぼ面一で且つ平坦になるように形
成するため、ゲート電極１１６を形成するときに、後の
工程において下地となる第３の絶縁膜１０８の上面を平
坦化できる。このため、ゲート電極１１６の上を含む第
３の絶縁膜１０８の上に上層配線又は素子等を、新たな
平坦化工程を行なうことなく形成できるので、半導体装
置の構造を容易に多層化できる。
【００４６】また、第１の実施形態によると、第２の絶
縁膜１０３及び第３の絶縁膜１０８が第１の絶縁膜１０
１に対してエッチング選択性を有するため、第１の絶縁
膜１０１をエッチングにより除去するときに、第２の絶
縁膜１０３及び第３の絶縁膜１０８が除去されないの
で、凹状溝１１０が損傷を受ける事態を防止できる。こ
のため、所定の寸法を有するゲート電極１１６を確実に
形成できるので、半導体装置の信頼性が向上する。
【００４７】尚、第１の実施形態においては、導電性膜
１１５として、不純物を含むポリシリコン膜を用いた
が、これに代えて、タングステン膜、モリブデン膜、チ
タン膜、白金膜、銅膜、タングステンシリサイド膜、モ
リブデンシリサイド膜、チタンシリサイド膜若しくは白
金シリサイド膜等の単層膜、又はタングステンシリサイ
ド膜、モリブデンシリサイド膜、チタンシリサイド膜若
しくは白金シリサイド膜と不純物を含むポリシリコン膜
との積層膜等を用いてもよい。
【００４８】また、第１の実施形態においては、ｐ型シ
リコン基板１００を用いてｎＭＯＳトランジスタを形成
したが、これに代えて、ｎ型シリコン基板を用いてｐＭ
ＯＳトランジスタを形成した場合にも同等の効果が得ら
れる。
【００４９】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置の製造方法について、図６
（ａ）〜（ｃ）、図７（ａ）〜（ｃ）、図８（ａ）〜
（ｃ）、図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）及
び図１１（ａ）〜（ｃ）を参照しながら説明する。
【００５０】まず、図６（ａ）に示すように、ｐ型シリ
コン基板２００の上に例えば熱酸化法によりシリコン酸
化膜からなる第１の絶縁膜２０１を形成した後、第１の
絶縁膜２０１を保護膜としてｐ型シリコン基板２００に
ｎ型不純物をイオン注入することにより、ｐ型シリコン
基板２００における第１の絶縁膜２０１の下側にｎ型不
純物層２０２を形成する。
【００５１】次に、図６（ｂ）に示すように、第１の絶
縁膜２０１の上に例えばＣＶＤ法によりシリコン窒化膜
からなる第２の絶縁膜２０３を堆積した後、第２の絶縁
膜２０３の上にフォトリソグラフィにより素子分離形成
領域に開口部を有する第１のレジストパターン２０４を
形成する。
【００５２】次に、図６（ｃ）に示すように、第１のレ
ジストパターン２０４をマスクとして第２の絶縁膜２０
３、第１の絶縁膜２０１及びｐ型シリコン基板２００に
対してそれぞれエッチングを行なうことにより、ｐ型シ
リコン基板２００に素子分離溝２０５を形成した後、第
１のレジストパターン２０４をマスクとしてｐ型シリコ
ン基板２００にｐ型不純物をイオン注入することによ
り、素子分離溝２０５内のｐ型シリコン基板２００の表
面部に第１のｐ型不純物層２０６を形成する。
【００５３】次に、第１のレジストパターン２０４を除
去した後、素子分離溝２０５を含む第２の絶縁膜２０３
の上に全面に亘って、例えばＣＶＤ法によりシリコン酸
化膜を堆積し、その後、第２の絶縁膜２０３の上に堆積
された前記のシリコン酸化膜を例えばＣＭＰ法により除
去することによって、図７（ａ）に示すように、素子分
離領域２０７を、該素子分離領域２０７の上面と第２の
絶縁膜２０３の上面とがほぼ面一で且つ平坦になるよう
に形成する。
【００５４】次に、図７（ｂ）に示すように、素子分離
領域２０７の上を含む第２の絶縁膜２０３の上に全面に
亘って、例えばＣＶＤ法によりシリコン窒化膜からなる
第３の絶縁膜２０８を堆積する。このとき、第３の絶縁
膜２０８としては、後に堆積する第４の絶縁膜２１１
（図８（ａ）を参照）に対してエッチング選択性を有す
る絶縁膜を用いると共に、第３の絶縁膜２０８を、後に
堆積する第５の絶縁膜２１５に対して行なわれる異方性
エッチング（図８（ｃ）及び図９（ａ）を参照）により
完全に除去されることのない程度の膜厚を有するように
堆積する。
【００５５】次に、図７（ｃ）に示すように、第３の絶
縁膜２０８の上にフォトリソグラフィによりゲート電極
形成領域に開口部を有する第２のレジストパターン２０
９を形成した後、第２のレジストパターン２０９をマス
クとして第３の絶縁膜２０８、第２の絶縁膜２０３、第
１の絶縁膜２０１及びｐ型シリコン基板２００に対して
それぞれエッチングを行なうことにより、凹状溝２１０
をその底面がｎ型不純物層２０２中に位置するように形
成する。
【００５６】次に、第２のレジストパターン２０９を除
去した後、図８（ａ）に示すように、凹状溝２１０内に
露出しているｐ型シリコン基板２００の表面上に、例え
ば熱酸化法によりシリコン酸化膜からなる第４の絶縁膜
２１１を形成する。
【００５７】次に、図８（ｂ）に示すように、第３の絶
縁膜２０８をマスクとしてｐ型シリコン基板２００にｐ
型不純物をイオン注入することにより、凹状溝２１０内
のｐ型シリコン基板２００の表面部に、ｎ型不純物層２
０２よりもｎ型不純物の濃度が低いｎ型低濃度不純物層
２１２を、ｎ型不純物層２０２と同等以上の深さまで形
成する。尚、後の工程において形成される第２のｐ型不
純物層２１７（図９（ａ）参照）によってｎ型低濃度不
純物層２１２が分断されると、ｎ型不純物層２０２にお
けるｎ型低濃度不純物層２１２と接続する領域がソース
領域２１３又はドレイン領域２１４となる。
【００５８】次に、図８（ｃ）に示すように、凹状溝２
１０を含む第３の絶縁膜２０８の上に全面に亘って、例
えばＣＶＤ法によりシリコン窒化膜からなる第５の絶縁
膜２１５を堆積する。第５の絶縁膜２１５としては、第
４の絶縁膜２１１に対してエッチング選択性を有する絶
縁膜を用いる。
【００５９】次に、図９（ａ）に示すように、第５の絶
縁膜２１５に対して異方性エッチングを用いたエッチバ
ックを行なうことにより、第４の絶縁膜２１１の上を含
む凹状溝２１０の壁面に第５の絶縁膜２１５からなるサ
イドウォール２１６を形成した後、第３の絶縁膜２０８
及びサイドウォール２１６をマスクとしてｐ型シリコン
基板２００にｐ型不純物をイオン注入することにより、
凹状溝２１０の底面におけるサイドウォール２１６に囲
まれている部分の下方領域に、ｎ型低濃度不純物層２１
２を分断するように第２のｐ型不純物層２１７を形成す
る。これにより、第２のｐ型不純物層２１７によってｎ
型低濃度不純物層２１２が分断される結果、ソース領域
２１３と第２のｐ型不純物層２１７との間に第１のｎ型
低濃度不純物領域２１８が形成されると共にドレイン領
域２１４と第２のｐ型不純物層２１７との間に第２のｎ
型低濃度不純物領域２１９が形成される。このとき、第
２のｐ型不純物層２１７をｎ型低濃度不純物層２１２よ
りも深くなるように形成することにより、トランジスタ
のしきい値電圧を高くすることができる。
【００６０】次に、第４の絶縁膜２１１における第２の
ｐ型不純物層２１７の上の部分に対して、例えばバッフ
ァー弗酸を含む水溶液によりウェットエッチングを行な
って、図９（ｂ）に示すように、第２のｐ型不純物層２
１７を露出させる。
【００６１】次に、図９（ｃ）に示すように、第２のｐ
型不純物層２１７の上に、例えば熱酸化法によりシリコ
ン酸化膜からなるゲート絶縁膜２２０を形成する。
【００６２】次に、図１０（ａ）に示すように、凹状溝
２１０を含む第３の絶縁膜２０８の上に全面に亘って、
例えば不純物を含むポリシリコン膜からなる導電性膜２
２１を堆積する。
【００６３】次に、第３の絶縁膜２０８の上に堆積され
た導電膜２２１を例えばＣＭＰ法により除去することに
よって、図１０（ｂ）に示すように、ゲート電極２２２
を、該ゲート電極２２２の上面と第３の絶縁膜２０８の
上面とがほぼ面一で且つ平坦になるように形成する。
【００６４】次に、図１０（ｃ）に示すように、ゲート
電極２２２の上を含む第３の絶縁膜２０８の上に全面に
亘って、例えばＣＶＤ法によりシリコン酸化膜からなる
第６の絶縁膜２２３を堆積する。
【００６５】次に、図１１（ａ）に示すように、第６の
絶縁膜２２３の上にフォトリソグラフィによりコンタク
トホール形成領域に開口部を有する第３のレジストパタ
ーン２２４を形成した後、第３のレジストパターン２２
４をマスクとして、第６の絶縁膜２２３、第３の絶縁膜
２０８、第２の絶縁膜２０３及び第１の絶縁膜２０１に
対してエッチングを行なってゲート用コンタクトホール
２２５、ソース用コンタクトホール２２６及びドレイン
用コンタクトホール２２７をそれぞれ形成する。
【００６６】次に、図１１（ｂ）に示すように、第３の
レジストパターン２２４を除去した後、図１１（ｃ）に
示すように、ゲート用コンタクトホール２２５、ソース
用コンタクトホール２２６及びドレイン用コンタクトホ
ール２２７の内部及び上部に、例えば窒化チタン膜／ア
ルミ膜／タングステン膜／窒化チタン膜／チタン膜等の
積層構造を有し、引き出し電極となる金属配線層２２
８、２２９、２３０を形成する。
【００６７】第２の実施形態によると、ｐ型シリコン基
板２００上に形成された凹状溝２１０内に露出している
ｐ型シリコン基板２００の表面上にゲート絶縁膜２２０
を形成した後、凹状溝２１０に導電性膜２２１を埋め込
むことによりゲート電極２２２を形成するため、ゲート
絶縁膜２２０をエッチングストッパーとして用いること
なくゲート電極２２２を形成できるので、ゲート電極２
２２を形成するときにゲート絶縁膜２２０が損傷を受け
る事態を防止できる。このため、ゲート絶縁膜２２０の
信頼性を損なうことなくゲート絶縁膜２２０を薄膜化で
きるので、半導体装置の高集積化を図ることができる。
また、ゲート絶縁膜２２０を薄膜化した場合にも、アス
ペクト比の高いゲート電極２２２を形成できるため、ゲ
ート電極２２２を低抵抗化できるので、半導体装置の動
作の高速化を図ることができる。
【００６８】また、第２の実施形態によると、凹状溝２
１０の底面の下方領域に、ｎ型低濃度不純物層２１２を
含むｎ型不純物層２０２を分断するように第２のｐ型不
純物層２１７を形成するため、第２のｐ型不純物層２１
７によって分断されたｎ型不純物層２０２からなるソー
ス領域２１３又はドレイン領域２１４が形成される。こ
のため、第２のｐ型不純物層２１７上に形成されるゲー
ト電極２２２に電圧を印加することによってチャネル形
成を制御できるので、半導体装置の信頼性が向上する。
【００６９】また、第２の実施形態によると、凹状溝２
１０を含む第３の絶縁膜２０８の上に全面に亘って導電
性膜２２１を堆積した後、第３の絶縁膜２０８の上に堆
積された導電膜２２１を除去することによって、ゲート
電極２２２を、該ゲート電極２２２の上面と第３の絶縁
膜２０８の上面とがほぼ面一で且つ平坦になるように形
成するため、ゲート電極２２２を形成するときに、後の
工程において下地となる第３の絶縁膜２０８の上面を平
坦化できる。このため、ゲート電極２２２の上を含む第
３の絶縁膜２０８の上に上層配線又は素子等を、新たな
平坦化工程を行なうことなく形成できるので、半導体装
置の構造を容易に多層化できる。
【００７０】また、第２の実施形態によると、凹状溝２
１０をその底面がｎ型不純物層２０２中に位置するよう
に形成するため、言い換えると、凹状溝２１０をその底
面がｐ型シリコン基板２００の表面よりも下側に位置す
るように形成するため、ゲート電極２２２の下部をｐ型
シリコン基板２００の表面よりも下側に形成できるの
で、ゲート電極２２２と同じ膜厚を有するゲート電極の
全体を半導体基板の表面よりも上側に形成する場合と比
べて、ソース用コンタクトホール２２６又はドレイン用
コンタクトホール２２７のアスペクト比を低くすること
ができる。このため、ソース用コンタクトホール２２６
若しくはドレイン用コンタクトホール２２７の形成又は
該コンタクトホールへの導電性材料の埋め込みを確実に
行なうことができるので、半導体装置の信頼性が向上す
る。
【００７１】以下、従来の半導体装置の製造方法及び本
発明の第２の実施形態に係る半導体装置の製造方法をそ
れぞれ用いて、同じ膜厚のゲート電極を形成した場合に
おける、ソース用又はドレイン用のコンタクトホールの
アスペクト比について、図１２（ａ）及び（ｂ）を参照
しながら説明する。
【００７２】図１２（ａ）は、第１の比較例として、従
来の半導体装置の製造方法により形成された半導体装置
の断面構成を示し、図１２（ｂ）は、本発明の第２の実
施形態に係る半導体装置の製造方法により形成された半
導体装置の断面構成を示している。尚、図１２（ｂ）に
おいては、図１１（ｂ）に示した第２の実施形態の一工
程断面図と同一の部材には同一の符号を付すことによ
り、説明を省略する。
【００７３】図１２（ａ）において、３０はシリコン基
板、３１はゲート絶縁膜、３２はゲート電極、３３はソ
ース領域、３４はドレイン領域、３５は絶縁膜、３６は
ソース用コンタクトホール、３７はドレイン用コンタク
トホールである。尚、ゲート電極３２は、その全体がシ
リコン基板３０の表面つまりソース領域３３又はドレイ
ン領域３４の表面よりも上側に形成されている。
【００７４】また、図１２（ａ）において、ｔ1Aはシリ
コン基板３０の表面からゲート電極３２の頂面までの厚
さ、ｄ1 はソース用コンタクトホール３６又はドレイン
用コンタクトホール３７の深さ、Ｓは絶縁膜３５におけ
るゲート電極３２の上側の領域の膜厚である。このと
き、ｄ1 ＝ｔ1A＋Ｓとなる。
【００７５】図示はしていないが、ゲート絶縁膜３１の
膜厚をｔGO、ゲート電極３２の膜厚をｔGEとすると、ｔ
1A＝ｔGO＋ｔGEとなる。
【００７６】一方、図１２（ｂ）において、ｔ1Bは第２
のｐ型不純物層２１７の表面からゲート電極２２２の頂
面までの厚さ、ｔ2 はｐ型シリコン基板２００の表面つ
まりソース領域２１３又はドレイン領域２１４の表面か
らゲート電極２２２の頂面までの厚さ、ｄ2 はソース用
コンタクトホール２２６又はドレイン用コンタクトホー
ル２２７の深さ、Ｓは第６の絶縁膜２２３におけるゲー
ト電極２２２の上側の領域の膜厚（図１２（ａ）のＳと
同じ膜厚）である。尚、ソース用コンタクトホール２２
６又はドレイン用コンタクトホール２２７の口径は図１
２（ａ）のソース用コンタクトホール３６又はドレイン
用コンタクトホール３７の口径と同じであるとする。
【００７７】図示はしていないが、ゲート絶縁膜２２０
の膜厚をｔGO（図１２（ａ）のｔGOと同じ膜厚）、ゲー
ト電極２２２の膜厚をｔGE（図１２（ａ）のｔGEと同じ
膜厚）とすると、ｔ1B＝ｔGO＋ｔGE＝ｔ1Aとなる。
【００７８】従って、図１２（ｂ）に示すように、ソー
ス用コンタクトホール２２６又はドレイン用コンタクト
ホール２２７の深さｄ2 は、ｄ2 ＝ｔ2 ＋Ｓとなる一
方、ｔ 2 ＜ｔ1B＝ｔ1Aであるため、ｄ2 ＜ｄ1 となる。
【００７９】以上に説明したように、従来の半導体装置
の製造方法及び本発明の第２の実施形態に係る半導体装
置の製造方法をそれぞれ用いて、同じ膜厚のゲート電極
を形成した場合、本発明の第２の実施形態に係る半導体
装置の製造方法を用いた方がソース用又はドレイン用の
コンタクトホールのアスペクト比を低くすることができ
る。
【００８０】また、第２の実施形態によると、ゲート電
極２２２の下部をｐ型シリコン基板２００の表面よりも
下側に形成できるので、ソース用コンタクトホール２２
６又はドレイン用コンタクトホール２２７と同じ深さ及
び同じアスペクト比を有するソース用又はドレイン用の
コンタクトホールを形成し、且つゲート電極全体を半導
体基板の表面よりも上側に形成する場合と比べて、ゲー
ト電極２２２の膜厚を厚くすることができる。このた
め、ゲート電極２２２を低抵抗化できるので、半導体装
置の動作を高速化することができる。
【００８１】以下、従来の半導体装置の製造方法及び本
発明の第２の実施形態に係る半導体装置の製造方法をそ
れぞれ用いて、同じ深さ及び同じアスペクト比を有する
ソース用又はドレイン用のコンタクトホールを形成した
場合における、ゲート電極の膜厚について、図１３
（ａ）及び（ｂ）を参照しながら説明する。
【００８２】図１３（ａ）は、第２の比較例として、従
来の半導体装置の製造方法により形成された半導体装置
の断面構成を示し、図１３（ｂ）は、本発明の第２の実
施形態に係る半導体装置の製造方法により形成された半
導体装置の断面構成を示している。尚、図１３（ｂ）に
おいては、図１１（ｂ）に示した第２の実施形態の一工
程断面図と同一の部材には同一の符号を付すことによ
り、説明を省略する。
【００８３】図１３（ａ）において、４０はシリコン基
板、４１はゲート絶縁膜、４２はゲート電極、４３はソ
ース領域、４４はドレイン領域、４５は絶縁膜、４６は
ソース用コンタクトホール、４７はドレイン用コンタク
トホールである。尚、ゲート電極４２は、その全体がシ
リコン基板４０の表面つまりソース領域４３又はドレイ
ン領域４４の表面よりも上側に形成されている。
【００８４】また、図１３（ａ）において、Ｔ1Aはシリ
コン基板４０の表面からゲート電極４２の頂面までの厚
さ、Ｄ1 はソース用コンタクトホール４６又はドレイン
用コンタクトホール４７の深さ、Ｓは絶縁膜４５におけ
るゲート電極４２の上側の領域の膜厚である。このと
き、Ｔ1A＝Ｄ1 −Ｓとなる。
【００８５】図示はしていないが、ゲート絶縁膜４１の
膜厚をｔGOとすると、ゲート電極４２の膜厚ＴGE1 は、
ＴGE1 ＝Ｔ1A−ｔGOとなる。
【００８６】一方、図１３（ｂ）において、Ｔ1Bはｐ型
シリコン基板２００の表面つまりソース領域２１３又は
ドレイン領域２１４の表面からゲート電極２２２の頂面
までの厚さ、Ｔ2 は第２のｐ型不純物層２１７の表面か
らゲート電極２２２の頂面までの厚さ、Ｄ1 はソース用
コンタクトホール２２６又はドレイン用コンタクトホー
ル２２７の深さ（図１３（ａ）のＤ1 と同じ深さ）、Ｓ
は第６の絶縁膜２２３におけるゲート電極２２２の上側
の領域の膜厚（図１３（ａ）のＳと同じ膜厚）である。
尚、ソース用コンタクトホール２２６又はドレイン用コ
ンタクトホール２２７の口径は図１３（ａ）のソース用
コンタクトホール４６又はドレイン用コンタクトホール
４７の口径と同じであるとする。
【００８７】図示はしていないが、ゲート絶縁膜２２０
の膜厚をｔGO（図１３（ａ）のｔGOと同じ膜厚）とする
と、ゲート電極２２２の膜厚ＴGE2 は、ＴGE2 ＝Ｔ2 −
ｔGOとなる。
【００８８】従って、図１３（ｂ）に示すように、Ｔ1B
＝Ｄ1 −Ｓとなる一方、Ｔ2 ＞Ｔ1B＝Ｔ1A＝Ｄ 1 −Ｓで
あるため、ＴGE2 ＞ＴGE1 となる。
【００８９】以上に説明したように、従来の半導体装置
の製造方法及び本発明の第２の実施形態に係る半導体装
置の製造方法をそれぞれ用いて、同じ深さ及び同じアス
ペクト比を有するソース用又はドレイン用のコンタクト
ホールを形成した場合、本発明の第２の実施形態に係る
半導体装置の製造方法を用いた方がゲート電極の膜厚を
厚くすることができる。
【００９０】また、第２の実施形態によると、凹状溝２
１０の壁面にサイドウォール２１６を形成するため、ソ
ース領域２１３又はドレイン領域２１４とゲート電極２
２２との間の絶縁性が向上するため、半導体装置の信頼
性が向上する。
【００９１】また、第２の実施形態によると、凹状溝２
１０内のｐ型シリコン基板２００の表面部にｎ型低濃度
不純物層２１２を、ｎ型不純物層２０２と同等以上の深
さまで形成した後、凹状溝２１０の底面におけるサイド
ウォール２１６に囲まれている部分の下方領域に、ｎ型
低濃度不純物層２１２を分断するように第２のｐ型不純
物層２１７を形成するため、第２のｐ型不純物層２１７
によってｎ型低濃度不純物層２１２が分断される結果、
ソース領域２１３と第２のｐ型不純物層２１７との間に
第１のｎ型低濃度不純物領域２１８が形成されると共に
ドレイン領域２１４と第２のｐ型不純物層２１７との間
に第２のｎ型低濃度不純物領域２１９が形成される。こ
のため、ソース領域２１３とドレイン領域２１４との間
に電圧を印加した場合に発生する電界強度を小さくでき
るので、半導体装置の信頼性が向上する。
【００９２】また、第２の実施形態によると、第３の絶
縁膜２０８を、第５の絶縁膜２１５に対して行なわれる
異方性エッチングにより完全に除去されることのない程
度の膜厚を有するように堆積するため、第５の絶縁膜２
１５に対して異方性エッチングを行なうときに、第３の
絶縁膜２０８が完全に除去されて素子分離領域２０７が
損傷を受ける事態を防止できるので、半導体装置の信頼
性が向上する。
【００９３】また、第２の実施形態によると、第３の絶
縁膜２０８及び第５の絶縁膜２１５が第４の絶縁膜２１
１に対してエッチング選択性を有するため、第４の絶縁
膜２１１をエッチングにより除去するときに、第３の絶
縁膜２０８、及び第５の絶縁膜２１５からなるサイドウ
ォール２１６が除去されないので、凹状溝２１０が損傷
を受ける事態を防止できる。このため、所定の寸法を有
するゲート電極２２２を確実に形成できるので、半導体
装置の信頼性が向上する。
【００９４】尚、第２の実施形態においては、導電性膜
２２１として、不純物を含むポリシリコン膜を用いた
が、これに代えて、タングステン膜、モリブデン膜、チ
タン膜、白金膜、銅膜、タングステンシリサイド膜、モ
リブデンシリサイド膜、チタンシリサイド膜若しくは白
金シリサイド膜等の単層膜、又はタングステンシリサイ
ド膜、モリブデンシリサイド膜、チタンシリサイド膜若
しくは白金シリサイド膜と不純物を含むポリシリコン膜
との積層膜等を用いてもよい。
【００９５】また、第２の実施形態においては、ｐ型シ
リコン基板２００を用いてｎＭＯＳトランジスタを形成
したが、これに代えて、ｎ型シリコン基板を用いてｐＭ
ＯＳトランジスタを形成した場合にも同等の効果が得ら
れる。
【００９６】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置の製造方法について、図１４
（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）、図１６（ａ）
〜（ｃ）、図１７（ａ）〜（ｃ）、図１８（ａ）〜
（ｃ）、図１９（ａ）、（ｂ）及び図２０（ａ）、
（ｂ）を参照しながら説明する。
【００９７】まず、図１４（ａ）に示すように、ｐ型シ
リコン基板３００の上に例えば熱酸化法によりシリコン
酸化膜からなる第１の絶縁膜３０１を形成した後、第１
の絶縁膜３０１を保護膜としてｐ型シリコン基板３００
にｎ型不純物をイオン注入することにより、ｐ型シリコ
ン基板３００における第１の絶縁膜３０１の下側にｎ型
不純物層３０２を形成する。
【００９８】次に、図１４（ｂ）に示すように、第１の
絶縁膜３０１の上に例えばＣＶＤ法によりシリコン窒化
膜からなる第２の絶縁膜３０３を堆積した後、第２の絶
縁膜３０３の上にフォトリソグラフィにより素子分離形
成領域に開口部を有する第１のレジストパターン３０４
を形成する。
【００９９】次に、図１４（ｃ）に示すように、第１の
レジストパターン３０４をマスクとして第２の絶縁膜３
０３、第１の絶縁膜３０１及びｐ型シリコン基板３００
に対してそれぞれエッチングを行なうことにより、ｐ型
シリコン基板３００に素子分離溝３０５を形成した後、
第１のレジストパターン３０４をマスクとしてｐ型シリ
コン基板３００にｐ型不純物をイオン注入することによ
り、素子分離溝３０５内のｐ型シリコン基板３００の表
面部に第１のｐ型不純物層３０６を形成する。
【０１００】次に、第１のレジストパターン３０４を除
去した後、素子分離溝３０５を含む第２の絶縁膜３０３
の上に全面に亘って、例えばＣＶＤ法によりシリコン酸
化膜を堆積し、その後、第２の絶縁膜３０３の上に堆積
された前記のシリコン酸化膜を例えばＣＭＰ法により除
去することによって、図１５（ａ）に示すように、素子
分離領域３０７を、該素子分離領域３０７の上面と第２
の絶縁膜３０３の上面とがほぼ面一で且つ平坦になるよ
うに形成する。
【０１０１】次に、図１５（ｂ）に示すように、素子分
離領域３０７の上を含む第２の絶縁膜３０３の上に全面
に亘って、例えばＣＶＤ法によりシリコン窒化膜からな
る第３の絶縁膜３０８を堆積する。このとき、第３の絶
縁膜３０８としては、後に堆積する第４の絶縁膜３１１
（図１６（ａ）を参照）に対してエッチング選択性を有
する絶縁膜を用いると共に、第３の絶縁膜３０８を、後
に堆積する第５の絶縁膜３１７に対して行なわれる異方
性エッチング（図１６（ｃ）及び図１７（ａ）を参照）
により完全に除去されることのない程度の膜厚を有する
ように堆積する。
【０１０２】次に、図１５（ｃ）に示すように、第３の
絶縁膜３０８の上にフォトリソグラフィによりゲート電
極形成領域に開口部を有する第２のレジストパターン３
０９を形成した後、第２のレジストパターン３０９をマ
スクとして第３の絶縁膜３０８、第２の絶縁膜３０３、
第１の絶縁膜３０１及びｐ型シリコン基板３００に対し
てそれぞれエッチングを行なうことにより、凹状溝３１
０をその底面がｎ型不純物層３０２よりも下側に位置す
るように形成する。これにより、凹状溝３１０によって
分断されたｎ型不純物層３０２からなるソース領域又は
ドレイン領域（図１６（ｂ）のソース領域３１５及びド
レイン領域３１６を参照）が形成される。
【０１０３】次に、第２のレジストパターン３０９を除
去した後、図１６（ａ）に示すように、凹状溝３１０内
に露出しているｐ型シリコン基板３００の表面上に、例
えば熱酸化法によりシリコン酸化膜からなる第４の絶縁
膜３１１を形成する。
【０１０４】次に、図１６（ｂ）に示すように、第３の
絶縁膜３０８をマスクとしてｐ型シリコン基板３００に
ｎ型不純物をイオン注入することにより、凹状溝３１０
内のｐ型シリコン基板３００の表面部に、ｎ型不純物層
３０２よりもｎ型不純物の濃度が低いｎ型低濃度不純物
層３１２を、ｎ型不純物層３０２つまりソース領域３１
５及びドレイン領域３１６と接続するように形成する。
このとき、ソース領域３１５における凹状溝３１０の壁
面の近傍に、ｎ型不純物層３０２よりもｎ型不純物の濃
度が若干高い第１のｎ型高濃度不純物領域３１３が形成
されると共に、ドレイン領域３１６における凹状溝３１
０の壁面の近傍に、ｎ型不純物層３０２よりもｎ型不純
物の濃度が若干高い第２のｎ型高濃度不純物領域３１４
が形成される。
【０１０５】次に、図１６（ｃ）に示すように、凹状溝
３１０を含む第３の絶縁膜３０８の上に全面に亘って、
例えばＣＶＤ法によりシリコン窒化膜からなる第５の絶
縁膜３１７を堆積する。第５の絶縁膜３１７としては、
第４の絶縁膜３１１に対してエッチング選択性を有する
絶縁膜を用いる。
【０１０６】次に、図１７（ａ）に示すように、第５の
絶縁膜３１７に対して異方性エッチングを用いたエッチ
バックを行なうことにより、第４の絶縁膜３１１の上を
含む凹状溝３１０の壁面に第５の絶縁膜３１７からなる
サイドウォール３１８を形成する。
【０１０７】次に、図１７（ｂ）に示すように、第３の
絶縁膜３０８及びサイドウォール３１８をマスクとして
ｐ型シリコン基板３００にｐ型不純物をイオン注入する
ことにより、凹状溝３１０の底面におけるサイドウォー
ル３１８に囲まれている部分の下方領域に、ｎ型低濃度
不純物層３１２を分断するように第２のｐ型不純物層３
１９を形成する。これにより、第２のｐ型不純物層３１
９によってｎ型低濃度不純物層３１２が分断される結
果、ソース領域３１５と第２のｐ型不純物層３１９との
間に第１のｎ型低濃度不純物領域３２０が形成されると
共にドレイン領域３１６と第２のｐ型不純物層３１９と
の間に第２のｎ型低濃度不純物領域３２１が形成され
る。このとき、第２のｐ型不純物層３１９をｎ型低濃度
不純物層３１２よりも深くなるように形成することによ
り、トランジスタのしきい値電圧を高くすることができ
る。
【０１０８】次に、第４の絶縁膜３１１における第２の
ｐ型不純物層３１９の上の部分に対して、例えばバッフ
ァー弗酸を含む水溶液によりウェットエッチングを行な
って、図１７（ｃ）に示すように、第２のｐ型不純物層
３１９を露出させる。
【０１０９】次に、図１８（ａ）に示すように、第２の
ｐ型不純物層３１９の上に、例えば熱酸化法によりシリ
コン酸化膜からなるゲート絶縁膜３２２を形成する。
【０１１０】次に、図１８（ｂ）に示すように、凹状溝
３１０を含む第３の絶縁膜３０８の上に全面に亘って、
例えば不純物を含むポリシリコン膜からなる導電性膜３
２３を堆積する。
【０１１１】次に、第３の絶縁膜３０８の上に堆積され
た導電膜３２３を例えばＣＭＰ法により除去することに
よって、図１８（ｃ）に示すように、ゲート電極３２４
を、該ゲート電極３２４の上面と第３の絶縁膜３０８の
上面とがほぼ面一で且つ平坦になるように形成する。
【０１１２】次に、図１９（ａ）に示すように、ゲート
電極３２４の上を含む第３の絶縁膜３０８の上に全面に
亘って、例えばＣＶＤ法によりシリコン酸化膜からなる
第６の絶縁膜３２５を堆積する。
【０１１３】次に、図１９（ｂ）に示すように、第６の
絶縁膜３２５の上にフォトリソグラフィによりコンタク
トホール形成領域に開口部を有する第３のレジストパタ
ーン３２６を形成した後、第３のレジストパターン３２
６をマスクとして、第６の絶縁膜３２５、第３の絶縁膜
３０８、第２の絶縁膜３０３及び第１の絶縁膜３０１に
対してエッチングを行なってゲート用コンタクトホール
３２７、ソース用コンタクトホール３２８及びドレイン
用コンタクトホール３２９をそれぞれ形成する。
【０１１４】次に、図２０（ａ）に示すように、第３の
レジストパターン３２６を除去した後、図２０（ｂ）に
示すように、ゲート用コンタクトホール３２７、ソース
用コンタクトホール３２８及びドレイン用コンタクトホ
ール３２９の内部及び上部に、例えば窒化チタン膜／ア
ルミ膜／タングステン膜／窒化チタン膜／チタン膜等の
積層構造を有し、引き出し電極となる金属配線層３３
０、３３１、３３２を形成する。
【０１１５】第３の実施形態によると、ｐ型シリコン基
板３００上に形成された凹状溝３１０内に露出している
ｐ型シリコン基板３００の表面上にゲート絶縁膜３２２
を形成した後、凹状溝３１０に導電性膜３２３を埋め込
むことによりゲート電極３２４を形成するため、ゲート
絶縁膜３２２をエッチングストッパーとして用いること
なくゲート電極３２４を形成できるので、ゲート電極３
２４を形成するときにゲート絶縁膜３２２が損傷を受け
る事態を防止できる。このため、ゲート絶縁膜３２２の
信頼性を損なうことなくゲート絶縁膜３２２を薄膜化で
きるので、半導体装置の高集積化を図ることができる。
また、ゲート絶縁膜３２２を薄膜化した場合にも、アス
ペクト比の高いゲート電極３２４を形成できるため、ゲ
ート電極３２４を低抵抗化できるので、半導体装置の動
作の高速化を図ることができる。
【０１１６】また、第３の実施形態によると、凹状溝３
１０をその底面がｎ型不純物層３０２よりも下側に位置
するように形成するため、凹状溝３１０によって分断さ
れたｎ型不純物層３０２からなるソース領域３１５又は
ドレイン領域３１６が形成される。このため、凹状溝３
１０に形成されるゲート電極３２４に電圧を印加するこ
とによってチャネル形成を制御できるので、半導体装置
の信頼性が向上する。
【０１１７】また、第３の実施形態によると、凹状溝３
１０を含む第３の絶縁膜３０８の上に全面に亘って導電
性膜３２３を堆積した後、第３の絶縁膜３０８の上に堆
積された導電膜３２３を除去することによって、ゲート
電極３２４を、該ゲート電極３２４の上面と第３の絶縁
膜３０８の上面とがほぼ面一で且つ平坦になるように形
成するため、ゲート電極３２４を形成するときに、後の
工程において下地となる第３の絶縁膜３０８の上面を平
坦化できる。このため、ゲート電極３２４の上を含む第
３の絶縁膜３０８の上に上層配線又は素子等を、新たな
平坦化工程を行なうことなく形成できるので、半導体装
置の構造を容易に多層化できる。
【０１１８】また、第３の実施形態によると、凹状溝３
１０をその底面がｎ型不純物層３０２よりも下側に位置
するように形成するため、言い換えると、凹状溝３１０
をその底面がｐ型シリコン基板３００の表面よりも下側
に位置するように形成するため、ゲート電極３２４の下
部をｐ型シリコン基板３００の表面よりも下側に形成で
きるので、ゲート電極３２４と同じ膜厚を有するゲート
電極全体を半導体基板の表面よりも上側に形成する場合
と比べて、ソース用コンタクトホール３２８又はドレイ
ン用コンタクトホール３２９のアスペクト比を低くする
ことができる。このため、ソース用コンタクトホール３
２８若しくはドレイン用コンタクトホール３２９の形成
又は該コンタクトホールへの導電性材料の埋め込みを確
実に行なうことができるので、半導体装置の信頼性が向
上する。
【０１１９】以下、従来の半導体装置の製造方法及び本
発明の第３の実施形態に係る半導体装置の製造方法をそ
れぞれ用いて、同じ膜厚のゲート電極を形成した場合に
おける、ソース用又はドレイン用のコンタクトホールの
アスペクト比について、図２１（ａ）及び（ｂ）を参照
しながら説明する。
【０１２０】図２１（ａ）は、第３の比較例として、従
来の半導体装置の製造方法により形成された半導体装置
の断面構成を示し、図２１（ｂ）は、本発明の第３の実
施形態に係る半導体装置の製造方法により形成された半
導体装置の断面構成を示している。尚、図２１（ｂ）に
おいては、図２０（ａ）に示した第３の実施形態の一工
程断面図と同一の部材には同一の符号を付すことによ
り、説明を省略する。
【０１２１】図２１（ａ）において、５０はシリコン基
板、５１はゲート絶縁膜、５２はゲート電極、５３はソ
ース領域、５４はドレイン領域、５５は絶縁膜、５６は
ソース用コンタクトホール、５７はドレイン用コンタク
トホールである。尚、ゲート電極５２は、その全体がシ
リコン基板５０の表面つまりソース領域５３又はドレイ
ン領域５４の表面よりも上側に形成されている。
【０１２２】また、図２１（ａ）において、ｔ3Aはシリ
コン基板５０の表面からゲート電極５２の頂面までの厚
さ、ｄ3 はソース用コンタクトホール５６又はドレイン
用コンタクトホール５７の深さ、Ｓは絶縁膜５５におけ
るゲート電極５２の上側の領域の膜厚である。このと
き、ｄ3 ＝ｔ3A＋Ｓとなる。
【０１２３】図示はしていないが、ゲート絶縁膜５１の
膜厚をｔGO、ゲート電極５２の膜厚をｔGEとすると、ｔ
3A＝ｔGO＋ｔGEとなる。
【０１２４】一方、図２１（ｂ）において、ｔ3Bは第２
のｐ型不純物層３１９の表面からゲート電極３２４の頂
面までの厚さ、ｔ4 はｐ型シリコン基板３００の表面つ
まりソース領域３１５又はドレイン領域３１６の表面か
らゲート電極３２４の頂面までの厚さ、ｄ4 はソース用
コンタクトホール３２８又はドレイン用コンタクトホー
ル３２９の深さ、Ｓは第６の絶縁膜３２５におけるゲー
ト電極３２４の上側の領域の膜厚（図２１（ａ）のＳと
同じ膜厚）である。尚、ソース用コンタクトホール３２
８又はドレイン用コンタクトホール３２９の口径は図２
１（ａ）のソース用コンタクトホール５６又はドレイン
用コンタクトホール５７の口径と同じであるとする。
【０１２５】図示はしていないが、ゲート絶縁膜３２２
の膜厚をｔGO（図２１（ａ）のｔGOと同じ膜厚）、ゲー
ト電極３２４の膜厚をｔGE（図２１（ａ）のｔGEと同じ
膜厚）とすると、ｔ3B＝ｔGO＋ｔGE＝ｔ3Aとなる。
【０１２６】従って、図２１（ｂ）に示すように、ソー
ス用コンタクトホール３２８又はドレイン用コンタクト
ホール３２９の深さｄ4 は、ｄ4 ＝ｔ4 ＋Ｓとなる一
方、ｔ 4 ＜ｔ3B＝ｔ3Aであるため、ｄ4 ＜ｄ3 となる。
【０１２７】以上に説明したように、従来の半導体装置
の製造方法及び本発明の第３の実施形態に係る半導体装
置の製造方法をそれぞれ用いて、同じ膜厚のゲート電極
を形成した場合、本発明の第３の実施形態に係る半導体
装置の製造方法を用いた方がソース用又はドレイン用の
コンタクトホールのアスペクト比を低くすることができ
る。
【０１２８】また、第３の実施形態によると、ゲート電
極３２４の下部をｐ型シリコン基板３００の表面よりも
下側に形成できるので、ソース用コンタクトホール３２
８又はドレイン用コンタクトホール３２９と同じ深さ及
び同じアスペクト比を有するソース用又はドレイン用の
コンタクトホールを形成し、且つゲート電極全体を半導
体基板の表面よりも上側に形成する場合と比べて、ゲー
ト電極３２４の膜厚を厚くすることができる。このた
め、ゲート電極３２４を低抵抗化できるので、半導体装
置の動作を高速化することができる。
【０１２９】以下、従来の半導体装置の製造方法及び本
発明の第３の実施形態に係る半導体装置の製造方法をそ
れぞれ用いて、同じ深さ及び同じアスペクト比を有する
ソース用又はドレイン用のコンタクトホールを形成した
場合における、ゲート電極の膜厚について、図２２
（ａ）及び（ｂ）を参照しながら説明する。
【０１３０】図２２（ａ）は、第４の比較例として、従
来の半導体装置の製造方法により形成された半導体装置
の断面構成を示し、図２２（ｂ）は、本発明の第３の実
施形態に係る半導体装置の製造方法により形成された半
導体装置の断面構成を示している。尚、図２２（ｂ）に
おいては、図２０（ａ）に示した第３の実施形態の一工
程断面図と同一の部材には同一の符号を付すことによ
り、説明を省略する。
【０１３１】図２２（ａ）において、６０はシリコン基
板、６１はゲート絶縁膜、６２はゲート電極、６３はソ
ース領域、６４はドレイン領域、６５は絶縁膜、６６は
ソース用コンタクトホール、６７はドレイン用コンタク
トホールである。尚、ゲート電極６２は、その全体がシ
リコン基板６０の表面つまりソース領域６３又はドレイ
ン領域６４の表面よりも上側に形成されている。
【０１３２】また、図２２（ａ）において、Ｔ3Aはシリ
コン基板６０の表面からゲート電極６２の頂面までの厚
さ、Ｄ3 はソース用コンタクトホール６６又はドレイン
用コンタクトホール６７の深さ、Ｓは絶縁膜６５におけ
るゲート電極６２の上側の領域の膜厚である。このと
き、Ｔ3A＝Ｄ3 −Ｓとなる。
【０１３３】図示はしていないが、ゲート絶縁膜６１の
膜厚をｔGOとすると、ゲート電極６２の膜厚ＴGE1 は、
ＴGE1 ＝Ｔ3A−ｔGOとなる。
【０１３４】一方、図２２（ｂ）において、Ｔ3Bはｐ型
シリコン基板３００の表面つまりソース領域３１５又は
ドレイン領域３１６の表面からゲート電極３２４の頂面
までの厚さ、Ｔ4 は第２のｐ型不純物層３１９の表面か
らゲート電極３２４の頂面までの厚さ、Ｄ3 はソース用
コンタクトホール３２８又はドレイン用コンタクトホー
ル３２９の深さ（図２２（ａ）のＤ3 と同じ深さ）であ
り、Ｓは第６の絶縁膜３２５におけるゲート電極３２４
の上側の領域の膜厚（図２２（ａ）のＳと同じ膜厚）で
ある。尚、ソース用コンタクトホール３２８又はドレイ
ン用コンタクトホール３２９の口径は図２２（ａ）のソ
ース用コンタクトホール６６又はドレイン用コンタクト
ホール６７の口径と同じであるとする。
【０１３５】図示はしていないが、ゲート絶縁膜３２２
の膜厚をｔGO（図２２（ａ）のｔGOと同じ膜厚）とする
と、ゲート電極３２４の膜厚ＴGE2 は、ＴGE2 ＝Ｔ4 −
ｔGOとなる。
【０１３６】従って、図２２（ｂ）に示すように、Ｔ3B
＝Ｄ3 −Ｓとなる一方、Ｔ4 ＞Ｔ3B＝Ｔ3A＝Ｄ3 −Ｓで
あるため、ＴGE2 ＞ＴGE1 となる。
【０１３７】以上に説明したように、従来の半導体装置
の製造方法及び本発明の第３の実施形態に係る半導体装
置の製造方法をそれぞれ用いて、同じ深さ及び同じアス
ペクト比を有するソース用又はドレイン用のコンタクト
ホールを形成した場合、本発明の第３の実施形態に係る
半導体装置の製造方法を用いた方がゲート電極の膜厚を
厚くすることができる。
【０１３８】また、第３の実施形態によると、凹状溝３
１０の壁面にサイドウォール３１８を形成するため、ソ
ース領域３１５又はドレイン領域３１６とゲート電極３
２４との間の絶縁性が向上するため、半導体装置の信頼
性が向上する。
【０１３９】また、第３の実施形態によると、凹状溝３
１０内のｐ型シリコン基板３００の表面部にｎ型低濃度
不純物層３１２を、ｎ型不純物層３０２つまりソース領
域３１５及びドレイン領域３１６と接続するように形成
した後、ｎ型低濃度不純物層３１２を分断するように第
２のｐ型不純物層３１９を形成するため、第２のｐ型不
純物層３１９によってｎ型低濃度不純物層３１２が分断
される結果、ソース領域３１５と第２のｐ型不純物層３
１９との間に第１のｎ型低濃度不純物領域３２０が形成
されると共にドレイン領域３１６と第２のｐ型不純物層
３１９との間に第２のｎ型低濃度不純物領域３２１が形
成される。このため、ソース領域３１５とドレイン領域
３１６との間に電圧を印加した場合に発生する電界強度
を小さくできるので、半導体装置の信頼性が向上する。
【０１４０】また、第３の実施形態によると、第３の絶
縁膜３０８を、第５の絶縁膜３１７に対して行なわれる
異方性エッチングにより完全に除去されることのない程
度の膜厚を有するように堆積するため、第５の絶縁膜３
１７に対して異方性エッチングを行なうときに、第３の
絶縁膜３０８が完全に除去されて素子分離領域３０７が
損傷を受ける事態を防止できるので、半導体装置の信頼
性が向上する。
【０１４１】また、第３の実施形態によると、第３の絶
縁膜３０８及び第５の絶縁膜３１７が第４の絶縁膜３１
１に対してエッチング選択性を有するため、第４の絶縁
膜３１１をエッチングにより除去するときに、第３の絶
縁膜３０８、及び第５の絶縁膜３１７からなるサイドウ
ォール３１８が除去されないので、凹状溝３１０が損傷
を受ける事態を防止できる。このため、所定の寸法を有
するゲート電極３２４を確実に形成できるので、半導体
装置の信頼性が向上する。
【０１４２】尚、第３の実施形態においては、導電性膜
３２３として、不純物を含むポリシリコン膜を用いた
が、これに代えて、タングステン膜、モリブデン膜、チ
タン膜、白金膜、銅膜、タングステンシリサイド膜、モ
リブデンシリサイド膜、チタンシリサイド膜若しくは白
金シリサイド膜等の単層膜、又はタングステンシリサイ
ド膜、モリブデンシリサイド膜、チタンシリサイド膜若
しくは白金シリサイド膜と不純物を含むポリシリコン膜
との積層膜等を用いてもよい。
【０１４３】また、第３の実施形態においては、ｐ型シ
リコン基板３００を用いてｎＭＯＳトランジスタを形成
したが、これに代えて、ｎ型シリコン基板を用いてｐＭ
ＯＳトランジスタを形成した場合にも同等の効果が得ら
れる。
【０１４４】
【発明の効果】本発明によると、ゲート電極を形成する
ときにゲート絶縁膜が損傷を受けることがないため、ゲ
ート絶縁膜の信頼性を損なうことなくゲート絶縁膜を薄
膜化できるので、半導体装置の高集積化を図ることがで
きる。また、ゲート絶縁膜を薄膜化した場合にも、アス
ペクト比の高いゲート電極を形成できるため、ゲート電
極を低抵抗化できるので、半導体装置の動作の高速化を
図ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は第１の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｃ）は第１の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｃ）は第１の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｃ）は第１の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図５】（ａ）、（ｂ）は第１の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図６】（ａ）〜（ｃ）は第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図７】（ａ）〜（ｃ）は第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図８】（ａ）〜（ｃ）は第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図９】（ａ）〜（ｃ）は第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｃ）は第２の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
【図１１】（ａ）〜（ｃ）は第２の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
【図１２】（ａ）は第１の比較例として、従来の半導体
装置の製造方法により得られた半導体装置の断面構成を
示す図であり、（ｂ）は第２の実施形態に係る半導体装
置の製造方法により得られた半導体装置の断面構成を示
す図である。
【図１３】（ａ）は第２の比較例として、従来の半導体
装置の製造方法により得られた半導体装置の断面構成を
示す図であり、（ｂ）は第２の実施形態に係る半導体装
置の製造方法により得られた半導体装置の断面構成を示
す図である。
【図１４】（ａ）〜（ｃ）は第３の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
【図１５】（ａ）〜（ｃ）は第３の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
【図１６】（ａ）〜（ｃ）は第３の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
【図１７】（ａ）〜（ｃ）は第３の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
【図１８】（ａ）〜（ｃ）は第３の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
【図１９】（ａ）、（ｂ）は第３の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
【図２０】（ａ）、（ｂ）は第３の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
【図２１】（ａ）は第３の比較例として、従来の半導体
装置の製造方法により得られた半導体装置の断面構成を
示す図であり、（ｂ）は第３の実施形態に係る半導体装
置の製造方法により得られた半導体装置の断面構成を示
す図である。
【図２２】（ａ）は第４の比較例として、従来の半導体
装置の製造方法により得られた半導体装置の断面構成を
示す図であり、（ｂ）は第３の実施形態に係る半導体装
置の製造方法により得られた半導体装置の断面構成を示
す図である。
【図２３】（ａ）、（ｂ）は従来の半導体装置の製造方
法の各工程を示す断面図である。
【符号の説明】
１００ ｐ型シリコン基板 １０１ 第１の絶縁膜 １０２ ｎ型不純物層 １０３ 第２の絶縁膜 １０４ 第１のレジストパターン １０５ 素子分離溝 １０６ 第１のｐ型不純物層 １０７ 素子分離領域 １０８ 第３の絶縁膜 １０９ 第２のレジストパターン １１０ 凹状溝 １１１ 第２のｐ型不純物層 １１２ ソース領域 １１３ ドレイン領域 １１４ ゲート絶縁膜 １１５ 導電性膜 １１６ ゲート電極 １１７ 第４の絶縁膜 １１８ 第３のレジストパターン １１９ ゲート用コンタクトホール １２０ ソース用コンタクトホール １２１ ドレイン用コンタクトホール １２２ 金属配線層 １２３ 金属配線層 １２４ 金属配線層 ２００ ｐ型シリコン基板 ２０１ 第１の絶縁膜 ２０２ ｎ型不純物層 ２０３ 第２の絶縁膜 ２０４ 第１のレジストパターン ２０５ 素子分離溝 ２０６ 第１のｐ型不純物層 ２０７ 素子分離領域 ２０８ 第３の絶縁膜 ２０９ 第２のレジストパターン ２１０ 凹状溝 ２１１ 第４の絶縁膜 ２１２ ｎ型低濃度不純物層 ２１３ ソース領域 ２１４ ドレイン領域 ２１５ 第５の絶縁膜 ２１６ サイドウォール ２１７ 第２のｐ型不純物層 ２１８ 第１のｎ型低濃度不純物領域 ２１９ 第２のｎ型低濃度不純物領域 ２２０ ゲート絶縁膜 ２２１ 導電性膜 ２２２ ゲート電極 ２２３ 第６の絶縁膜 ２２４ 第３のレジストパターン ２２５ ゲート用コンタクトホール ２２６ ソース用コンタクトホール ２２７ ドレイン用コンタクトホール ２２８ 金属配線層 ２２９ 金属配線層 ２３０ 金属配線層 ３００ ｐ型シリコン基板 ３０１ 第１の絶縁膜 ３０２ ｎ型不純物層 ３０３ 第２の絶縁膜 ３０４ 第１のレジストパターン ３０５ 素子分離溝 ３０６ 第１のｐ型不純物層 ３０７ 素子分離領域 ３０８ 第３の絶縁膜 ３０９ 第２のレジストパターン ３１０ 凹状溝 ３１１ 第４の絶縁膜 ３１２ ｎ型低濃度不純物層 ３１３ 第１のｎ型高濃度不純物領域 ３１４ 第２のｎ型高濃度不純物領域 ３１５ ソース領域 ３１６ ドレイン領域 ３１７ 第５の絶縁膜 ３１８ サイドウォール ３１９ 第２のｐ型不純物層 ３２０ 第１のｎ型低濃度不純物領域 ３２１ 第２のｎ型低濃度不純物領域 ３２２ ゲート絶縁膜 ３２３ 導電性膜 ３２４ ゲート電極 ３２５ 第６の絶縁膜 ３２６ 第３のレジストパターン ３２７ ゲート用コンタクトホール ３２８ ソース用コンタクトホール ３２９ ドレイン用コンタクトホール ３３０ 金属配線層 ３３１ 金属配線層 ３３２ 金属配線層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−190565（ＪＰ，Ａ) 特開 平４−259258（ＪＰ，Ａ) 特開 平９−321285（ＪＰ，Ａ) 特開 昭63−211762（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面部に第１導電型の不純
    物層を形成する工程（ａ）と、前記工程（ａ）の後に、 前記半導体基板の上に絶縁膜を
    堆積する工程（ｂ）と、前記工程（ｂ）の後に、前記半導体基板における素子分
    離形成領域に素子分離溝を有する素子分離領域を形成す
    る工程（ｃ）と、 前記工程（ｃ）の後に、 ゲート電極形成領域の少なくと
    も前記絶縁膜を除去して前記絶縁膜に凹状溝を形成する
    工程（ｄ）と、 前記凹状溝内に露出している前記半導体基板の表面上に
    ゲート絶縁膜を形成する工程（ｅ）と、前記工程（ｅ）の後に、 前記絶縁膜に形成された前記凹
    状溝内に導電膜を埋め込むことによりゲート電極を形成
    する工程（ｆ）とを備えていることを特徴とする半導体
    装置の製造方法。
  2. 【請求項２】 前記工程（ｆ）の後に、前記絶縁膜にコ
    ンタクトホールを形成した後、該コンタクトホール内に
    前記第１導電型の不純物層の引き出し電極となる金属配
    線層を形成する工程を備えていることを特徴とする請求
    項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記工程（ｄ）と前記工程（ｅ）との間
    に、前記凹状溝の底面の下方領域に、前記第１導電型の
    不純物層を分断するように第２導電型の不純物層を形成
    する工程を備えていることを特徴とする請求項１又は２
    に記載の半導体装置の製造方法。
  4. 【請求項４】 前記工程（ｆ）は、前記凹状溝を含む前
    記絶縁膜の上に導電膜を堆積する工程と、前記絶縁膜の
    上に堆積された前記導電膜を除去することによって、前
    記ゲート電極を、該ゲート電極の上面と前記絶縁膜の上
    面とがほぼ面一で且つ平坦になるように形成する工程と
    を含むことを特徴とする請求項１又は２に記載の半導体
    装置の製造方法。
  5. 【請求項５】 前記工程（ｄ）は、前記凹状溝をその底
    面が前記第１導電型の不純物層中に位置するように形成
    する工程を含み、 前記工程（ｄ）と前記工程（ｅ）との間に、前記凹状溝
    の底面の下方領域に、前記第１導電型の不純物層を分断
    するように第２導電型の不純物層を形成する工程を備え
    ていることを特徴とする請求項１又は２に記載の半導体
    装置の製造方法。
  6. 【請求項６】 前記工程（ｄ）と前記工程（ｅ）との間
    に、前記凹状溝の壁面に絶縁性のサイドウォールを形成
    する工程を備えていることを特徴とする請求項５に記載
    の半導体装置の製造方法。
  7. 【請求項７】 前記工程（ｄ）と前記サイドウォールを
    形成する工程との間に、前記凹状溝内の前記半導体基板
    の表面部に、前記第１導電型の不純物層よりも不純物濃
    度が低い第１導電型の低濃度不純物層を形成する工程を
    備え、 前記第２導電型の不純物層は、前記サイドウォールを形
    成する工程と前記工程（ｅ）との間に、前記凹状溝の底
    面における前記サイドウォールに囲まれている部分の下
    方領域に、前記第１導電型の低濃度不純物層を分断する
    ように形成されることを特徴とする請求項６に記載の半
    導体装置の製造方法。
  8. 【請求項８】 前記工程（ｄ）は、前記凹状溝をその底
    面が前記第１導電型の不純物層よりも下側に位置するよ
    うに形成する工程を含むことを特徴とする請求項１又は
    ２に記載の半導体装置の製造方法。
  9. 【請求項９】 前記工程（ｄ）と前記工程（ｅ）との間
    に、前記凹状溝の壁面に絶縁性のサイドウォールを形成
    する工程を備えていることを特徴とする請求項８に記載
    の半導体装置の製造方法。
  10. 【請求項１０】 前記工程（ｄ）と前記工程（ｅ）との
    間に、前記凹状溝内の前記半導体基板の表面部に、前記
    第１導電型の不純物層よりも不純物濃度が低い第１導電
    型の低濃度不純物層を、前記第１導電型の不純物層と接
    続するように形成する工程と、前記第１導電型の低濃度
    不純物層を分断するように第２導電型の不純物層を形成
    する工程とを備えていることを特徴とする請求項８に記
    載の半導体装置の製造方法。
JP20506399A 1998-10-26 1999-07-19 半導体装置の製造方法 Expired - Fee Related JP3295393B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20506399A JP3295393B2 (ja) 1998-10-26 1999-07-19 半導体装置の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP10-303911 1998-10-26
JP30391198 1998-10-26
JP20506399A JP3295393B2 (ja) 1998-10-26 1999-07-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2000200908A JP2000200908A (ja) 2000-07-18
JP3295393B2 true JP3295393B2 (ja) 2002-06-24

Family

ID=26514823

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20506399A Expired - Fee Related JP3295393B2 (ja) 1998-10-26 1999-07-19 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3295393B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4655351B2 (ja) * 2000-11-01 2011-03-23 富士電機システムズ株式会社 トレンチ型半導体装置の製造方法
KR100596833B1 (ko) * 2005-03-18 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2010177318A (ja) * 2009-01-28 2010-08-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2000200908A (ja) 2000-07-18

Similar Documents

Publication Publication Date Title
US6171916B1 (en) Semiconductor device having buried gate electrode with silicide layer and manufacture method thereof
US5604159A (en) Method of making a contact structure
JP2002237575A (ja) 半導体装置及びその製造方法
JPH11150268A (ja) 半導体装置及びその製造方法
KR100469913B1 (ko) 반도체소자의 제조방법
US6204128B1 (en) Method for fabricating semiconductor device
JP3295393B2 (ja) 半導体装置の製造方法
JPH07273330A (ja) 半導体装置及びその製造方法
JP2008244229A (ja) 半導体装置の製造方法及び半導体装置
JP4360413B2 (ja) 半導体装置の製造方法
JP5220988B2 (ja) 半導体装置
JP3340361B2 (ja) 半導体装置及びその製造方法
JP2006228950A (ja) 半導体装置およびその製造方法
JPH09312331A (ja) 半導体装置及びその製造方法
JPH10242264A (ja) 半導体装置の製造方法
JPH11251318A (ja) 半導体装置及びその製造方法
JP2006261522A (ja) 半導体装置の製造方法
JPH09120964A (ja) 配線の形成方法及び半導体素子の形成方法
JP2001102570A (ja) 半導体トランジスタ及びその製造方法
JPH10270544A (ja) 半導体装置およびその製造方法
JPH1126756A (ja) 半導体装置の製造方法
JP3125752B2 (ja) 半導体装置の製造方法
JP3415690B2 (ja) 半導体装置の製造方法
KR100367741B1 (ko) 개선된 보더리스 콘택 구조 및 그 제조방법
JPH0448644A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees