JP2000340791A - 半導体装置の製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
(57)【要約】 （修正有）
【課題】 しきい値電圧調整のために素子形成領域に注
入した不純物が、素子分離領域を構成するシリコン酸化
膜によって拡散され、不純物の偏析が生じ、これが要因
となってしきい値電圧が変動する狭チャネル幅効果が生
じる。この狭チャネル幅効果を抑制した半導体装置の製
造方法を提供する。 【解決手段】 シリコン基板１０１にシリコン酸化膜で
素子分離領域（ＳＴＩ）１０８を形成し、このＳＴＩ１
０８で区画される素子形成領域にしきい値電圧調整のた
めの不純物を導入し、かつ前記素子形成領域内にチャネ
ル領域を有するＭＯＳトランジスタを形成する工程を含
む半導体装置の製造方法において、前記ＭＯＳトランジ
スタのチャネル領域の素子分離領域との境界領域に、し
きい値電圧調整のための不純物と同一導電型の不純物
（ボロン）を注入してボロン注入層１０５を形成する。
入した不純物が、素子分離領域を構成するシリコン酸化
膜によって拡散され、不純物の偏析が生じ、これが要因
となってしきい値電圧が変動する狭チャネル幅効果が生
じる。この狭チャネル幅効果を抑制した半導体装置の製
造方法を提供する。 【解決手段】 シリコン基板１０１にシリコン酸化膜で
素子分離領域（ＳＴＩ）１０８を形成し、このＳＴＩ１
０８で区画される素子形成領域にしきい値電圧調整のた
めの不純物を導入し、かつ前記素子形成領域内にチャネ
ル領域を有するＭＯＳトランジスタを形成する工程を含
む半導体装置の製造方法において、前記ＭＯＳトランジ
スタのチャネル領域の素子分離領域との境界領域に、し
きい値電圧調整のための不純物と同一導電型の不純物
（ボロン）を注入してボロン注入層１０５を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型トランジス
タを含む半導体装置の製造方法に関し、特にＭＯＳトラ
ンジスタにおけるチャネル幅が実質的に低減されてしき
い値が変動する現象を改善した製造方法に関するもので
ある。
タを含む半導体装置の製造方法に関し、特にＭＯＳトラ
ンジスタにおけるチャネル幅が実質的に低減されてしき
い値が変動する現象を改善した製造方法に関するもので
ある。
【０００２】
【従来の技術】近年におけるＭＯＳトランジスタの微細
化に伴い、ゲート電極直下のチャネル長の短縮ととも
に、チャネル幅方向の短縮も図られている。また、これ
と同時に素子間を分離するための素子分離領域の微細化
も図られており、ＳＴＩ（シャロー・トレンチ・アイソ
レーション）と称する溝型素子分離構造も提案されてい
る。このような半導体装置の製造工程を、図１０及び図
１１を参照して簡単に説明する。なお、図１０は平面
図、図１１は図１０のＡＡ線に沿う断面図である。図１
１（ａ）のように、例えば、ｐ型シリコン基板３０１に
シリコン酸化膜３０２、シリコン窒化膜３０３を積層し
た後、フォトリソグラフィ技術によりＳＴＩを形成する
狭い領域の前記シリコン窒化膜３０３とシリコン酸化膜
３０２をエッチング除去して開口部３０４を形成する。
次いで、前記シリコン窒化膜３０３をマスクにして前記
シリコン基板３０１を異方性エッチングし、シリコン基
板３０１の表面に浅い溝（トレンチ）３０５を開口す
る。次いで、図１１（ｂ）のように、熱酸化及びＣＶＤ
法により前記溝を埋めるのに十分な厚さのシリコン酸化
膜３０６を堆積し、かつ化学機械研磨法（ＣＭＰ法）に
より、前記シリコン酸化膜３０６及びシリコン窒化膜３
０３をシリコン酸化膜３０２に達するまで研磨して表面
を平坦化し、さらにシリコン基板３０１上に残されたシ
リコン酸化膜３０２を除去することで、溝内にシリコン
酸化膜３０６が埋め込まれたＳＴＩ３０７が形成され
る。
化に伴い、ゲート電極直下のチャネル長の短縮ととも
に、チャネル幅方向の短縮も図られている。また、これ
と同時に素子間を分離するための素子分離領域の微細化
も図られており、ＳＴＩ（シャロー・トレンチ・アイソ
レーション）と称する溝型素子分離構造も提案されてい
る。このような半導体装置の製造工程を、図１０及び図
１１を参照して簡単に説明する。なお、図１０は平面
図、図１１は図１０のＡＡ線に沿う断面図である。図１
１（ａ）のように、例えば、ｐ型シリコン基板３０１に
シリコン酸化膜３０２、シリコン窒化膜３０３を積層し
た後、フォトリソグラフィ技術によりＳＴＩを形成する
狭い領域の前記シリコン窒化膜３０３とシリコン酸化膜
３０２をエッチング除去して開口部３０４を形成する。
次いで、前記シリコン窒化膜３０３をマスクにして前記
シリコン基板３０１を異方性エッチングし、シリコン基
板３０１の表面に浅い溝（トレンチ）３０５を開口す
る。次いで、図１１（ｂ）のように、熱酸化及びＣＶＤ
法により前記溝を埋めるのに十分な厚さのシリコン酸化
膜３０６を堆積し、かつ化学機械研磨法（ＣＭＰ法）に
より、前記シリコン酸化膜３０６及びシリコン窒化膜３
０３をシリコン酸化膜３０２に達するまで研磨して表面
を平坦化し、さらにシリコン基板３０１上に残されたシ
リコン酸化膜３０２を除去することで、溝内にシリコン
酸化膜３０６が埋め込まれたＳＴＩ３０７が形成され
る。
【０００３】次いで、図１１（ｃ）のように、前記シリ
コン基板３０１に対してボロンをイオン注入してボロン
注入層３０８を形成し、形成しようとするＭＯＳトラン
ジスタのしきい値電圧を調整する。しかる上で、図１１
（ｄ）のように、前記シリコン基板３０１上にシリコン
酸化膜３０９、多結晶シリコン３１０を積層し、かつこ
れら多結晶シリコン膜とシリコン酸化膜を所要のパター
ンにエッチングすることで、ゲート絶縁膜３０９とゲー
ト電極３１０として形成する。そして、形成された前記
ゲート電極３１０をマスクにして砒素を低濃度でイオン
注入し、ｎ型不純物領域であるＬＤＤ領域３１１を形成
する。さらに、図１１（ｅ）のように、全面にシリコン
酸化膜を形成し、かつこのシリコン酸化膜を異方性エッ
チングによりエッチバックして前記ゲート電極３１０の
側面にサイドウォール３１５を形成し、続いて、前記ゲ
ート電極３１０及びサイドウォール３１５をマスクとし
て砒素を高濃度でイオン注入し、ｎ型不純物領域である
ソース・ドレイン領域３１６を形成し、ｎチャネル型の
ＭＯＳトランジスタを形成する。
コン基板３０１に対してボロンをイオン注入してボロン
注入層３０８を形成し、形成しようとするＭＯＳトラン
ジスタのしきい値電圧を調整する。しかる上で、図１１
（ｄ）のように、前記シリコン基板３０１上にシリコン
酸化膜３０９、多結晶シリコン３１０を積層し、かつこ
れら多結晶シリコン膜とシリコン酸化膜を所要のパター
ンにエッチングすることで、ゲート絶縁膜３０９とゲー
ト電極３１０として形成する。そして、形成された前記
ゲート電極３１０をマスクにして砒素を低濃度でイオン
注入し、ｎ型不純物領域であるＬＤＤ領域３１１を形成
する。さらに、図１１（ｅ）のように、全面にシリコン
酸化膜を形成し、かつこのシリコン酸化膜を異方性エッ
チングによりエッチバックして前記ゲート電極３１０の
側面にサイドウォール３１５を形成し、続いて、前記ゲ
ート電極３１０及びサイドウォール３１５をマスクとし
て砒素を高濃度でイオン注入し、ｎ型不純物領域である
ソース・ドレイン領域３１６を形成し、ｎチャネル型の
ＭＯＳトランジスタを形成する。
【０００４】
【発明が解決しようとする課題】このような従来から行
われているＭＯＳトランジスタの製造方法では、ＭＯＳ
トランジスタの微細化に伴ってチャネル長、チャネル幅
を縮小すると、ｎチャネル型ＭＯＳトランジスタのしき
い値が下がり、逆に、ｐチャネル型ＭＯＳトランジスタ
ではしきい値が上がるという問題が生じる。この理由に
ついて、本発明者が検討を行ったところ、ＳＴＩを構成
するシリコン酸化膜の存在によるボロンの偏析が理由で
あることが判明した。すなわち、図１０（ａ）及び
（ｂ）は、前記した従来の手法によって製造されるｎチ
ャネル型ＭＯＳトランジスタの平面図とそのＢＢ線に沿
ったチャネル幅方向の断面図であり、ＳＴＩ３０７で区
画された素子領域内でのチャネル領域における不純物の
濃度プロファイルを示している。このゲート電極の直下
のシリコン基板には、図１１（ｃ）で示した工程によっ
て、しきい値電圧調整用のボロン注入層３０８が形成さ
れているが、このボロン注入層３０８におけるボロンの
濃度が、図１０（ｂ）のように、チャネル幅の両端部で
低濃度化されている。そのためにチャネル幅方向の両端
部では、ボロン濃度の低濃度化によってしきい値電圧が
低下され、結果としてＭＯＳトランジスタ全体のしきい
値電圧ＶＴが低下されるという現象（ここでは、これを
狭チャネル幅効果と称する）が生じることになる。
われているＭＯＳトランジスタの製造方法では、ＭＯＳ
トランジスタの微細化に伴ってチャネル長、チャネル幅
を縮小すると、ｎチャネル型ＭＯＳトランジスタのしき
い値が下がり、逆に、ｐチャネル型ＭＯＳトランジスタ
ではしきい値が上がるという問題が生じる。この理由に
ついて、本発明者が検討を行ったところ、ＳＴＩを構成
するシリコン酸化膜の存在によるボロンの偏析が理由で
あることが判明した。すなわち、図１０（ａ）及び
（ｂ）は、前記した従来の手法によって製造されるｎチ
ャネル型ＭＯＳトランジスタの平面図とそのＢＢ線に沿
ったチャネル幅方向の断面図であり、ＳＴＩ３０７で区
画された素子領域内でのチャネル領域における不純物の
濃度プロファイルを示している。このゲート電極の直下
のシリコン基板には、図１１（ｃ）で示した工程によっ
て、しきい値電圧調整用のボロン注入層３０８が形成さ
れているが、このボロン注入層３０８におけるボロンの
濃度が、図１０（ｂ）のように、チャネル幅の両端部で
低濃度化されている。そのためにチャネル幅方向の両端
部では、ボロン濃度の低濃度化によってしきい値電圧が
低下され、結果としてＭＯＳトランジスタ全体のしきい
値電圧ＶＴが低下されるという現象（ここでは、これを
狭チャネル幅効果と称する）が生じることになる。
【０００５】このように、ボロンの濃度がチャネル幅方
向の両端部で低濃度化する理由は、シリコン基板とシリ
コン酸化膜の固溶度の差に基づいている。すなわち、シ
リコン酸化膜のボロンの固溶度はシリコン基板の固溶度
よりも高いため、チャネル領域に注入されたボロンのう
ち、シリコン酸化膜に近い領域のボロン、すなわちシリ
コン酸化膜で構成されるＳＴＩ３０８に近接するチャネ
ル幅方向の両端部のボロンは、その後の熱処理工程にお
いてシリコン酸化膜中に溶け込み、これがためにチャネ
ル幅方向の両端部のボロン濃度が低下するというボロン
の偏析が生じることになる。したがって、ｎチャネル型
ＭＯＳトランジスタでは、チャネル幅方向の中央領域よ
りも両端部領域のチャネル領域のしきい値電圧が低下さ
れ、前記したような狭チャネル幅効果が生じることにな
る。また、ｐチャネル型ＭＯＳトランジスタは、逆にし
きい値電圧が上がることになる。このような問題は、ボ
ロンを注入してしきい値電圧調整を行う場合のみなら
ず、シリコン酸化膜とシリコンとの固溶度が異なる不純
物、例えばリンを注入する場合においても同様である。
向の両端部で低濃度化する理由は、シリコン基板とシリ
コン酸化膜の固溶度の差に基づいている。すなわち、シ
リコン酸化膜のボロンの固溶度はシリコン基板の固溶度
よりも高いため、チャネル領域に注入されたボロンのう
ち、シリコン酸化膜に近い領域のボロン、すなわちシリ
コン酸化膜で構成されるＳＴＩ３０８に近接するチャネ
ル幅方向の両端部のボロンは、その後の熱処理工程にお
いてシリコン酸化膜中に溶け込み、これがためにチャネ
ル幅方向の両端部のボロン濃度が低下するというボロン
の偏析が生じることになる。したがって、ｎチャネル型
ＭＯＳトランジスタでは、チャネル幅方向の中央領域よ
りも両端部領域のチャネル領域のしきい値電圧が低下さ
れ、前記したような狭チャネル幅効果が生じることにな
る。また、ｐチャネル型ＭＯＳトランジスタは、逆にし
きい値電圧が上がることになる。このような問題は、ボ
ロンを注入してしきい値電圧調整を行う場合のみなら
ず、シリコン酸化膜とシリコンとの固溶度が異なる不純
物、例えばリンを注入する場合においても同様である。
【０００６】本発明の目的はこのような狭チャネル幅効
果を抑制した半導体装置の製造方法を提供することにあ
る。
果を抑制した半導体装置の製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明は、半導体基板に
シリコン酸化膜で素子分離領域を形成する工程と、前記
素子分離領域で区画される素子形成領域にしきい値電圧
調整のための不純物を導入し、かつ前記素子形成領域内
にチャネル領域を有するＭＯＳトランジスタを形成する
工程を含む半導体装置の製造方法において、前記ＭＯＳ
トランジスタの前記チャネル領域の前記素子分離領域と
の境界領域に前記しきい値電圧調整のための不純物導入
工程とは別に前記不純物と同一導電型の不純物を導入す
る工程を含むことを特徴としている。
シリコン酸化膜で素子分離領域を形成する工程と、前記
素子分離領域で区画される素子形成領域にしきい値電圧
調整のための不純物を導入し、かつ前記素子形成領域内
にチャネル領域を有するＭＯＳトランジスタを形成する
工程を含む半導体装置の製造方法において、前記ＭＯＳ
トランジスタの前記チャネル領域の前記素子分離領域と
の境界領域に前記しきい値電圧調整のための不純物導入
工程とは別に前記不純物と同一導電型の不純物を導入す
る工程を含むことを特徴としている。
【０００８】本発明において、前記したように、チャネ
ル領域の素子分離領域との境界領域に一導電型の不純物
を導入する構成のＭＯＳトランジスタの好ましい製造方
法の形態としては、半導体基板の表面上に素子分離領域
に相当する領域を開口したマスクを形成する工程と、前
記マスクを用いて前記半導体基板に一導電型の不純物を
注入する工程と、前記マスクを用いて前記半導体基板に
シリコン酸化膜で素子分離領域を形成する工程と、前記
素子分離領域で区画された前記半導体基板の素子形成領
域に一導電型の不純物を注入してしきい値電圧の調整を
行う工程と、前記素子形成領域の前記半導体基板の表面
上にゲート絶縁膜、ゲート電極を形成する工程と、前記
素子形成領域にソース・ドレイン領域を形成する工程を
含んでいる。この場合、前記不純物の注入は、前記半導
体基板の表面に対して垂直方向に傾斜した方向から、か
つ前記半導体基板を水平方向に回転しながら行う回転斜
め注入法により行うようにしてもよい。
ル領域の素子分離領域との境界領域に一導電型の不純物
を導入する構成のＭＯＳトランジスタの好ましい製造方
法の形態としては、半導体基板の表面上に素子分離領域
に相当する領域を開口したマスクを形成する工程と、前
記マスクを用いて前記半導体基板に一導電型の不純物を
注入する工程と、前記マスクを用いて前記半導体基板に
シリコン酸化膜で素子分離領域を形成する工程と、前記
素子分離領域で区画された前記半導体基板の素子形成領
域に一導電型の不純物を注入してしきい値電圧の調整を
行う工程と、前記素子形成領域の前記半導体基板の表面
上にゲート絶縁膜、ゲート電極を形成する工程と、前記
素子形成領域にソース・ドレイン領域を形成する工程を
含んでいる。この場合、前記不純物の注入は、前記半導
体基板の表面に対して垂直方向に傾斜した方向から、か
つ前記半導体基板を水平方向に回転しながら行う回転斜
め注入法により行うようにしてもよい。
【０００９】また、本発明はｐチャネル型ＭＯＳトラン
ジスタとｎチャネル型ＭＯＳトランジスタを備えるＣＭ
ＯＳ型半導体装置の製造方法に適用可能であり、その場
合の好ましい形態としては、半導体基板にシリコン酸化
膜で素子分離領域を形成する工程と、前記素子分離領域
で区画された前記半導体基板の素子形成領域のうち、一
方のチャネル型ＭＯＳトランジスタの形成領域を前記素
子分離領域との境界領域を残して覆うマスクを形成する
工程と、前記他方のチャネル型ＭＯＳトランジスタの形
成領域に一導電型の不純物を注入してしきい値電圧の調
整を行うと同時に前記一方のチャネル型ＭＯＳトランジ
スタの形成領域の前記素子分離領域との境界領域に前記
不純物を注入する工程と、前記一方のチャネル型ＭＯＳ
トランジスタの形成領域にしきい値電圧調整のための不
純物を注入する工程と、前記各チャネル型ＭＯＳトラン
ジスタの形成領域の前記半導体基板の表面上にゲート絶
縁膜、ゲート電極を形成する工程と、前記各チャネル型
ＭＯＳトランジスタの形成領域にソース・ドレイン領域
を形成する工程を含んでいる。ここで、一方のチャネル
型ＭＯＳトランジスタへの前記一導電型の不純物の注入
は、他方のチャネル型ＭＯＳトランジスタのソース・ド
レイン領域を形成する工程と同時に行うようにしてもよ
い。
ジスタとｎチャネル型ＭＯＳトランジスタを備えるＣＭ
ＯＳ型半導体装置の製造方法に適用可能であり、その場
合の好ましい形態としては、半導体基板にシリコン酸化
膜で素子分離領域を形成する工程と、前記素子分離領域
で区画された前記半導体基板の素子形成領域のうち、一
方のチャネル型ＭＯＳトランジスタの形成領域を前記素
子分離領域との境界領域を残して覆うマスクを形成する
工程と、前記他方のチャネル型ＭＯＳトランジスタの形
成領域に一導電型の不純物を注入してしきい値電圧の調
整を行うと同時に前記一方のチャネル型ＭＯＳトランジ
スタの形成領域の前記素子分離領域との境界領域に前記
不純物を注入する工程と、前記一方のチャネル型ＭＯＳ
トランジスタの形成領域にしきい値電圧調整のための不
純物を注入する工程と、前記各チャネル型ＭＯＳトラン
ジスタの形成領域の前記半導体基板の表面上にゲート絶
縁膜、ゲート電極を形成する工程と、前記各チャネル型
ＭＯＳトランジスタの形成領域にソース・ドレイン領域
を形成する工程を含んでいる。ここで、一方のチャネル
型ＭＯＳトランジスタへの前記一導電型の不純物の注入
は、他方のチャネル型ＭＯＳトランジスタのソース・ド
レイン領域を形成する工程と同時に行うようにしてもよ
い。
【００１０】本発明によれば、形成するＭＯＳトランジ
スタのチャネル領域の素子分離領域との境界領域に一導
電型の不純物を導入することにより、当該ＭＯＳトラン
ジスタのしきい値電圧を調整するためにチャネル領域に
同じ一導電型の不純物を注入した場合に、後工程におい
て行われる熱処理によってチャネル領域の素子分離領域
に接する領域の前記不純物が素子分離領域を構成するシ
リコン酸化膜に向けて拡散される状況が生じても、前記
境界領域に導入した一導電型の不純物によって当該素子
分離領域に接する領域の不純物濃度が高められているた
め、この領域の一導電型の不純物濃度が極端に低下され
るようなことはなく、形成されるＭＯＳトランジスタの
チャネル幅方向におけるしきい値電圧が均一な状態とな
り、狭チャネル幅効果を抑制したＭＯＳトランジスタが
実現される。
スタのチャネル領域の素子分離領域との境界領域に一導
電型の不純物を導入することにより、当該ＭＯＳトラン
ジスタのしきい値電圧を調整するためにチャネル領域に
同じ一導電型の不純物を注入した場合に、後工程におい
て行われる熱処理によってチャネル領域の素子分離領域
に接する領域の前記不純物が素子分離領域を構成するシ
リコン酸化膜に向けて拡散される状況が生じても、前記
境界領域に導入した一導電型の不純物によって当該素子
分離領域に接する領域の不純物濃度が高められているた
め、この領域の一導電型の不純物濃度が極端に低下され
るようなことはなく、形成されるＭＯＳトランジスタの
チャネル幅方向におけるしきい値電圧が均一な状態とな
り、狭チャネル幅効果を抑制したＭＯＳトランジスタが
実現される。
【００１１】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態で製
造するｎチャネル型ＭＯＳトランジスタの平面レイアウ
ト図であり、図２以降の工程断面図は図１のＡＡ線、又
はＢＢ線に沿う断面図を示している。先ず、図２（ａ）
のように、ｐ型シリコン基板（あるいはｐ型エピタキシ
ャル層）１０１の表面にシリコン酸化膜１０２、シリコ
ン窒化膜１０２を積層する。そして、図外のフォトレジ
ストを用いたフォトリソグラフィ技術により素子分離形
成領域の前記シリコン窒化膜１０３とシリコン酸化膜１
０２を選択的に除去して開口部１０４を形成する。次い
で、図２（ｂ）のように、前記シリコン窒化膜１０３と
シリコン酸化膜１０２をマスクにして前記ｐ型シリコン
基板１０１にボロンをイオン注入する。ここではこのイ
オン注入を前イオン注入と称することとし、この前イオ
ン注入は、例えば、注入エネルギ１０ＫｅＶ，濃度５Ｅ
１４／ｃｍ2 で行う。イオン注入されたボロンは、その
拡散係数が高いことにより、ボロンは深さ方向及び水平
方向に若干拡散し、前記ｐ型シリコン基板１０１の表面
に近い領域において、前記開口の縁部に沿った前記シリ
コン酸化膜１０２及びシリコン窒化膜１０３の直下の領
域にまで拡散したボロン注入層１０５が形成される。
参照して説明する。図１は本発明の第１の実施形態で製
造するｎチャネル型ＭＯＳトランジスタの平面レイアウ
ト図であり、図２以降の工程断面図は図１のＡＡ線、又
はＢＢ線に沿う断面図を示している。先ず、図２（ａ）
のように、ｐ型シリコン基板（あるいはｐ型エピタキシ
ャル層）１０１の表面にシリコン酸化膜１０２、シリコ
ン窒化膜１０２を積層する。そして、図外のフォトレジ
ストを用いたフォトリソグラフィ技術により素子分離形
成領域の前記シリコン窒化膜１０３とシリコン酸化膜１
０２を選択的に除去して開口部１０４を形成する。次い
で、図２（ｂ）のように、前記シリコン窒化膜１０３と
シリコン酸化膜１０２をマスクにして前記ｐ型シリコン
基板１０１にボロンをイオン注入する。ここではこのイ
オン注入を前イオン注入と称することとし、この前イオ
ン注入は、例えば、注入エネルギ１０ＫｅＶ，濃度５Ｅ
１４／ｃｍ2 で行う。イオン注入されたボロンは、その
拡散係数が高いことにより、ボロンは深さ方向及び水平
方向に若干拡散し、前記ｐ型シリコン基板１０１の表面
に近い領域において、前記開口の縁部に沿った前記シリ
コン酸化膜１０２及びシリコン窒化膜１０３の直下の領
域にまで拡散したボロン注入層１０５が形成される。
【００１２】次いで、図２（ｃ）のように、前記シリコ
ン窒化膜１０３及びシリコン酸化膜１０２をマスクにし
て前記シリコン基板１０１を選択エッチングし、前記シ
リコン基板１０１の素子分離領域にトレンチ（凹溝）１
０６を形成する。このとき、トレンチ１０６の縁部の前
記シリコン基板１０１には前記ボロン注入層１０５が残
されている。しかる上で、図２（ｄ）のように、熱酸化
法及びＣＶＤ法を順次用いて前記トレンチよりも厚く埋
込シリコン酸化膜１０７を成長し、この埋込シリコン酸
化膜１０７により前記トレンチ１０６を埋設する。その
後、化学機械研磨法（ＣＭＰ法）により前記シリコン基
板１０１の表面にほぼ達するまで前記埋込シリコン酸化
膜１０７、シリコン窒化膜１０３、シリコン酸化膜１０
２を研磨することにより、図２（ｅ）のように、前記シ
リコン基板１０１のトレンチ１０６内にのみ埋込シリコ
ン酸化膜１０７を埋め込んだＳＴＩ１０８が形成され
る。この結果、形成されたＳＴＩ１０８により、前記シ
リコン基板１０１には素子形成領域が区画され、かつこ
の素子形成領域にはその周縁部にのみ前記ボロン注入層
１０５が存在されることになる。
ン窒化膜１０３及びシリコン酸化膜１０２をマスクにし
て前記シリコン基板１０１を選択エッチングし、前記シ
リコン基板１０１の素子分離領域にトレンチ（凹溝）１
０６を形成する。このとき、トレンチ１０６の縁部の前
記シリコン基板１０１には前記ボロン注入層１０５が残
されている。しかる上で、図２（ｄ）のように、熱酸化
法及びＣＶＤ法を順次用いて前記トレンチよりも厚く埋
込シリコン酸化膜１０７を成長し、この埋込シリコン酸
化膜１０７により前記トレンチ１０６を埋設する。その
後、化学機械研磨法（ＣＭＰ法）により前記シリコン基
板１０１の表面にほぼ達するまで前記埋込シリコン酸化
膜１０７、シリコン窒化膜１０３、シリコン酸化膜１０
２を研磨することにより、図２（ｅ）のように、前記シ
リコン基板１０１のトレンチ１０６内にのみ埋込シリコ
ン酸化膜１０７を埋め込んだＳＴＩ１０８が形成され
る。この結果、形成されたＳＴＩ１０８により、前記シ
リコン基板１０１には素子形成領域が区画され、かつこ
の素子形成領域にはその周縁部にのみ前記ボロン注入層
１０５が存在されることになる。
【００１３】次いで、図３（ａ）のように、前記素子形
成領域のシリコン基板１０１に対し、しきい値電圧ＶＴ
調整用のボロンのイオン注入を行う。このイオン注入
は、例えば、注入エネルギ５０ＫｅＶ、濃度８Ｅ１２／
ｃｍ2 で行う。これにより素子形成領域の全面にボロン
注入層１０９が形成される。しかる上で、素子形成領域
の前記シリコン基板１０１の表面を清浄化した後、ゲー
ト絶縁膜としてのシリコン酸化膜１１０、ゲート電極と
しての多結晶シリコン膜１１１を順次成長し、かつこれ
らシリコン酸化膜１１０と多結晶シリコン膜１１１をフ
ォトリソグラフィ法により所要のパターンに形成し、ゲ
ート絶縁膜１１０及びゲート電極１１１として形成す
る。次いで、図３（ｂ），（ｃ）のように、前記ゲート
電極１１１を利用した自己整合法により前記素子形成領
域に砒素を注入エネルギ３０ＫｅＶ、濃度３Ｅ１４／ｃ
ｍ2 でイオン注入し、ＬＤＤ注入層１１２を形成する。
さらに、全面にシリコン酸化膜を成長し、かつこのシリ
コン酸化膜を異方性エッチングにより除去して図３
（ｄ）のように、ゲート電極１１１の側面にサイドウォ
ール１１３を形成し、しかる上で素子形成領域に砒素を
注入エネルギ３０ＫｅＶ、濃度３Ｅ１５／ｃｍ2 でイオ
ン注入し、ソース・ドレイン（Ｓ・Ｄ）注入層１１４を
形成する。そして、前記ＬＤＤ注入層１１２及びソース
・ドレイン注入層１１４を活性化し、それぞれＬＤＤ領
域１１２及びソース・ドレイン領域１１４として形成す
る。なお、その後は、図３（ｅ）に示すように、全面に
ＰＳＧ、ＢＰＳＧ等により層間絶縁膜１１５を形成し、
かつこの層間絶縁膜１１５にコンタクトホール１１６を
開口した上で、コンタクトホール１１６内に導電材料を
埋設してコンタクトプラグ１１７を形成し、さらに前記
層間絶縁膜１１５上に図外の配線層を形成することで、
前記コンタクトプラグ１１７を介して前記ソース・ドレ
イン領域１１４あるいはゲート電極１１１への電気接続
が行われる。
成領域のシリコン基板１０１に対し、しきい値電圧ＶＴ
調整用のボロンのイオン注入を行う。このイオン注入
は、例えば、注入エネルギ５０ＫｅＶ、濃度８Ｅ１２／
ｃｍ2 で行う。これにより素子形成領域の全面にボロン
注入層１０９が形成される。しかる上で、素子形成領域
の前記シリコン基板１０１の表面を清浄化した後、ゲー
ト絶縁膜としてのシリコン酸化膜１１０、ゲート電極と
しての多結晶シリコン膜１１１を順次成長し、かつこれ
らシリコン酸化膜１１０と多結晶シリコン膜１１１をフ
ォトリソグラフィ法により所要のパターンに形成し、ゲ
ート絶縁膜１１０及びゲート電極１１１として形成す
る。次いで、図３（ｂ），（ｃ）のように、前記ゲート
電極１１１を利用した自己整合法により前記素子形成領
域に砒素を注入エネルギ３０ＫｅＶ、濃度３Ｅ１４／ｃ
ｍ2 でイオン注入し、ＬＤＤ注入層１１２を形成する。
さらに、全面にシリコン酸化膜を成長し、かつこのシリ
コン酸化膜を異方性エッチングにより除去して図３
（ｄ）のように、ゲート電極１１１の側面にサイドウォ
ール１１３を形成し、しかる上で素子形成領域に砒素を
注入エネルギ３０ＫｅＶ、濃度３Ｅ１５／ｃｍ2 でイオ
ン注入し、ソース・ドレイン（Ｓ・Ｄ）注入層１１４を
形成する。そして、前記ＬＤＤ注入層１１２及びソース
・ドレイン注入層１１４を活性化し、それぞれＬＤＤ領
域１１２及びソース・ドレイン領域１１４として形成す
る。なお、その後は、図３（ｅ）に示すように、全面に
ＰＳＧ、ＢＰＳＧ等により層間絶縁膜１１５を形成し、
かつこの層間絶縁膜１１５にコンタクトホール１１６を
開口した上で、コンタクトホール１１６内に導電材料を
埋設してコンタクトプラグ１１７を形成し、さらに前記
層間絶縁膜１１５上に図外の配線層を形成することで、
前記コンタクトプラグ１１７を介して前記ソース・ドレ
イン領域１１４あるいはゲート電極１１１への電気接続
が行われる。
【００１４】このように、製造されるｎチャネル型ＭＯ
Ｓトランジスタでは、ＳＴＩ１０８を形成する前の図２
（ｂ）の工程において、シリコン基板１０１にボロンの
前イオン注入を行っており、その結果、形成されたＳＴ
Ｉ１０８に隣接するシリコン基板１０１の領域、換言す
ればＭＯＳトランジスタのチャネル領域となる素子形成
領域の周辺部に沿ってボロン注入層１０５が形成される
ことになる。そして、その後の図３（ａ）の工程におい
て、ＭＯＳトランジスタのしきい値電圧調整のためのボ
ロンのイオン注入を行うことにより、素子形成領域の周
辺部では、前イオン注入工程で形成されているボロン注
入層１０５と、今回のしきい値電圧調整イオン注入工程
のボロン注入層１０９が一体化され、これにより、素子
形成領域の周辺部のボロン注入層の濃度は中央側の領域
よりも高くなり、図４（ａ）のようなボロンの不純物濃
度分布となる。
Ｓトランジスタでは、ＳＴＩ１０８を形成する前の図２
（ｂ）の工程において、シリコン基板１０１にボロンの
前イオン注入を行っており、その結果、形成されたＳＴ
Ｉ１０８に隣接するシリコン基板１０１の領域、換言す
ればＭＯＳトランジスタのチャネル領域となる素子形成
領域の周辺部に沿ってボロン注入層１０５が形成される
ことになる。そして、その後の図３（ａ）の工程におい
て、ＭＯＳトランジスタのしきい値電圧調整のためのボ
ロンのイオン注入を行うことにより、素子形成領域の周
辺部では、前イオン注入工程で形成されているボロン注
入層１０５と、今回のしきい値電圧調整イオン注入工程
のボロン注入層１０９が一体化され、これにより、素子
形成領域の周辺部のボロン注入層の濃度は中央側の領域
よりも高くなり、図４（ａ）のようなボロンの不純物濃
度分布となる。
【００１５】したがって、その後の工程において、例え
ばゲート絶縁膜としてのシリコン酸化膜１１０の成膜、
あるいはゲート電極としての多結晶シリコン膜１１１の
成膜、あるいは、さらに後工程でのＬＤＤ領域１１２や
ソース・ドレイン領域１１４の形成における熱処理工程
が施された場合に、ＳＴＩ１０８を構成するシリコン酸
化膜の固溶度がシリコン基板の固溶度よりも高いため
に、ＳＴＩ１０８に隣接する素子形成領域の周辺部のボ
ロンがＳＴＩのシリコン酸化膜に向けて拡散される状況
が生じても、その初期状態では前記したように素子形成
領域の周辺部のボロン濃度が高くされているので、当該
素子形成領域の周辺部のボロン濃度が極端に低下される
ようなことはない。この実施形態の場合には、前イオン
注入工程のボロンのイオン注入を前記した条件で行うこ
とにより、結果として素子形成領域のボロン濃度の分布
は図４（ｂ）のようになり、素子形成領域のほぼ全域に
わたってボロンの濃度が均一化されることになる。これ
により、図３（ｅ）に示した工程において完成されるｎ
チャネルＭＯＳトランジスタでは、チャネル幅方向にお
けるしきい値電圧が均一な状態となり、狭チャネル幅効
果を抑制したｎチャネル型ＭＯＳトランジスタの製造が
実現できる。
ばゲート絶縁膜としてのシリコン酸化膜１１０の成膜、
あるいはゲート電極としての多結晶シリコン膜１１１の
成膜、あるいは、さらに後工程でのＬＤＤ領域１１２や
ソース・ドレイン領域１１４の形成における熱処理工程
が施された場合に、ＳＴＩ１０８を構成するシリコン酸
化膜の固溶度がシリコン基板の固溶度よりも高いため
に、ＳＴＩ１０８に隣接する素子形成領域の周辺部のボ
ロンがＳＴＩのシリコン酸化膜に向けて拡散される状況
が生じても、その初期状態では前記したように素子形成
領域の周辺部のボロン濃度が高くされているので、当該
素子形成領域の周辺部のボロン濃度が極端に低下される
ようなことはない。この実施形態の場合には、前イオン
注入工程のボロンのイオン注入を前記した条件で行うこ
とにより、結果として素子形成領域のボロン濃度の分布
は図４（ｂ）のようになり、素子形成領域のほぼ全域に
わたってボロンの濃度が均一化されることになる。これ
により、図３（ｅ）に示した工程において完成されるｎ
チャネルＭＯＳトランジスタでは、チャネル幅方向にお
けるしきい値電圧が均一な状態となり、狭チャネル幅効
果を抑制したｎチャネル型ＭＯＳトランジスタの製造が
実現できる。
【００１６】因みに、図５は前イオン注入の条件、特に
ボロン濃度を変化させた場合における、チャネル幅とし
きい値電圧との相関を示す特性図である。この特性か
ら、ある程度の濃度のボロンを前イオン注入しておくこ
とにより、チャネル幅の低減に伴うしきい値電圧の低下
が改善されていることが判る。また、この特性図から、
前イオン注入のボロン濃度が必要以上に高いと、素子形
成領域の周辺部のボロン濃度が過度に高くなり、結果と
してチャネル幅の低減に伴ってしきい値電圧が逆に増加
されることも判る。
ボロン濃度を変化させた場合における、チャネル幅とし
きい値電圧との相関を示す特性図である。この特性か
ら、ある程度の濃度のボロンを前イオン注入しておくこ
とにより、チャネル幅の低減に伴うしきい値電圧の低下
が改善されていることが判る。また、この特性図から、
前イオン注入のボロン濃度が必要以上に高いと、素子形
成領域の周辺部のボロン濃度が過度に高くなり、結果と
してチャネル幅の低減に伴ってしきい値電圧が逆に増加
されることも判る。
【００１７】図６は本発明の第２の実施形態を説明する
ための断面図であり、特に、主要な工程についてのみ示
している。この第２の実施形態では、第１の実施形態の
図２（ｂ）の工程において、ボロンを前イオン注入する
際に、回転斜めイオン注入法を用いている。すなわち、
図６（ａ）のように、ボロンを前イオン注入する際に、
イオン注入方向をシリコン基板１０１の表面に対して垂
直方向に傾斜した方向で行うとともに、イオン注入と同
時にシリコン基板１０１を平面方向に回転している。こ
のような回転斜めイオン注入法を用いることにより、シ
リコン基板１０１の前記シリコン酸化膜１０２とシリコ
ン窒化膜１０３の開口部１０４の縁部に沿った前記シリ
コン酸化膜１０２の直下の領域にまでイオン注入された
ボロン注入層１０５が形成できる。このため、ＳＴＩ１
０８で区画される素子形成領域の周辺部における前ボロ
ン注入層１０５をより広い領域に形成することが可能と
なり、狭チャネル幅効果をより効果的に抑制する上で有
効となる。
ための断面図であり、特に、主要な工程についてのみ示
している。この第２の実施形態では、第１の実施形態の
図２（ｂ）の工程において、ボロンを前イオン注入する
際に、回転斜めイオン注入法を用いている。すなわち、
図６（ａ）のように、ボロンを前イオン注入する際に、
イオン注入方向をシリコン基板１０１の表面に対して垂
直方向に傾斜した方向で行うとともに、イオン注入と同
時にシリコン基板１０１を平面方向に回転している。こ
のような回転斜めイオン注入法を用いることにより、シ
リコン基板１０１の前記シリコン酸化膜１０２とシリコ
ン窒化膜１０３の開口部１０４の縁部に沿った前記シリ
コン酸化膜１０２の直下の領域にまでイオン注入された
ボロン注入層１０５が形成できる。このため、ＳＴＩ１
０８で区画される素子形成領域の周辺部における前ボロ
ン注入層１０５をより広い領域に形成することが可能と
なり、狭チャネル幅効果をより効果的に抑制する上で有
効となる。
【００１８】また、この場合、図６（ｂ）のように、シ
リコン基板１０１にトレンチ１０６を形成した図２
（ｃ）の工程の直後に、ボロンの回転斜めイオン注入を
行ってもよく、この方法では、トレンチ１０６の底面及
び側面に面した前記シリコン基板１０１の前記シリコン
酸化膜１０２の直下の領域にボロン注入層１０５を形成
することが可能である。
リコン基板１０１にトレンチ１０６を形成した図２
（ｃ）の工程の直後に、ボロンの回転斜めイオン注入を
行ってもよく、この方法では、トレンチ１０６の底面及
び側面に面した前記シリコン基板１０１の前記シリコン
酸化膜１０２の直下の領域にボロン注入層１０５を形成
することが可能である。
【００１９】図７は本発明の第３の実施形態を説明する
ための断面図である。第１の実施形態と同様に、シリコ
ン基板１０１にＳＴＩ１０８を形成し、さらにその上に
ゲート絶縁膜１１０及びゲート電極１１１を形成する。
ただし、ここでは図２（ｂ）に示したボロンの前イオン
注入は行っておらず、したがって、この時点ではシリコ
ン基板１０１の素子形成領域の周辺部にボロン注入層は
形成されてはいない。しかる上で、図７（ａ）のよう
に、全面にフォトレジスト膜１２０を形成し、露光、現
像を行って前記ＳＴＩ１０８上のフォトレジスト膜を選
択的に除去する。この工程により、前記ゲート電極１１
１のうちＳＴＩ１０８上に存在する部分は前記フォトレ
ジスト膜の開口内に露呈される。なお、このときのフォ
トレジスト膜は、前工程でトレンチを形成するときに用
いたフォトマスクを利用することが可能である。また、
この場合、同図のように、フォトレジスト膜１２０の端
部はＳＴＩ１０８の端部よりも若干素子形成領域側に後
退するように形成することが好ましい。
ための断面図である。第１の実施形態と同様に、シリコ
ン基板１０１にＳＴＩ１０８を形成し、さらにその上に
ゲート絶縁膜１１０及びゲート電極１１１を形成する。
ただし、ここでは図２（ｂ）に示したボロンの前イオン
注入は行っておらず、したがって、この時点ではシリコ
ン基板１０１の素子形成領域の周辺部にボロン注入層は
形成されてはいない。しかる上で、図７（ａ）のよう
に、全面にフォトレジスト膜１２０を形成し、露光、現
像を行って前記ＳＴＩ１０８上のフォトレジスト膜を選
択的に除去する。この工程により、前記ゲート電極１１
１のうちＳＴＩ１０８上に存在する部分は前記フォトレ
ジスト膜の開口内に露呈される。なお、このときのフォ
トレジスト膜は、前工程でトレンチを形成するときに用
いたフォトマスクを利用することが可能である。また、
この場合、同図のように、フォトレジスト膜１２０の端
部はＳＴＩ１０８の端部よりも若干素子形成領域側に後
退するように形成することが好ましい。
【００２０】しかる上で、図７（ｂ）のように、前記フ
ォトレジスト膜１２０をマスクにしてボロンを前イオン
注入する。このとき、ボロンはシリコン基板１０１に対
して垂直方向からイオン注入する。このイオン注入によ
り、ボロンはゲート電極１１１を構成する多結晶シリコ
ン膜に注入され、さらにその後多結晶シリコン膜を通し
てシリコン基板１０１の素子形成領域の周辺部に拡散さ
れる。このため、この場合には素子形成領域の周辺部で
かつゲート電極１１１の直下の領域にのみボロン注入層
１０５が形成されることになる。前記第１及び第２の実
施形態の説明から判るように、狭チャネル幅効果を抑制
するためには、チャネル領域の幅方向の両端部に前イオ
ン注入を行っておけばよいため、この第３の実施形態に
よっても狭チャネル幅効果を有効に抑制することが可能
である。
ォトレジスト膜１２０をマスクにしてボロンを前イオン
注入する。このとき、ボロンはシリコン基板１０１に対
して垂直方向からイオン注入する。このイオン注入によ
り、ボロンはゲート電極１１１を構成する多結晶シリコ
ン膜に注入され、さらにその後多結晶シリコン膜を通し
てシリコン基板１０１の素子形成領域の周辺部に拡散さ
れる。このため、この場合には素子形成領域の周辺部で
かつゲート電極１１１の直下の領域にのみボロン注入層
１０５が形成されることになる。前記第１及び第２の実
施形態の説明から判るように、狭チャネル幅効果を抑制
するためには、チャネル領域の幅方向の両端部に前イオ
ン注入を行っておけばよいため、この第３の実施形態に
よっても狭チャネル幅効果を有効に抑制することが可能
である。
【００２１】また、この第３の実施形態では、ボロンを
イオン注入する際に、前記第２の実施形態のように回転
斜めイオン注入法によりイオン注入してもよい。この回
転斜めイオン注入法の場合には、第２の実施形態と同様
に素子形成領域の周辺部にボロンが注入され、第２の実
施形態と同様に狭チャネル幅効果を抑制することが可能
である。あるいは、図７（ｃ）のように、ゲート絶縁膜
１１０とゲート電極１１１を形成する前に前記フォトレ
ジスト膜１２０を形成して回転斜めイオン注入法により
イオン注入を行ってもよく、ＳＴＩ１０８の内縁に沿っ
てボロン注入層１０５を形成することができる。
イオン注入する際に、前記第２の実施形態のように回転
斜めイオン注入法によりイオン注入してもよい。この回
転斜めイオン注入法の場合には、第２の実施形態と同様
に素子形成領域の周辺部にボロンが注入され、第２の実
施形態と同様に狭チャネル幅効果を抑制することが可能
である。あるいは、図７（ｃ）のように、ゲート絶縁膜
１１０とゲート電極１１１を形成する前に前記フォトレ
ジスト膜１２０を形成して回転斜めイオン注入法により
イオン注入を行ってもよく、ＳＴＩ１０８の内縁に沿っ
てボロン注入層１０５を形成することができる。
【００２２】図８は本発明の第４の実施形態を説明する
ための断面図である。この第４の実施形態では、ｐチャ
ネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトラン
ジスタを一体に有するＣＭＯＳ型半導体装置に本発明を
適用した実施形態である。先ず、図８（ａ）のように、
Ｐ型シリコン基板２０１にｎ型ウェル２０２とｐ型ウェ
ル２０３を形成した後、前記各実施形態と同様な工程に
より前記シリコン基板２０１の素子分離領域にトレンチ
２０４を形成し、さらに、全面にシリコン酸化膜２０５
を成長してトレンチを埋め込み、ＣＭＰ法により表面を
平坦に研磨することで前記ｎ型ウェル２０２とｐ型ウェ
ル２０３を囲むようにＳＴＩ２０６を形成する。次い
で、図８（ｂ）のように、ｎチャネル型ＭＯＳトランジ
スタの形成領域、すなわち前記Ｐ型ウェル２０３を覆う
ように、フォトレジスト膜２０７を形成する。このと
き、フォトレジスト膜２０７はｐ型ウェル２０３とＳＴ
Ｉ２０６との境界領域において、Ｐ型ウェル２０３の周
辺部には形成しない状態とする。しかる上で、前記シリ
コン基板２０１に対してボロンをイオン注入し、ｐチャ
ネル型ＭＯＳトランジスタの形成領域のｎ型ウェル２０
２にボロン層２０８を形成して、ｐチャネル型ＭＯＳト
ランジスタのしきい値電圧調整を行う。例えば、注入エ
ネルギ１０ＫｅＶ、濃度５Ｅ１４／ｃｍ2 でイオン注入
する。このボロンのイオン注入により、ｐチャネル型Ｍ
ＯＳトランジスタの形成領域でのしきい値電圧の調整が
行われるが、これと同時に前記ｐ型ウェル２０３にはそ
の周辺部にボロンがイオン注入されボロン注入層２０８
が形成される。
ための断面図である。この第４の実施形態では、ｐチャ
ネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトラン
ジスタを一体に有するＣＭＯＳ型半導体装置に本発明を
適用した実施形態である。先ず、図８（ａ）のように、
Ｐ型シリコン基板２０１にｎ型ウェル２０２とｐ型ウェ
ル２０３を形成した後、前記各実施形態と同様な工程に
より前記シリコン基板２０１の素子分離領域にトレンチ
２０４を形成し、さらに、全面にシリコン酸化膜２０５
を成長してトレンチを埋め込み、ＣＭＰ法により表面を
平坦に研磨することで前記ｎ型ウェル２０２とｐ型ウェ
ル２０３を囲むようにＳＴＩ２０６を形成する。次い
で、図８（ｂ）のように、ｎチャネル型ＭＯＳトランジ
スタの形成領域、すなわち前記Ｐ型ウェル２０３を覆う
ように、フォトレジスト膜２０７を形成する。このと
き、フォトレジスト膜２０７はｐ型ウェル２０３とＳＴ
Ｉ２０６との境界領域において、Ｐ型ウェル２０３の周
辺部には形成しない状態とする。しかる上で、前記シリ
コン基板２０１に対してボロンをイオン注入し、ｐチャ
ネル型ＭＯＳトランジスタの形成領域のｎ型ウェル２０
２にボロン層２０８を形成して、ｐチャネル型ＭＯＳト
ランジスタのしきい値電圧調整を行う。例えば、注入エ
ネルギ１０ＫｅＶ、濃度５Ｅ１４／ｃｍ2 でイオン注入
する。このボロンのイオン注入により、ｐチャネル型Ｍ
ＯＳトランジスタの形成領域でのしきい値電圧の調整が
行われるが、これと同時に前記ｐ型ウェル２０３にはそ
の周辺部にボロンがイオン注入されボロン注入層２０８
が形成される。
【００２３】しかる後、図８（ｃ）のように、前記フォ
トレジスト膜２０７を除去し、以降は通常の製造工程同
様な工程によりＣＭＯＳ型半導体装置を製造する。簡単
に説明すれば、ｐチャネル型ＭＯＳトランジスタの形成
領域をフォトレジスト膜２０９で覆った上でｎチャネル
型ＭＯＳトランジスタの形成領域にボロンをイオン注入
してボロン注入層２１０を形成し、しきい値電圧の調整
を行なう。その後、図８（ｄ）のように、従来と同様な
工程で、すなわち全面にシリコン酸化膜及び多結晶シリ
コン膜を形成し、かつこれらをパターン形成してゲート
絶縁膜２１１及びゲート電極２１２を形成する。そし
て、ｐチャネル型ＭＯＳトランジスタの形成領域をフォ
トレジスト膜で覆った状態で砒素をイオン注入し、ｎチ
ャネル型ＭＯＳトランジスタの形成領域にｎ型のＬＤＤ
イオン注入層２１３を形成し、逆にｎチャネル型ＭＯＳ
トランジスタの形成領域をフォトレジスト膜で覆った状
態でボロンをイオン注入し、ｐチャネルＭＯＳトランジ
スタの形成領域にｐ型のＬＤＤイオン注入層２１４を形
成する。次いで、全面にシリコン酸化膜を成長し、かつ
異方性エッチングしてゲート電極の側面にサイドウォー
ル２１５を形成する。しかる後、前記ｎチャネル型ＭＯ
Ｓトランジスタの形成領域を図外のフォトレジスト膜で
覆ってボロンを高濃度にイオン注入してｐ型ソース・ド
レインのイオン注入層２１６を形成し、次いで、逆に前
記ｐチャネル型ＭＯＳトランジスタの形成領域を図外の
フォトレジスト膜で覆って砒素を高濃度にイオン注入し
てｎ型ソース・ドレインのイオン注入層２１７を形成す
る。しかる後、前記各イオン注入層を活性することで、
それぞれをＬＤＤ領域２１３，２１４とソース・ドレイ
ン領域２１６，２１７として形成し、ｐチャネル型ＭＯ
Ｓトランジスタとｎチャネル型ＭＯＳトランジスタが製
造される。
トレジスト膜２０７を除去し、以降は通常の製造工程同
様な工程によりＣＭＯＳ型半導体装置を製造する。簡単
に説明すれば、ｐチャネル型ＭＯＳトランジスタの形成
領域をフォトレジスト膜２０９で覆った上でｎチャネル
型ＭＯＳトランジスタの形成領域にボロンをイオン注入
してボロン注入層２１０を形成し、しきい値電圧の調整
を行なう。その後、図８（ｄ）のように、従来と同様な
工程で、すなわち全面にシリコン酸化膜及び多結晶シリ
コン膜を形成し、かつこれらをパターン形成してゲート
絶縁膜２１１及びゲート電極２１２を形成する。そし
て、ｐチャネル型ＭＯＳトランジスタの形成領域をフォ
トレジスト膜で覆った状態で砒素をイオン注入し、ｎチ
ャネル型ＭＯＳトランジスタの形成領域にｎ型のＬＤＤ
イオン注入層２１３を形成し、逆にｎチャネル型ＭＯＳ
トランジスタの形成領域をフォトレジスト膜で覆った状
態でボロンをイオン注入し、ｐチャネルＭＯＳトランジ
スタの形成領域にｐ型のＬＤＤイオン注入層２１４を形
成する。次いで、全面にシリコン酸化膜を成長し、かつ
異方性エッチングしてゲート電極の側面にサイドウォー
ル２１５を形成する。しかる後、前記ｎチャネル型ＭＯ
Ｓトランジスタの形成領域を図外のフォトレジスト膜で
覆ってボロンを高濃度にイオン注入してｐ型ソース・ド
レインのイオン注入層２１６を形成し、次いで、逆に前
記ｐチャネル型ＭＯＳトランジスタの形成領域を図外の
フォトレジスト膜で覆って砒素を高濃度にイオン注入し
てｎ型ソース・ドレインのイオン注入層２１７を形成す
る。しかる後、前記各イオン注入層を活性することで、
それぞれをＬＤＤ領域２１３，２１４とソース・ドレイ
ン領域２１６，２１７として形成し、ｐチャネル型ＭＯ
Ｓトランジスタとｎチャネル型ＭＯＳトランジスタが製
造される。
【００２４】この第４の実施形態では、ｐチャネル型Ｍ
ＯＳトランジスタのしきい値電圧を調整するためのボロ
ンのイオン注入と同時に、ｎチャネル型ＭＯＳトランジ
スタの素子形成領域の周辺部にボロンをイオン注入して
ボロン注入層２０８を形成している。したがって、ｎチ
ャネル型ＭＯＳトランジスタでは、しきい値電圧調整の
ためのボロン注入層２１０と前記ボロン注入層２０８が
一体化され、素子形成領域の周辺部のボロンの濃度が高
い状態となる。そのため、その後の工程において熱履歴
を受け、ｎチャネル型ＭＯＳトランジスタの形成領域の
周辺部のボロンがＳＴＩ２０６を構成するシリコン酸化
膜に向けて拡散される状況が生じても、その周辺部のボ
ロン濃度が他の領域に比較して低下されるようなことは
なく、結果として形成されるｎチャネル型ＭＯＳトラン
ジスタのチャネル幅方向におけるボロン濃度が均一とな
り、狭チャネル幅効果を抑制したｎチャネル型ＭＯＳト
ランジスタを含むＣＭＯＳ型半導体装置の製造が可能と
なる。
ＯＳトランジスタのしきい値電圧を調整するためのボロ
ンのイオン注入と同時に、ｎチャネル型ＭＯＳトランジ
スタの素子形成領域の周辺部にボロンをイオン注入して
ボロン注入層２０８を形成している。したがって、ｎチ
ャネル型ＭＯＳトランジスタでは、しきい値電圧調整の
ためのボロン注入層２１０と前記ボロン注入層２０８が
一体化され、素子形成領域の周辺部のボロンの濃度が高
い状態となる。そのため、その後の工程において熱履歴
を受け、ｎチャネル型ＭＯＳトランジスタの形成領域の
周辺部のボロンがＳＴＩ２０６を構成するシリコン酸化
膜に向けて拡散される状況が生じても、その周辺部のボ
ロン濃度が他の領域に比較して低下されるようなことは
なく、結果として形成されるｎチャネル型ＭＯＳトラン
ジスタのチャネル幅方向におけるボロン濃度が均一とな
り、狭チャネル幅効果を抑制したｎチャネル型ＭＯＳト
ランジスタを含むＣＭＯＳ型半導体装置の製造が可能と
なる。
【００２５】なお、前記第４の実施形態では、ｐチャネ
ル型ＭＯＳトランジスタのしきい値電圧を調整するため
のボロンのイオン注入を利用してｎチャネル型ＭＯＳト
ランジスタの形成領域の周辺部にボロンを注入している
が、ｐチャネル型ＭＯＳトランジスタのＰ型ＬＤＤ領域
を形成するためのボロンのイオン注入を利用してもよ
い。図９はこのような技術思想に基づく本発明の第５の
実施形態を説明するための断面図である。この第５の実
施形態では、図９（ａ）のように、第４の実施形態と同
様にｐ型シリコン基板２０１にｐ型ウェル２０２とｎ型
ウェル２０３を形成し、さらにＳＴＩ２０６を形成し、
さらに各ウェルに対して不純物を注入してボロン注入層
２０８，２１０を形成してしきい値電圧の調整を行った
後、全面にシリコン酸化膜と多結晶シリコン膜を順次形
成し、かつこれらをパターン形成してゲート絶縁膜２１
１及びゲート電極２１２を形成する。
ル型ＭＯＳトランジスタのしきい値電圧を調整するため
のボロンのイオン注入を利用してｎチャネル型ＭＯＳト
ランジスタの形成領域の周辺部にボロンを注入している
が、ｐチャネル型ＭＯＳトランジスタのＰ型ＬＤＤ領域
を形成するためのボロンのイオン注入を利用してもよ
い。図９はこのような技術思想に基づく本発明の第５の
実施形態を説明するための断面図である。この第５の実
施形態では、図９（ａ）のように、第４の実施形態と同
様にｐ型シリコン基板２０１にｐ型ウェル２０２とｎ型
ウェル２０３を形成し、さらにＳＴＩ２０６を形成し、
さらに各ウェルに対して不純物を注入してボロン注入層
２０８，２１０を形成してしきい値電圧の調整を行った
後、全面にシリコン酸化膜と多結晶シリコン膜を順次形
成し、かつこれらをパターン形成してゲート絶縁膜２１
１及びゲート電極２１２を形成する。
【００２６】次いで、図９（ｂ）のように、ｎチャネル
型ＭＯＳトランジスタの形成領域、すなわち前記ｐ型ウ
ェル領２０３を覆うように、フォトレジスト膜２２０を
形成する。このとき、フォトレジスト膜２２０はｐ型ウ
ェル２０３とＳＴＩ２０６との境界領域において、ｐ型
ウェル２０３の周辺部には形成しない状態とする。しか
る上で、前記シリコン基板２０１に対してボロンをイオ
ン注入する。例えば、注入エネルギ５ＫｅＶ、濃度３Ｅ
１５／ｃｍ2 でイオン注入する。このボロンのイオン注
入により、ｐチャネル型ＭＯＳトランジスタの形成領
域、すなわち前記ｎ型ウェル領域にはＰ型のＬＤＤイオ
ン注入層２１４が形成される。また、前記ｐ型ウェル２
０３にはその周辺部にボロン注入層２２１が形成され
る。
型ＭＯＳトランジスタの形成領域、すなわち前記ｐ型ウ
ェル領２０３を覆うように、フォトレジスト膜２２０を
形成する。このとき、フォトレジスト膜２２０はｐ型ウ
ェル２０３とＳＴＩ２０６との境界領域において、ｐ型
ウェル２０３の周辺部には形成しない状態とする。しか
る上で、前記シリコン基板２０１に対してボロンをイオ
ン注入する。例えば、注入エネルギ５ＫｅＶ、濃度３Ｅ
１５／ｃｍ2 でイオン注入する。このボロンのイオン注
入により、ｐチャネル型ＭＯＳトランジスタの形成領
域、すなわち前記ｎ型ウェル領域にはＰ型のＬＤＤイオ
ン注入層２１４が形成される。また、前記ｐ型ウェル２
０３にはその周辺部にボロン注入層２２１が形成され
る。
【００２７】しかる後、前記フォトレジスト膜２２０を
除去し、以降は第４の実施形態と同様に、ＣＭＯＳ型半
導体装置を製造する。すなわち、図９（ｃ）のように、
ｐチャネル型ＭＯＳトランジスタの形成領域をフォトレ
ジスト膜２２２で覆った状態で砒素をイオン注入し、ｎ
チャネル型ＭＯＳトランジスタの形成領域にｎ型のＬＤ
Ｄイオン注入層２１３を形成する。次いで、図９（ｄ）
のように、ゲート電極２１２の側面にサイドウォール２
１５を形成し、さらに、前記ｐチャネル型ＭＯＳトラン
ジスタの形成領域を図外のフォトレジスト膜で覆って砒
素を高濃度にイオン注入してｎ型ソース・ドレインのイ
オン注入層２１６を形成し、次いで、逆に前記ｎチャネ
ル型ＭＯＳトランジスタの形成領域を図外のフォトレジ
スト膜で覆ってボロンを高濃度にイオン注入してｐ型ソ
ース・ドレインのイオン注入層２１７を形成する。しか
る後、前記各イオン注入層を活性することで、それぞれ
ＬＤＤ領域２１３，２１４とソース・ドレイン領域２１
６，２１７として形成し、ｐチャネル型ＭＯＳトランジ
スタとｎチャネル型ＭＯＳトランジスタが製造される。
除去し、以降は第４の実施形態と同様に、ＣＭＯＳ型半
導体装置を製造する。すなわち、図９（ｃ）のように、
ｐチャネル型ＭＯＳトランジスタの形成領域をフォトレ
ジスト膜２２２で覆った状態で砒素をイオン注入し、ｎ
チャネル型ＭＯＳトランジスタの形成領域にｎ型のＬＤ
Ｄイオン注入層２１３を形成する。次いで、図９（ｄ）
のように、ゲート電極２１２の側面にサイドウォール２
１５を形成し、さらに、前記ｐチャネル型ＭＯＳトラン
ジスタの形成領域を図外のフォトレジスト膜で覆って砒
素を高濃度にイオン注入してｎ型ソース・ドレインのイ
オン注入層２１６を形成し、次いで、逆に前記ｎチャネ
ル型ＭＯＳトランジスタの形成領域を図外のフォトレジ
スト膜で覆ってボロンを高濃度にイオン注入してｐ型ソ
ース・ドレインのイオン注入層２１７を形成する。しか
る後、前記各イオン注入層を活性することで、それぞれ
ＬＤＤ領域２１３，２１４とソース・ドレイン領域２１
６，２１７として形成し、ｐチャネル型ＭＯＳトランジ
スタとｎチャネル型ＭＯＳトランジスタが製造される。
【００２８】この第５の実施形態では、ｐチャネル型Ｍ
ＯＳトランジスタのｐ型ＬＤＤ領域２１４を形成するた
めのボロンのイオン注入と同時に、ｎチャネル型ＭＯＳ
トランジスタの素子形成領域の周辺部にボロンをイオン
注入してボロン注入層２２１を形成している。したがっ
て、ｎチャネル型ＭＯＳトランジスタでは、しきい値電
圧調整のためのボロン注入層２１０と前記ボロン注入層
２２１が一体化され、素子形成領域の周辺部のボロンの
濃度が高い状態となる。そのため、その後の工程におい
て熱履歴を受け、ｎチャネル型ＭＯＳトランジスタの形
成領域の周辺部のボロンがＳＴＩ２０６を構成するシリ
コン酸化膜に向けて拡散される状況が生じても、その周
辺部のボロン濃度が極端に低下されるようなことはな
く、結果として形成されるｎチャネル型ＭＯＳトランジ
スタのチャネル幅方向におけるボロン濃度が均一とな
り、狭チャネル幅効果を抑制したｎチャネル型ＭＯＳト
ランジスタを含むＣＭＯＳ型半導体装置の製造が可能と
なる。
ＯＳトランジスタのｐ型ＬＤＤ領域２１４を形成するた
めのボロンのイオン注入と同時に、ｎチャネル型ＭＯＳ
トランジスタの素子形成領域の周辺部にボロンをイオン
注入してボロン注入層２２１を形成している。したがっ
て、ｎチャネル型ＭＯＳトランジスタでは、しきい値電
圧調整のためのボロン注入層２１０と前記ボロン注入層
２２１が一体化され、素子形成領域の周辺部のボロンの
濃度が高い状態となる。そのため、その後の工程におい
て熱履歴を受け、ｎチャネル型ＭＯＳトランジスタの形
成領域の周辺部のボロンがＳＴＩ２０６を構成するシリ
コン酸化膜に向けて拡散される状況が生じても、その周
辺部のボロン濃度が極端に低下されるようなことはな
く、結果として形成されるｎチャネル型ＭＯＳトランジ
スタのチャネル幅方向におけるボロン濃度が均一とな
り、狭チャネル幅効果を抑制したｎチャネル型ＭＯＳト
ランジスタを含むＣＭＯＳ型半導体装置の製造が可能と
なる。
【００２９】ここで、前記各実施形態では、チャネル幅
方向の両端部にボロンを注入してｎチャネル型ＭＯＳト
ランジスタにおける狭チャネル幅効果を抑制する場合に
ついて説明したが、ｐチャネル型ＭＯＳトランジスタに
おいても、燐や砒素等の不純物を注入することで本発明
を同様に適用することが可能である。
方向の両端部にボロンを注入してｎチャネル型ＭＯＳト
ランジスタにおける狭チャネル幅効果を抑制する場合に
ついて説明したが、ｐチャネル型ＭＯＳトランジスタに
おいても、燐や砒素等の不純物を注入することで本発明
を同様に適用することが可能である。
【００３０】
【発明の効果】以上説明したように本発明は、形成する
ＭＯＳトランジスタのチャネル領域の素子分離領域との
境界領域に一導電型の不純物を導入して当該境界領域の
不純物濃度が高められているため、ＭＯＳトランジスタ
のしきい値電圧を調整するためにチャネル領域に同じ一
導電型の不純物を注入した場合に、後工程において行わ
れる熱処理によってチャネル領域の素子分離領域に接す
る領域の前記不純物が素子分離領域を構成するシリコン
酸化膜に向けて拡散される状況が生じても、この領域の
一導電型の不純物濃度が極端に低下されるようなことは
なく、形成されるＭＯＳトランジスタのチャネル幅方向
におけるしきい値電圧が均一な状態となり、狭チャネル
幅効果を抑制したＭＯＳトランジスタを形成することが
可能となる。したがって、素子分離領域をＳＴＩで構成
した高密度な半導体装置の実現が可能となる。
ＭＯＳトランジスタのチャネル領域の素子分離領域との
境界領域に一導電型の不純物を導入して当該境界領域の
不純物濃度が高められているため、ＭＯＳトランジスタ
のしきい値電圧を調整するためにチャネル領域に同じ一
導電型の不純物を注入した場合に、後工程において行わ
れる熱処理によってチャネル領域の素子分離領域に接す
る領域の前記不純物が素子分離領域を構成するシリコン
酸化膜に向けて拡散される状況が生じても、この領域の
一導電型の不純物濃度が極端に低下されるようなことは
なく、形成されるＭＯＳトランジスタのチャネル幅方向
におけるしきい値電圧が均一な状態となり、狭チャネル
幅効果を抑制したＭＯＳトランジスタを形成することが
可能となる。したがって、素子分離領域をＳＴＩで構成
した高密度な半導体装置の実現が可能となる。
【図１】本発明の第１の実施形態で製造するＭＯＳトラ
ンジスタの平面レイアウト図である。
ンジスタの平面レイアウト図である。
【図２】本発明の第１の実施形態を工程順に説明するた
めの図１のＡＡ線、またはＢＢ線に沿う断面図のその１
である。
めの図１のＡＡ線、またはＢＢ線に沿う断面図のその１
である。
【図３】本発明の第１の実施形態を工程順に説明するた
めの図１のＡＡ線、またはＢＢ線に沿う断面図のその２
である。
めの図１のＡＡ線、またはＢＢ線に沿う断面図のその２
である。
【図４】素子形成領域における不純物の濃度分布を示す
図である。
図である。
【図５】ｎチャネルＭＯＳトランジスタのチャネル幅と
しきい値電圧との相関を示す図である。
しきい値電圧との相関を示す図である。
【図６】本発明の第２の実施形態を説明するための断面
図である。
図である。
【図７】本発明の第３の実施形態を説明するための断面
図である。
図である。
【図８】本発明の第４の実施形態を説明するための断面
図である。
図である。
【図９】本発明の第５の実施形態を説明するための断面
図である。
図である。
【図１０】従来のＭＯＳトランジスタの平面レイアウト
図とその断面図である。
図とその断面図である。
【図１１】従来の製造方法の一例を示す断面図である。
【符号の説明】 １０１ シリコン基板 １０２ シリコン酸化膜 １０３ シリコン窒化膜 １０５ ボロン注入層 １０６ トレンチ １０８ ＳＴＩ １０９ ボロン注入層 １１０ ゲート絶縁膜 １１１ ゲート電極 １１２ ＬＤＤ領域 １１３ サイドウォール １１４ ソース・ドレイン領域 １１５ 層間絶縁膜 １２０ フォトレジスト膜 ２０１ シリコン基板 ２０２ ｎ型ウェル ２０３ ｐ型ウェル ２０６ ＳＴＩ ２０７，２０９ フォトレジスト膜 ２０８，２１０ ボロン注入層 ２１１ ゲート絶縁膜 ２１２ ゲート電極 ２１３，２１４ ＬＤＤ領域 ２１５ サイドウォール ２１６，２１７ ソース・ドレイン領域 ２２０ フォトレジスト膜 ２２１ ボロン注入層 ３０１ シリコン基板 ３０２ シリコン酸化膜 ３０３ シリコン窒化膜 ３０５ トレンチ ３０７ ＳＴＩ ３０８ ボロン注入層 ３０９ ゲート絶縁膜 ３１０ ゲート電極 ３１１ ＬＤＤ領域 ３１５ サイドウォール ３１６ ソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA35 AA44 AA77 AA84 CA03 CA17 DA02 DA22 DA43 DA53 DA77 DA78 5F040 DA06 DB03 DC01 EC07 EE05 EF02 EF11 EJ08 EK05 EM01 FA03 FA05 FA19 FB02 FB04 FC00 FC10 FC13 FC16 5F048 AA00 AA07 AC03 BA01 BB05 BC05 BC06 BD04 BE03 BF16 BG14 BG15 DA17 DA25
Claims (9)
- 【請求項１】 半導体基板にシリコン酸化膜で素子分離
領域を形成する工程と、前記素子分離領域で区画される
素子形成領域にしきい値電圧調整のための不純物を導入
し、かつ前記素子形成領域内にチャネル領域を有するＭ
ＯＳトランジスタを形成する工程を含む半導体装置の製
造方法において、前記ＭＯＳトランジスタの前記チャネ
ル領域の前記素子分離領域との境界領域に前記しきい値
電圧調整のための不純物導入工程とは別に前記不純物と
同一導電型の不純物を導入する工程を含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 半導体基板の表面上に素子分離領域に相
当する領域を開口したマスクを形成する工程と、前記マ
スクを用いて前記半導体基板に一導電型の不純物を注入
する工程と、前記マスクを用いて前記半導体基板にシリ
コン酸化膜で素子分離領域を形成する工程と、前記素子
分離領域で区画された前記半導体基板の素子形成領域に
前記不純物と同一導電型の不純物を注入してしきい値電
圧の調整を行う工程と、前記素子形成領域の前記半導体
基板の表面上にゲート絶縁膜、ゲート電極を形成する工
程と、前記素子形成領域にソース・ドレイン領域を形成
する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項３】 前記素子分離領域を形成する工程は、前
記マスクを用いて前記半導体基板の表面をエッチングし
てトレンチを形成する工程と、前記トレンチ内にシリコ
ン酸化膜を埋め込む工程であることを特徴とする請求項
２に記載の半導体装置の製造方法。 - 【請求項４】 半導体基板にシリコン酸化膜で素子分離
領域を形成する工程と、前記素子分離領域で区画された
前記半導体基板の素子形成領域に一導電型の不純物を注
入してしきい値電圧の調整を行う工程と、前記素子形成
領域の前記半導体基板の表面上にゲート絶縁膜、ゲート
電極を形成する工程と、前記ゲート電極の直下に形成さ
れるチャネル領域の前記素子分離領域との境界領域を除
いた領域を覆うマスクを形成する工程と、前記マスクを
用いて前記境界領域に一導電型の不純物を注入する工程
と、前記素子形成領域にソース・ドレイン領域を形成し
てＭＯＳトランジスタを形成する工程を含むことを特徴
とする半導体装置の製造方法。 - 【請求項５】 前記マスクを用いた不純物の注入は、前
記半導体基板の表面に対して垂直方向に傾斜した方向か
ら、かつ前記半導体基板を水平方向に回転しながら行う
回転斜め注入法により行うことを特徴とする請求項２な
いし４のいずれかに記載の半導体装置の製造方法。 - 【請求項６】 ｐチャネル型ＭＯＳトランジスタとｎチ
ャネル型ＭＯＳトランジスタを備えるＣＭＯＳ型半導体
装置の製造方法であって、半導体基板にシリコン酸化膜
で素子分離領域を形成する工程と、前記素子分離領域で
区画された前記半導体基板の素子形成領域のうち、一方
のチャネル型ＭＯＳトランジスタの形成領域を前記素子
分離領域との境界領域を残して覆うマスクを形成する工
程と、前記他方のチャネル型ＭＯＳトランジスタの形成
領域に一導電型の不純物を注入してしきい値電圧の調整
を行うと同時に前記一方のチャネル型ＭＯＳトランジス
タの形成領域の前記素子分離領域との境界領域に前記不
純物を注入する工程と、前記一方のチャネル型ＭＯＳト
ランジスタの形成領域にしきい値電圧調整のための不純
物を注入する工程と、前記各チャネル型ＭＯＳトランジ
スタの形成領域の前記半導体基板の表面上にゲート絶縁
膜、ゲート電極を形成する工程と、前記各チャネル型Ｍ
ＯＳトランジスタの形成領域にソース・ドレイン領域を
形成する工程を含むことを特徴とする半導体装置の製造
方法。 - 【請求項７】 ｐチャネル型ＭＯＳトランジスタとｎチ
ャネル型ＭＯＳトランジスタを備えるＣＭＯＳ型半導体
装置の製造方法であって、半導体基板にシリコン酸化膜
で素子分離領域を形成する工程と、前記素子分離領域で
区画された前記半導体基板の前記各チャネル型ＭＯＳト
ランジスタの形成領域に対して不純物を注入してしきい
値電圧の調整を行う工程と、前記各チャネル型ＭＯＳト
ランジスタの形成領域の前記半導体基板の表面上にゲー
ト絶縁膜、ゲート電極を形成する工程と、一方のチャネ
ル型ＭＯＳトランジスタの形成領域を前記素子分離領域
との境界領域を残して覆うマスクを形成する工程と、他
方のチャネル型ＭＯＳトランジスタの形成領域に一導電
型の不純物を注入してソース・ドレイン領域を形成する
と同時に前記一方のチャネル型ＭＯＳトランジスタの形
成領域の前記素子分離領域との境界領域に前記一導電型
の不純物を注入する工程を含むことを特徴とする半導体
装置の製造方法。 - 【請求項８】 前記一導電型の不純物はボロンであるこ
とを特徴とする請求項１ないし７のいずれかに記載の半
導体装置の製造方法。 - 【請求項９】 前記一方のチャネル型ＭＯＳトランジス
タはｎチャネル型ＭＯＳトランジスタである請求項６な
いし８のいずれかに記載の半導体装置の製造方法。
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