JP2009158622A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】動作特性を向上させるＮＡＮＤ型フラッシュメモリ半導体記憶装置、及び、活性領域側壁への不純物打ち込みに関するその製造方法を提供する。
【解決手段】メモリＭＯＳトランジスタが配置される第１活性領域と、周辺ＭＯＳトランジスタが配置される第２活性領域と、半導体基板１０中に形成され、側壁において第１活性領域が露出される第１トレンチ４３と、第１トレンチ４３内を埋め込む絶縁膜を備え、隣接する第１活性領域間を電気的に分離する第１素子分離領域と、半導体基板１０中に形成され、側壁において第２活性領域が露出される第２トレンチ４３と、第２トレンチ４３内を埋め込む絶縁膜２７を備え、隣接する第２活性領域間を電気的に分離する第２素子分離領域３５とを具備し、第２活性領域の不純物濃度は中心部より高く、第１活性領域ＡＡの不純物濃度は中心部と等しい。
【選択図】図６

Description

この発明は、半導体記憶装置及びその製造方法に関する。例えば、活性領域側壁への不純物打ち込みに関する。
半導体記憶装置では、メモリセルトランジスタの他、電源発生回路、デコーダ回路などを構成する周辺トランジスタが必要である。
周辺トランジスタは、例えば電圧ＶＤＤ（例えば１．５Ｖ）を電源電圧として用いる低耐圧ＭＯＳトランジスタと、低耐圧ＭＯＳトランジスタの電源電圧よりも高電圧の、例えば電圧ＶＰＰ（例えば２０Ｖ）を電源電圧として用いる高耐圧ＭＯＳトランジスタとを含んでいる。
これら周辺トランジスタの製造過程において、該周辺トランジスタを電気的に分離する素子分離領域を形成する工程として、まず溝を形成する工程がある。その際にＲＩＥ（reactive ion etching）を使用する。
しかしこのＲＩＥ工程の際に、活性領域側壁への傷や該活性領域界面における正電荷の帯電などの問題が生じ、素子の微細化が進むにつれてこれら問題による影響を無視することが出来なくなる。つまり微細化が進むに連れて、ゲート直下と比して活性領域側壁は弱電圧でも反転しやすくなり、側壁を流れるリーク電流が増大する。特に、比較的低い不純物濃度であるｐ型ウェル領域又はｐ型半導体基板を用いる高耐圧Ｎ型ＭＯＳトランジスタでは、その影響が顕著に現れる。
その結果、半導体基板に対する接合耐圧が低下やそれに伴う誤動作など、半導体記憶装置の特性が悪化するという問題があった。
特開平１０−４１３７号公報
本発明は、動作特性を向上させる半導体記憶装置及びその製造方法を提供する。
この発明の一態様に係る半導体記憶装置は半導体基板中に形成され、電荷蓄積層と制御ゲートとを含む積層ゲートを備えた第１ＭＯＳトランジスタが配置される第１活性領域と、
前記半導体基板中に形成され、第２ＭＯＳトランジスタが配置される第２活性領域と、前記第１活性領域の周囲の前記半導体基板中に形成され、側壁において前記第１活性領域が露出される第１トレンチと該第１トレンチ内を埋め込む絶縁膜とを備え、隣接する前記第１活性領域間を電気的に分離する第１素子分離領域と、前記第２活性領域の周囲の前記半導体基板中に形成され、側壁において前記第２活性領域が露出される第２トレンチと該第２トレンチ内を埋め込む絶縁膜とを備え、隣接する前記第２活性領域間を電気的に分離する第２素子分離領域とを具備し、前記半導体基板中において前記第２素子分離領域の側面部分における前記第２活性領域の不純物濃度は中心部より高く、前記第１素子分離領域の側面部における前記第１活性領域の不純物濃度は中心部と等しい。
また、この発明の一態様に係る半導体記憶装置の製造方法は、半導体基板上にあってメモリセルトランジスタを形成すべき第１領域と、前記メモリセルトランジスタを制御する周辺トランジスタを形成する第２領域上に、それぞれ第１ゲート絶縁膜及び第２ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜及び第２ゲート絶縁膜上に、それぞれ第１導電層を形成する工程と、前記第１導電層上に、マスク材を形成する工程と、前記第１領域内において前記マスク材、前記第１導電層、及び前記第１ゲート絶縁膜を貫通して前記半導体基板中に達する第１トレンチと、前記第２領域内において前記マスク材、前記第１導電層、及び前記第２ゲート絶縁膜を貫通して前記半導体基板中に達し第１の側壁及び前記第１の側壁と接する第２の側壁を形成し、前記第１トレンチの幅よりも広い幅を有する第２トレンチを形成する工程と、前記半導体基板の主平面の法線に対して斜め方向から、かつ、前記第１の側壁の法線に対して前記第２側壁の方向に鋭角の角度で前記第１領域及び前記第２領域にイオン注入を行うことにより、不純物を注入する工程とを具備する。
本発明によれば、動作特性を向上させる半導体記憶装置及びその製造方法を提供できる。
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１の実施形態］
この発明に第１の実施形態に係る半導体記憶装置及びその製造方法について図１を用いて説明する。図１は本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
図示するようにＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４を備えている。まずメモリセルアレイ１について説明する。
図示するようにメモリセルアレイ１は、不揮発性のメモリセルが直列接続された複数のＮＡＮＤセル５を備えている。ＮＡＮＤセル５の各々は、例えば１６個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ１５を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセル５を選択出来るのであればいずれか一方のみが設けられていても良い。
図１では、１行のＮＡＮＤセル５のみを図示している。しかし、メモリセルアレイ１内には複数行のＮＡＮＤセル５が設けられても良い。この場合、同一列にあるＮＡＮＤセル５は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセルは一括してデータが消去され、この単位をメモリブロックと呼ぶ。
ロウデコーダ３は、メモリセルアレイ１のロウ方向を選択する。すなわち、ワード線ＷＬを選択して、選択したワード線ＷＬに対して電圧を印加する。
カラムデコーダ４は、メモリセルアレイ１のカラム方向を選択する。すなわち、ビット線ＢＬを選択する。
電圧発生回路２は電圧を発生し、発生した電圧をロウデコーダに供給する。
電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４は、例えば電圧ＶＤＤ（例えば１．５Ｖ）を電源電圧として用いる低耐圧ＭＯＳトランジスタと、低耐圧ＭＯＳトランジスタの電源電圧よりも高電圧の、例えば電圧ＶＰＰ（例えば２０Ｖ）を電源電圧として用いる高耐圧ＭＯＳトランジスタとを含んでいる。説明の簡略化のため、以下では高耐圧ＭＯＳトランジスタについてはｎチャネルＭＯＳトランジスタについて、低耐圧ＭＯＳトランジスタについてはｐチャネルＭＯＳトランジスタについてのみ説明し、以後それぞれを周辺トランジスタＰＴ１、ＰＴ２と呼ぶことにする。
次に図２乃至図４を用いて、上記構成のメモリセルアレイ１の断面構成について説明する。図２はメモリセルアレイ１の平面図、図３は図１のＡ−Ａ線に沿った断面図、図４は図１のＢ−Ｂ線に沿った断面図である。なお、図３は、Ａ−Ａ線方向に沿ったＮＡＮＤセル５の断面図となり、図４は、Ｂ−Ｂ線方向に沿ったＮＡＮＤセル５の断面図となる。
図２に示すように、図中第１方向に延びる素子分離領域２５が、Ｓ１の間隔を置いて図中第２方向に複数個配置されている。この素子分離領域２５（図中ＳＴＩと表記）に分離されるように図中第１方向に延びる活性領域ＡＡが形成されている。図中第２方向に延びるワード線ＷＬが所定の間隔を置いて複数本配置されている。これらワード線を挟むように、選択ゲート線ＳＧＤ、ＳＧＤが配置されている。活性領域ＡＡとワード線ＷＬとの交点及び活性領域ＡＡと選択ゲート線ＳＧＤ、ＳＧＤの交点にそれぞれ、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴが形成される。
図３及び図４に示すように、ｐ型半導体基板１０の表面領域内にｎ型ウェル領域１１、更にｎ型ウェル領域１１上にｐ型ウェル領域１２が形成されている。また、ｐ型ウェル領域１２中には、図２における第２方向に沿って、溝４４が複数形成されている。溝４４内には例えばシリコン酸化膜を用いて絶縁膜２６が埋め込まれている。この絶縁膜２６によって、素子分離領域２５が形成されている。また、隣接する素子分離領域２５間の領域が、活性領域ＡＡとなる。そして、活性領域ＡＡ上に、ゲート絶縁膜１３が形成され、ゲート絶縁膜1３上にメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。
メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１３上に形成された導電層１４、導電層１４上に形成された絶縁膜１５、及び絶縁膜１５上に形成された導電層１６を有している。絶縁膜１５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造で形成され、導電層１４の上面及び側面に接し、また素子分離領域２５の上面に形成されている。
メモリセルトランジスタＭＴにおいては、ゲート絶縁膜１３はトンネル絶縁膜として機能する。導電層１４は浮遊ゲート（ＦＧ）として機能する。他方、導電層１６は、図２における第１方向に直交する第２方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ）として機能する。以下、導電層１４、導電層１６を、それぞれ電荷蓄積層１４、制御ゲート１６と呼ぶことがある。選択トランジスタＳＴ１、ＳＴ２においては、導電層１４は第２方向で隣接するもの同士で共通接続されている。そして、導電層１４が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、導電層１６のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の導電層１６の電位は、一定の電位、またはフローティングの状態とされる。
また図３に示すように、ゲート電極間に位置するｐ型半導体基板１０表面内には、ｎ＋型不純物拡散層１７が形成されている。ｎ＋不純物拡散層１７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋不純物拡散層１７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
ｐ型半導体基板１０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜１８が形成されている。層間絶縁膜１８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜１８表面には、コンタクトプラグＣＰ１に接続される金属配線層１９が形成されている。金属配線層１９はソース線ＳＬの一部として機能する。また層間絶縁膜１８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜１８表面に、コンタクトプラグＣＰ２に接続される金属配線層２０が形成されている。
層間絶縁膜１８上には、例えばＳｉＯ２を材料に用いて層間絶縁膜２１が形成されている。層間絶縁膜２１上には絶縁膜２２が形成されている。（絶縁膜２２は、層間絶縁膜２１よりも誘電率の高い材料、例えばＳｉＮを材料に用いて形成される。）絶縁膜２２上には金属配線層２３が形成されている。金属配線層２３はビット線ＢＬとして機能する。絶縁膜２２及び層間絶縁膜２１中には、その上面で金属配線層２３に接し、底面で金属配線層２０に接するコンタクトプラグＣＰ３が形成されている。なお、コンタクトプラグＣＰ３の上面は、絶縁膜２２の上面より高い。すなわち、コンタクトプラグＣＰ３の上部は、金属配線層２３内に潜り込むようにして形成されている。そして、絶縁膜２２上、及び金属配線層２３上に、絶縁膜２２よりも誘電率の低い材料、例えばＳｉＯ２を材料に用いて層間絶縁膜２４が形成されている。層間絶縁膜２４は、隣接するビット線ＢＬ間の領域を埋め込んでいる。
次に、上記電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４に含まれる周辺トランジスタＰＴ１、ＰＴ２の構造について、図５乃至図７を用いて説明する。図５は周辺トランジスタＰＴ１、ＰＴ２の平面図であり、図６及び図７は、図５のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線に沿った断面図である。なお、図６はＡ−Ａ線方向（ソース、チャネル、及びドレインが順次並ぶ方向）、図７はＢ−Ｂ線及びＣ−Ｃ線方向に沿った周辺トランジスタＰＴ１、ＰＴ２の断面図を示している。
図５に示すように、素子分離領域３５（図中ＳＴＩと表記）に囲まれるように２つの素子領域ＡＡが形成されている。これらの素子領域ＡＡは第１乃至第４の側壁を有し、第１の側壁と第２の側壁が接し、第２の側壁と第３の側壁が接し、第３の側壁と第４の側壁が接し、第４の側壁と第１の側壁が接した長方形となっている。これらの素子領域ＡＡを横方向に横切るように素子分離領域３５まで延びるゲート電極３６が形成されている。このゲート電極３６を挟みｎ＋型不純物拡散層３７及びｐ＋型不純物拡散層３８が形成されている。ゲート電極３６と素子領域ＡＡの交点部には開口部５８が形成されている。また、図５ではゲート電極は第２及び第４の側壁上のみに形成されているが、素子領域ＡＡを縦方向に横切り第１及び第３の側壁上に形成されている場合もある。
図６及び図７に示すように、素子分離領域３５によって隣接する素子領域ＡＡは電気的に分離されている。素子分離領域３５は、ｐ型半導体基板１０内に形成された溝４３と、この溝４３内に埋め込まれた絶縁膜２７とを有して形成されている。素子分離領域３５の幅Ｓ２は、メモリセルアレイにおいて形成された素子分離領域２５の幅Ｓ１よりも大きくされている。この素子分離領域３５によって電気的に分離された素子領域ＡＡの内には、それぞれｐ型ウェル領域３０及びｎ型ウェル領域３１が形成されている。そして、ｐ型ウェル領域３０及びｎ型ウェル領域３１上に、それぞれ周辺トランジスタＰＴ１、ＰＴ２が形成されている。
まず周辺トランジスタＰＴ１について説明する。図示するように、ｐ型ウェル領域３０上にはゲート絶縁膜３３が形成され、ゲート絶縁膜３３上には周辺トランジスタＰＴ１のゲート電極３６が形成されている。ゲート電極３６は、ゲート絶縁膜３３上に形成された導電層３９と、導電層３９上にゲート間絶縁膜４０を介在して形成された導電層４１とを含む積層ゲート構造を備えている。なお、ゲート間絶縁膜４０は開口部５８において除去され、導電層３９、４１は電気的に接続されている。ｐ型ウェル領域３０は、例えば、１．０×１０１６〜１０１９［ｃｍ−３］程度不純物濃度により形成されている。また、導電層３９及び４１のそれぞれは、例えば、１０１７〜１０２１［ｃｍ−３］のリン、砒素、ボロンのいずれか不純物を添加したポリシリコン単層膜、またはＷＳｉ、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉのいずれかと上記不純物を添加したポリシリコンとのスタック構造からなる積層膜を材料に用いて形成される。また、該スタック構造は１０〜８００［ｎｍ］程度の厚さを備える。そして、ウェル領域３０の表面内には、ソースまたはドレインとして機能するｎ＋型不純物拡散層３７が形成されている。ソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。以上の構成により、周辺トランジスタＰＴ１が形成されている。
次に周辺トランジスタＰＴ２について説明する。図示するように、ｎ型ウェル領域３１上にはゲート絶縁膜３４が形成され、ゲート絶縁膜３４上には周辺トランジスタＰＴ２のゲート電極３６が形成されている。周辺トランジスタＰＴ２のゲート電極３６は周辺トランジスタＰＴ１のゲート電極３６と同様の構造を有しており、積層ゲート構造を備えている。そして、ウェル領域３１の表面内には、ソースまたはドレインとして機能するｐ＋型不純物拡散層３８が形成されている。ソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。以上の構成により、周辺トランジスタＰＴ２が形成されている。なお、ゲート絶縁膜３４の膜厚はゲート絶縁膜３３よりも小さくされている。これは、周辺トランジスタＰＴ１の方が周辺トランジスタＰＴ２よりも高い電圧を印加されるからである。
そして、ｐ型半導体基板１０上には、上記周辺トランジスタＰＴ１、ＰＴ２を被覆するようにして層間絶縁膜１８、２１が形成され、層間絶縁膜１８、２１中には図示せぬ、例えばタングステンやモリブデンなど高融点金属の特性を持つコンタクトプラグや、例えば、アルミニウムなどを用いられた金属配線層が形成されている。これらのコンタクトプラグや金属配線層を介して、周辺トランジスタＰＴ１、ＰＴ２に対して電圧が印加される。層間絶縁膜２１の膜厚は例えば１０〜１０００［ｎｍ］程度である。
ここで、図８に、図２のＢ-Ｂ線に沿った、例えば、メモリセルトランジスタＭＴが形成される活性領域ＡＡにおける側壁のボロンの濃度分布を示す。同様に、図９に図５のＢ−Ｂ線及びＤ-Ｄ線に沿った、図１０に図５のＣ−Ｃ線に沿った、例えば、周辺トランジスタＰＴ１、ＰＴ２が形成される活性領域ＡＡにおける側壁のボロンの濃度分布を示す。ここで、Ｄ−Ｄ線は素子領域の中心部から第２の側壁と第３の側壁が接する点と、第１の側壁と第４の側壁が接する点を通過する線である。なお、深さは、拡散層及びチャネルの濃度の影響を受けない領域、例えば半導体基板１０表面から０．１〜０．５μｍ程度、かつ素子分離領域２５及び３５の底面よりも高い位置の分布である。なお、便宜上素子分離領域２５及び３５中の不純物濃度分布は省略する。
図８では素子領域の中心、素子領域の側面部に相当する素子分離領域２５との境界で、ほぼ一定の濃度となっている。一方、図９では、素子領域の中心の不純物濃度（図中Ｃ）よりも第１の側壁の側面の不純物濃度（図中Ａ）が高くなっている。同様に、図１０も同様に、素子領域の中心の不純物濃度（図中Ｃ）よりも第１の側壁と第２の側壁が接する部分の不純物濃度（図中Ｂ）が高くなっている。ここで、これらの不純物濃度を比較すると、Ｃ＜Ａ＜Ｂの関係になっている。
次に、上記メモリセルトランジスタＭＴ及び周辺トランジスタＰＴ１、ＰＴ２の製造方法について、図１１（ａ）〜（ｃ）、図１２（ａ）〜（ｃ）、図１３乃至図１６、図１７（ａ）〜（ｃ）及び図１８（ａ）〜（ｃ）を用いて説明する。図１１（ａ）〜（ｃ）、図１２（ａ）〜（ｃ）、図１７（ａ）〜（ｃ）及び図１８（ａ）〜（ｃ）は、メモリセルトランジスタＭＴ及び周辺トランジスタＰＴ１、ＰＴ２の製造工程を順次示す断面図であり、（ａ）図は高耐圧周辺トランジスタＰＴ１のゲート幅方向、（ｂ）図は低耐圧周辺トランジスタＰＴ２のゲート幅方向、及び（ｃ）図はメモリセルトランジスタＭＴのゲート幅方向の断面構成について示している。また図１３は図１２の工程におけるメモリセルトランジスタＭＴの斜視図であり、図１４は図１２の工程における周辺トランジスタＰＴ１、ＰＴ２の斜視図である。更に図１５及び図１６は、図１２の工程における周辺トランジスタＰＴ１、ＰＴ２いずれかについての上面図である。
まず、図１１（ａ）〜（ｃ）に示すように、メモリセルトランジスタ形成予定領域におけるｐ型半導体基板１０の表面内にｎ型ウェル領域１１を形成し、ウェル領域１１の表面内にｐ型ウェル領域１２を形成する。また、トランジスタ特性を調整するために、周辺トランジスタＰＴ１、ＰＴ２形成予定領域における半導体基板１０の表面内に、それぞれｐ型ウェル領域３０及びｎ型ウェル領域３１を形成する。なお、ｐ型ウェル領域３０及びｎ型ウェル領域３１は省略することも可能である。
引き続き、ウェル領域１２上にゲート絶縁膜１３を形成し、ウェル領域３０、３１上にそれぞれゲート絶縁膜３３及びゲート絶縁膜３４を形成する。前述の通り、ゲート絶縁膜３３はゲート絶縁膜３４よりも膜厚が大きくなるよう形成される。更に、ゲート絶縁膜１３上に導電層１４及び絶縁膜４２が順次形成され、ゲート絶縁膜３３、３４上に導電層３９及び絶縁膜４２が順次形成される。なお、導電層１４、３９は同一の材料を用いて同時に形成されても良い。これは絶縁膜４２も同様である。
次に、図１２（ａ）〜（ｃ）に示すように、メモリセルトランジスタＭＴ形成予定領域及び周辺トランジスタＰＴ１、ＰＴ２形成予定領域において、素子分離領域形成用の溝を形成する。すなわち、まずフォトリソグラフィ技術を用いて絶縁膜４２を、素子分離領域２５、３５の形成パターンにパターニングする。その後、絶縁膜４２をマスクに用いた異方性のエッチング（ＲＩＥ等）を用いて、導電層１４、３９、ゲート絶縁膜１３、３３、３４、及びｐ型半導体基板１０をエッチングする。その結果、メモリセルトランジスタＭＴ形成予定領域及び周辺トランジスタＰＴ１、ＰＴ２形成予定領域の各々において、絶縁膜４２の表面から底部が半導体基板１０中に位置する溝４３、４４が形成される。
次に、溝４４の側面に露出された半導体基板１０（素子領域）中に、例えばイオン注入を使用して、不純物（例えばIII族元素不純物、ボロン、フッ化ボロン及び２フッ化ボロン）を注入する。この際、イオン注入は半導体基板１０の表面の法線に対して斜め方向から、メモリセルトランジスタＭＴ形成予定領域及び周辺トランジスタＰＴ１、ＰＴ２形成予定領域の前面に対して行われる。この法線に対する角度を、以下ではチルト角θと呼ぶことにする。更にイオン注入は、溝４３、４４の側面に露出されたいずれかの半導体基板１０の法線に対して斜め方向から行われる。この角度を、以下ではツイスト角αと呼ぶ。本実施形態では、イオン注入は２回にわたって行われ、２回のイオン注入においては異なるツイスト角αが用いられる。チルト角θは同じでも異なっていても良い。
以下、上記イオン注入工程の詳細について、図１３乃至図１６を用いて説明する。図１３及び図１４はそれぞれ、イオン注入時におけるメモリセルアレイ形成予定領域及び周辺トランジスタＰＴ１、ＰＴ２形成予定領域の斜視図である。また図１５及び図１６はそれぞれ、１回目及び２回目のイオン注入時における、周辺トランジスタＰＴ１、ＰＴ２の上面図である。
図１３に示すように、メモリセルトランジスタ形成予定領域においては、素子領域ＡＡが延びる方向に沿った方向をｘ軸、ｘ軸に直交する方向をｙ軸、ｘ軸及びｙ軸に直交する方向をｚ軸と呼ぶことにする。従って、半導体基板１０の表面の法線方向は、ｚ軸に沿った方向となる。
また図１４に示す周辺トランジスタＰＴ１、ＰＴ２形成予定領域においては、図５で説明したように素子領域ＡＡが第１乃至第４の側壁を有しており、第１の側壁の側面の法線方向を方向をｘ軸、ｘ軸に直交する方向をｙ軸、ｘ軸及びｙ軸に直交する方向をｚ軸と呼ぶことにする。但し、ｘｙ平面は半導体基板面の主平面に平行な面であり、ｚ軸は半導体基板１０の表面の法線方向に一致するものとする。従って、メモリセルアレイにおいては、素子領域ＡＡの側面がＳ１の間隔をおいてｙ方向において露出し、周辺トランジスタＰＴ１、ＰＴ２の第１及び第３の側壁がｘ方向において露出し、第２及び第４の側壁がＳ２の間隔をおいてｙ方向において露出することになる。
そして、図１３乃至図１６に示すように、あるチルト角θとツイスト角αとを用いてイオン注入が行われる。使用されるイオンはアクセプタイオンであり、例えばIII族のボロンイオンが使用され、そのイオン注入量は１０１１[ｉｏｎ／ｃｍ２]〜１０１３[ｉｏｎ／ｃｍ２]である。この際、チルト角θは次の式で示される値とされる。
θ≧tan-1 （Ｓ１／Ｈ）
但し、Ｓ１は前述の通り溝４４の幅であり、Ｈはゲート絶縁膜３４とｐ型半導体基板１０の界面から絶縁膜４２表面までの高さである。例えば幅Ｓ１は１０ｎｍ〜１００ｎｍとされ、ＨはＳ２の６倍程度の値（６０ｎｍ〜６００ｎｍ）とされる。従ってこの場合、チルト角θは１０度となる。
更にツイスト角αは、図１５及び図１６に示すように、第１の側壁の側面の法線を基準として１回目のイオン注入においては４５°とされ、２回目は２２５°とされる。なお図１５では、１回目のイオン注入によってイオン注入される領域に斜線を付し、図１６では２回目のイオン注入によってイオン注入される領域に斜線を付している。
図示するように、その結果、１回目のイオン注入では、第１乃至第４の側壁のうち、第１の側壁及び該第１の側壁と接する第２の側壁、つまり第１の側部５０（第１の側面５０）及び第２の側部５１（第２の側面５１）にイオンが注入される。そして２回目のイオン注入では、第１乃至第４の側壁のうち、第３の側壁及び該第３の側壁と接する第４の側壁、つまり第３の側部５２（第３の側面５２）及び第４の側面５３（第１の側面５３）にイオンが注入される。なお、ツイスト角αとして使用される角度は４５度及び２２５度に限られるものでは無く、接する２つの側壁に同時にイオン注入される角度であれば良い。１回目のイオン注入におけるツイスト角αをα１とすれば、２回目のツイスト角αをα２と呼ぶと、α１は４０〜５０度程度であり、α２は（α１＋１８０）度であれば良い。
上記ボロンイオン注入の後、図１７（ａ）〜（ｃ）に示すように、メモリセルトランジスタＭＴ及び周辺トランジスタＰＴ１、ＰＴ２に隣接する溝４３及び溝４４に絶縁物２６、２７を埋め込み、素子分離領域２５及び３５を形成する。
次に、メモリセルトランジスタ形成予定領域においてい素子分離絶縁膜２５の上面を低くし、絶縁膜４２をエッチングにより除去する。その後、図１８（ａ）〜（ｃ）に示すように導電層３９及び１４の上面に絶縁膜４０及び１５を形成する。更に絶縁膜４０及び１５上に導電層４１及び１６を形成する。その後、導電層３９及び４１並びに導電層１４、１６及び絶縁膜１５をパターニングすることでメモリセルトランジスタＭＴ及び周辺トランジスタＰＴ１、ＰＴ２のゲート電極を得る。更にその後、導電層４１及び１６上に層間絶縁膜１８を形成する。その後、層間絶縁膜１８上に、層間絶縁膜２１、絶縁膜２２、金属配線層２３、層間絶縁膜２４を形成することで、図３、図４、図６及び図７に示すメモリセルトランジスタＭＴ及び周辺トランジスタＰＴ１及びＰＴ２を得ることができる。
上記のように第１の実施形態に係る半導体記憶装置及びその製造方法によれば以下の効果が得られる。
（１）動作信頼性を向上出来る。
上記本効果つき、従来の半導体記憶装置及びその製造方法と比較しつつ、以下詳細に説明する。
まず、半導体記憶装置の製造過程において、ＲＩＥを用いることで周辺トランジスタＰＴを電気的に分離する素子分離領域３５のための溝４３を形成する。この際、従来では当該溝４３の側面、すなわち周辺トランジスタＰＴが配置される露出した活性領域ＡＡの側面に傷がつき、また該側面の界面付近が正に帯電する現象が見られてきた。
また、特に本実施形態における半導体記憶装置の製造工程において、メモリセルトランジスタＭＴだけでなく、その周辺トランジスタＰＴ間における間隔が数［μｍ］というオーダーに達している。つまり、半導体記憶装置の微細化に伴い、該側面の界面付近に帯電している正電荷の影響を無視できなく、特にｎチャネルを備える高耐圧周辺トランジスタＰＴ１において誤動作を生じていた。
上記誤動作の詳細につき、高耐圧周辺トランジスタＰＴ１のＩ−Ｖ特性についてＬｏｇ表示で示した様子を、図１９を用いて説明する。すなわち図１９中に示す（ａ）は、従来ＲＩＥ工程に伴う、溝すなわち活性領域ＡＡの側面の界面領域に帯電する正電荷による高耐圧周辺トランジスタＰＴ１への影響を示したＩ−Ｖ特性である。また、図１９中に示す（ｂ）は、本実施形態における高耐圧周辺トランジスタのＩ−Ｖ特性について示している。
図１９の丸で囲んだ領域に示すように、従来におけるトランジスタの電気特性であると、ゲート電極に掛ける電圧に対し電流の値が階段状の線を描きながら飽和領域に達している。この現象をキンクという。このキンクが生じる理由として以下のことが挙げられる。
上記説明した従来の半導体記憶装置においては、周辺トランジスタＰＴの側面４３の界面領域に正電荷が帯電する。その結果、ゲート電極に電圧を掛ける際、ゲート電極の中央部（例えば、図５のＡ-Ａ線が通過する部分）よりも先に、帯電した正電荷により、ゲート電極下の活性領域ＡＡの側面（例えば、図５の第２及び第４の側壁とゲート電極が接する部分）にチャネルが形成されソース、ドレイン間に電流が流れてしまう。つまり、帯電した正電荷によりにリーク電流が生ずることにより、トランジスタがオン状態になってしまっていた。この影響により、従来ではキンクが生じてしまい、半導体記憶装置全体として誤作動が生じていた。
この点につき、本実施形態における半導体記憶装置及びその製造方法によると、活性領域ＡＡの側面に例えば、III族のボロンイオンを側面に打ち込む。このため、活性領域ＡＡの側面の界面領域に生じた正電荷が電気的に打ち消される。つまり、高耐圧周辺トランジスタＰＴ１に電圧を掛けた際、例えば、図５に示す、ゲート電極の中央部とゲート電極下の活性領域ＡＡの側面において、チャネルがほぼ同じ電圧で形成されキンクの発生を防止できる。
これにより、本実施形態に係る高耐圧周辺トランジスタＰＴは、キンクを生じない、図１９において（ｂ）に示すＩ−Ｖ特性を示す。つまりゲート電圧に対して、一定の電流値で飽和する。
更に通常であれば、第１乃至第４の側壁にそれぞれボロンイオンを打ち込む必要があるため、４回のイオン注入が必要であるが、本実施形態によれば、図１５及び図１６に示すように、ツイスト角αとして４５度及び、２２５度で一度ずつボロンイオンを打ち込むだけで良い。すなわち、イオン注入の回数を減らすことができる。
また、第１及び第２の側壁の、第１の側部５０及び第２の側部５１が接する部分である角部５４と、第３及び第４の側壁の、第３の側部５２及び第４の側部５３が接する部分である角部５６に対して少なくとも１度ボロンイオンが打ち込まれる。一方、第１及び第４の側壁の、第１の側部５０及び第４の側部５３が接する部分である角部５７と、第２及び第３の側壁の、第２の側部５１及び第３の側部５２が接する部分である角部５５に対して２度以上ボロンイオンが打ち込まれる。すなわち、角部５５及び５７のボロンイオン濃度は、角部５４及び５６よりも濃くなる。
ここで、角部５５及び５７と角部５４及び５６のボロンイオン濃度が異なるが、高耐圧周辺トランジスタＰＴ１の特性には影響はない。この角部５５乃至５７にはチャネルが形成されず、かつ電流経路から考えてソース・ドレイン抵抗にも影響が無いからである。
（２）製造工程を減らすことが出来る。
本実施形態に係る活性領域ＡＡの側面への打ち込み角度θ（チルト角）を定めることで、メモリセルトランジスタＭＴが配置されている活性領域ＡＡの側面にはボロンイオンが打ち込まれることなく、周辺トランジスタＰＴが配置されている活性領域ＡＡの側面にのみボロンイオンを打ち込むことが出来る。
つまり、上記説明した図１２における製造工程において、ボロンイオンを打ち込む為の角度を考慮しないと、周辺トランジスタＰＴが配置されている活性領域ＡＡの側面のみならず、メモリセルトランジスタＭＴが配置されている活性領域ＡＡの側面にもボロンイオンが打ち込まれてしまう。その結果、ボロンイオンが添加されたメモリセルトランジスタＭＴの備えるチャネルへの不純物注入量を再調整する必要があり、製造工程が増えてしまうといった問題が生じる。またメモリセルトランジスタＭＴの誤書き込みなどの誤動作や、メモリセルトランジスタＭＴの耐圧の劣化なども生じてしまう。つまり、メモリセルトランジスタＭＴの動作信頼性に影響を与える懸念がある。そのため、予めマスク材の塗布や、リソグラフィーを行う必要があった。つまり、全面にフォトレジストを塗布し、次にボロンイオンを打ち込むべき領域のみフォトレジストを開口する工程が必要であった。
しかし、本実施形態では、ターゲットとする周辺トランジスタＰＴ１、ＰＴ２が配置される活性領域ＡＡの側面にのみ、ボロンイオンが添加され、メモリセルトランジスタ形成予定領域におけるマスク材の塗布やリソグラフィーなど製造工程を増やす手間が省ける。本効果を得るため、本実施形態では、まずメモリトランジスタＭＴ領域における素子分離領域２５の備える幅Ｓ１よりも、周辺トランジスタＰＴ１、ＰＴ２の領域における素子分離領域３５の備える幅Ｓ２を大きな値とした。更にボロンイオンの打ち込み角度θを考慮した。つまり、上記メモリセルトランジスタＭＴ形成予定領域の溝４４において露出した半導体基板にボロンイオンが打ち込まれないθの取りうる値を算出し、θ≧tan-1（Ｓ１／Ｈ）の条件で打ち込みを行った。これにより、メモリセルトランジスタＭＴ形成予定領域の溝４３において露出されたｐ型半導体基板１０中、つまり活性領域ＡＡの側面にはボロンイオンが打ち込まれず、周辺トランジスタＰＴ形成予定領域の溝４３において露出されたｐ型半導体基板１０中、つまり活性領域ＡＡの側面にボロンイオンが打ち込まれる。
このことにより、マスク材の塗布及びリソグラフィーを行わずして周辺トランジスタＰＴが配置される活性領域ＡＡの側面にのみボロンイオンの添加が可能となる。つまり、製造工程の削減が可能となる。
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置及びその製造方法について説明する。本実施形態は、上記第１の実施形態に示す図１２（ａ）〜（ｃ）の製造工程において、イオンの打ち込み回数及び回転角度αを変えたものである。
第２の実施形態では周辺トランジスタＰＴ１及び２において図１５、図１６に示した２方向からのボロンイオンの打ち込み回転角度αを、第１の側壁の側面の法線を基準としてα、（α＋９０）度、（α＋１８０）度、（α＋２７０）度とし、４方向からの打ち込みを行う。すなわち、１回目のイオン注入におけるツイスト角αをα１とすれば、α２＝（α＋９０）度、α３＝（α＋１８０）度、α４＝（α＋２７０）度である。
以下、イオン注入時の様子につき図２０〜図２３を用いて説明する。図２０〜図２３は、周辺トランジスタの上面図である。
まず図２０に示すようにツイスト角α１の値を４５度としてイオン注入を行う。その結果、第１乃至第４の側壁のうち、第１の側壁及び該第１の側壁と接する第２の側壁、つまり活性領域ＡＡの第１の側部５０及び第２の側部５１にイオンが注入される。次に、図２１示すようにツイスト角α２の値を１３５度としてイオン注入を行う。その結果、第１乃至第４の側壁のうち、第２の側壁及び該第２の側壁と接する第３の側壁、つまり活性領域ＡＡの第２の側部５１及び第３の側部５２にイオンが注入される。次に、図２２示すようにツイスト角α３の値は２２５度としてイオン注入を行う。その結果、第１乃至第４の側壁のうち、第３の側壁及び該第３の側壁と接する第４の側壁、つまり活性領域ＡＡの第３の側部５２及び第４の側部５３にイオンが注入される。
次に、図２３示すようにツイスト角α４の値を３１５度としてイオン注入を行う。その結果、第１乃至第４の側壁のうち、第４の側壁及び該第４の側壁と接する第１の側壁、つまり活性領域ＡＡの第４の側部５３及び第１の側部５０にイオンが注入される。すなわち、第１の側部５０乃至第４の側部５３に添加されたボロンイオン濃度に対し、第１の側部５０乃至第４の側部５３のそれぞれに共通する角部５４乃至５７に添加されたボロンイオン濃度は高くなる。
上記のように第２の実施形態に係る半導体記憶装置によれば効果（１）、（２）と同様に以下の効果が得られる。
（３）ｐ型半導体基板に対する接合耐圧の低下を防ぐことができる。
上記本効果つき、従来の半導体記憶装置と比較しつつ、以下詳細に説明する。
従来では、図２４乃至図２７に示す周辺トランジスタＰＴにおける活性領域ＡＡの側面５１乃至５３に対し垂直方向からボロンイオンを打ち込む。つまり、ボロンイオンを打ち込む際の回転角度αを、α、（α＋９０）度、（α＋１８０）度、（α＋２７０）度とする。第１の側部５１乃至第４の側部５３に対し、垂直方向からの打ち込みであるので、すなわちαの値は０度である。よって４箇所からの打ち込み角度は、０、９０、１８０、２７０度となる。
つまり、上記回転角度でボロンイオンを一回ずつ打ち込むことで、図２４乃至図２７に示す第１の側部５０乃至第４の側部５３のボロンイオン濃度に対し、それらいずれか２つの側面が共通する角部５４乃至５７のボロンイオン濃度は高くなる。これは第１の側部５０乃至第４の側部５３が１回の打ち込みに対し、角部５４乃至５７はボロンイオンが２回打ち込まれる為である。このため、角部５４乃至５７は第１の側部５０乃至第４の側部５３に対して、半導体基板に対する接合耐圧が低下する。
この点につき、本実施形態では回転角度αを４５度から９０度ずつ、ずらしたボロンイオンの打ち込みを行っている。よって、第１の側部５０乃至第４の側部５３にはそれぞれ２回ボロンイオンが打ち込まれるため、従来に比べ第１の側部５０乃至第４の側部５３とその角部５４乃至５７の濃度は高くなる。
すなわち、第１の側部５０乃至第４の側部５３と、その角部５４乃至５７とのボロンイオン濃度を均一に近づけることが可能となる。つまり、従来よりも角部５４乃至５７の半導体基板に対する接合耐圧の低下を防ぐことが出来る。
なお、本実施形態において上記第１の実施形態の場合は、ボロンイオンの打ち込みを行う際の臨界角θの値は１０度である。しかし、この場合のθの値は１０度以上であれば特に限定するものではないが、例えば、θの値を６０度程度を最大値にすることが好ましい。また、本実施形態において、各トランジスタの寸法が変化することで、チルト角θの持つ範囲は変化する。つまり、チルト角θは本実施形態の様態に限定されるものではない。
なお、本実施形態において、素子領域ＡＡの形状は完全な方形に限られるものではない。例えば、素子領域ＡＡの角部がエッチングや、酸化等によって丸まっている場合も含まれるのは言うまでもない。更に、素子領域ＡＡの形状は平行四辺形、ひし形、台形等の形状も含まれる。
なお、上記第１の実施形態における製造工程の図１２（ａ）〜（ｃ）において、周辺トランジスタＰＴ１及びＰＴ２が配置される活性領域ＡＡの側面に対し、ある一定以上のエネルギーでボロンイオンを打ち込む。そのため、半導体基板に少なからず傷が生じてしまう。そこで、ボロンイオンの打ち込みを行う前に該側面にシリコン酸化膜などの絶縁膜を形成してもよい。このとき側面に形成された絶縁膜はナノオーダーの膜厚を持つため、ボロンイオンが打ち込まれた際、半導体基板を保護する絶縁膜を貫通することが出来る。つまり、絶縁膜を貫通し、側面界面に帯電する正電荷と結合することで、電気的に打ち消しあうことが可能となる。
また、本実施形態におけるＮＡＮＤフラッシュメモリセルは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えた、いわゆるＦＧ型のメモリセルトランジスタである。しかし、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、この絶縁膜上に形成され、電荷蓄積層膜より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造を備えてもよい。
更に、上記第１の実施形態において、ツイスト角度αの値を４５度及び２２５度としたが、１３５度及び２２５度でもよい。上記第１の実施形態及び上記第２の実施形態で説明したツイスト角度αの値は、４５度及び２２５度における、すなわち２回の活性領域ＡＡの側面へのボロンイオン打ち込み並びに４５度、１３５度、２２５度及び３１５度における、すなわち４回の活性領域ＡＡの側面へのボロンイオン打ち込みとした。つまり、α１からの回転角は（１８０±５）度程度の誤差があってもよい。また、２回目のツイスト角α２は（α１＋１８０）度で表される。また、上記第２の実施形態において、１回目の打ち込みツイスト角度α１に対し、２乃至４回目の打ち込み角度は（α１＋９０）度、（α１＋１８０）度、（α１＋２７０）度である。上記α１からの回転角度はそれぞれ（９０±５）度、（１８０±５）度、（２７０±５）度程度の誤差があってもよい。また、不純物の打ち込み材料として、III族イオン種であれば、アルミニウム、ガリウムを使用してもよい。
なお、本実施形態において、周辺トランジスタＰＴが配置される予定である、活性領域ＡＡの側面の界面付近が負に帯電することも考えられる。この場合は、活性領域ＡＡの側面に対し、リンや砒素などのＮ型不純物をドーピングすればよい。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
この発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。 この発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図。 この発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイのＡ−Ａ線方向に沿った断面図。 この発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイのＢ−Ｂ線方向に沿った断面図。 この発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの備える周辺トランジスタの平面図。 この発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの備える周辺トランジスタのＡ−Ａ方向に沿った断面図。 この発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの備える周辺トランジスタのＢ−ＢまたはＣ−Ｃ方向に沿った断面図。 この発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイのＢ−Ｂ線方向に沿ったボロン濃度分布図。 この発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの備える周辺トランジスタのＢ−Ｂ線方向及びＤ−Ｄ線方向に沿ったボロン濃度分布図。 この発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの備える周辺トランジスタのＣ−Ｃ線方向に沿ったボロン濃度分布図。 この発明の第１の実施形態に係る半導体装置の第１製造工程を示す断面図であり、図１１（ａ）、（ｂ）は、ゲート長方向に沿った周辺トランジスタの断面図であり、図１１（ｃ）はＢ−Ｂ線方向に沿ったメモリセルトランジスタの断面図。 この発明の第１の実施形態に係る半導体装置の第２製造工程を示す断面図であり、図１２（ａ）、（ｂ）は、Ｂ−Ｂ線及びＣ−Ｃ線方向に沿った周辺トランジスタの断面図であり、図１２（ｃ）はＢ−Ｂ線及びＣ−Ｃ線方向に沿ったメモリセルトランジスタの断面図。 この発明の第１の実施形態に係る半導体装置の図１２（ｃ）の製造工程に示すメモリセルトランジスタの斜視図。 この発明の第１の実施形態に係る半導体装置の図１２（ａ）、（ｂ）の製造工程に示す周辺トランジスタの斜視図。 この発明の第１の実施形態に係る半導体装置の図１２（ａ）、（ｂ）いずれかの製造工程に示す周辺トランジスタの上面図であり、α＝４５度で打ち込みを行った様子。 この発明の第１の実施形態に係る半導体装置の図１２（ａ）、（ｂ）いずれかの製造工程に示す周辺トランジスタの上面図であり、α＝２２５度で打ち込みを行った様子。 この発明の第１の実施形態に係る半導体装置の第３製造工程を示す断面図であり、図１７（ａ）、（ｂ）は、Ｂ−Ｂ線及びＣ−Ｃ線方向に沿った周辺トランジスタの断面図であり、図１７（ｃ）はＢ−Ｂ線方向に沿ったメモリセルトランジスタの断面図。 この発明の第１の実施形態に係る半導体装置の第４製造工程を示す断面図であり、図１８（ａ）、（ｂ）は、Ｂ−Ｂ線及びＣ−Ｃ線方向に沿った周辺トランジスタの断面図であり、図１８（ｃ）はＢ−Ｂ線方向に沿ったメモリセルトランジスタの断面図。 この発明の第１の実施形態に係る半導体装置のＩ−Ｖ特性を示し、（ａ）は従来におけるＩ−Ｖ特性であり、（ｂ）は第１の実施形態に係る半導体記憶装置及びその製造工程のＩ−Ｖ特性。 この発明の第２の実施形態に係る半導体装置の図７（ａ）、（ｂ）いずれかの製造工程に示す周辺トランジスタの上面図であり、α＝４５度で打ち込みを行った様子。 この発明の第２の実施形態に係る半導体装置の図７（ａ）、（ｂ）いずれかの製造工程に示す周辺トランジスタの上面図であり、α＝１３５度で打ち込みを行った様子。 この発明の第２の実施形態に係る半導体装置の図７（ａ）、（ｂ）いずれかの製造工程に示す周辺トランジスタの上面図であり、α＝２２５度で打ち込みを行った様子。 この発明の第２の実施形態に係る半導体装置の図７（ａ）、（ｂ）いずれかの製造工程に示す周辺トランジスタの上面図であり、α＝３１５度で打ち込みを行った様子。 この発明の第２の実施形態に係る半導体装置の図７（ａ）、（ｂ）いずれかの製造工程に示す周辺トランジスタの上面図であり、α＝０度で打ち込みを行った様子。 この発明の第２の実施形態に係る半導体装置の図７（ａ）、（ｂ）いずれかの製造工程に示す周辺トランジスタの上面図であり、α＝９０度で打ち込みを行った様子。 この発明の第２の実施形態に係る半導体装置の図７（ａ）、（ｂ）いずれかの製造工程に示す周辺トランジスタの上面図であり、α＝１８０度で打ち込みを行った様子。 この発明の第２の実施形態に係る半導体装置の図７（ａ）、（ｂ）いずれかの製造工程に示す周辺トランジスタの上面図であり、α＝２７０度で打ち込みを行った様子。
符号の説明
１…メモリセルアレイ、２…電圧発生回路、３…ロウデコーダ、４…カラムでコーダ、５…ＮＡＮＤセル、１０…ｐ型半導体基板、１１、３１…ｎ型ウェル領域、１２、３０…ｐ型ウェル領域、１３…ゲート絶縁膜、１４、３９…浮遊ゲート、１５…絶縁膜、１６…制御ゲート電極、１７…ｎ＋型不純物拡散層、１８…層間絶縁膜、１９…金属配線層、２０…金属配線層、２１…層間絶縁膜、２２…層間絶縁膜、２３…金属配線層、２４…層間絶縁膜、２５、３５…素子分離領域、２６、２７…絶縁膜、４３、４４…溝、４２…マスク加工材、５０…第１の側部（第１の側面）、５１…第２の側部（第２の側面）、５２…第３の側部（第３の側面）、５３…第４の側部（第４の側面）、５４、５５、５６、５７…角部（領域）、５８…開口部

Claims (5)

  1. 半導体基板中に形成され、電荷蓄積層と制御ゲートとを含む積層ゲートを備えた第１ＭＯＳトランジスタが配置される第１活性領域と、
    前記半導体基板中に形成され、第２ＭＯＳトランジスタが配置される第２活性領域と、
    前記第１活性領域の周囲の前記半導体基板中に形成され、側壁において前記第１活性領域が露出される第１トレンチと該第１トレンチ内を埋め込む絶縁膜とを備え、隣接する前記第１活性領域間を電気的に分離する第１素子分離領域と、
    前記第２活性領域の周囲の前記半導体基板中に形成され、側壁において前記第２活性領域が露出される第２トレンチと該第２トレンチ内を埋め込む絶縁膜とを備え、隣接する前記第２活性領域間を電気的に分離する第２素子分離領域とを具備し、
    前記半導体基板中において前記第２素子分離領域の側面部分における前記第２活性領域の不純物濃度は中心部より高く、前記第１素子分離領域の側面部における前記第１活性領域の不純物濃度は中心部と等しい
    ことを特徴とする半導体記憶装置。
  2. 前記第２活性領域の２つの側面の辺が互いに接する領域は、前記２つの側面と比べて不純物濃度が高いことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記第１ＭＯＳトランジスタは、前記第１活性領域上に形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成された前記積層ゲートとを備え、
    前記第２ＭＯＳトランジスタは、前記第２活性領域上に形成された第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に形成されたゲート電極とを備え、
    前記第２ゲート絶縁膜の膜厚は前記第１ゲート絶縁膜よりも厚い
    ことを特徴とする請求項１または２記載の半導体記憶装置。
  4. 半導体基板上にあってメモリセルトランジスタを形成すべき第１領域と、前記メモリセルトランジスタを制御する周辺トランジスタを形成する第２領域上に、それぞれ第１ゲート絶縁膜及び第２ゲート絶縁膜を形成する工程と、
    前記第１ゲート絶縁膜及び第２ゲート絶縁膜上に、それぞれ第１導電層を形成する工程と、
    前記第１導電層上に、マスク材を形成する工程と、
    前記第１領域内において前記マスク材、前記第１導電層、及び前記第１ゲート絶縁膜を貫通して前記半導体基板中に達する第１トレンチと、前記第２領域内において前記マスク材、前記第１導電層、及び前記第２ゲート絶縁膜を貫通して前記半導体基板中に達し第１の側壁及び前記第１の側壁と接する第２の側壁を形成し、前記第１トレンチの幅よりも広い幅を有する第２トレンチを形成する工程と、
    前記半導体基板の主平面の法線に対して斜め方向から、かつ、前記第１の側壁の法線に対して前記第２側壁の方向に鋭角の角度で前記第１領域及び前記第２領域にイオン注入を行うことにより、不純物を注入する工程と
    を具備することを特徴とする半導体記憶装置の製造方法。
  5. 前記第１トレンチの幅をＳ、前記半導体基板表面から前記マスク材の上面までの高さをＨとした際、前記イオン注入は前記法線に対して、
    θ≧ｔａｎ−１（Ｓ／Ｈ）
    の角度で行われる
    ことを特徴とする請求項４記載の半導体記憶装置の製造方法。
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