JP5458526B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に係り、特にメモリセルを有する半導体装置及びその製造方法に関する。
近時、選択トランジスタとメモリセルトランジスタとを有するメモリセルを備えた半導体装置が提案されている。
このような半導体装置では、ビット線、ワード線、ソース線等を列デコーダや行デコーダにより適宜選択することにより、メモリセルが選択され、選択されたメモリセルに対して情報の読み出し、書き込み、消去等が行われる。
提案されている半導体装置では、メモリセルに情報を書き込む際に、メモリセルトランジスタのソースに接続されたソース線及びメモリセルトランジスタのコントロールゲートにそれぞれ高電圧を印加する。これによりホットエレクトロンを発生させ、その一部をメモリセルトランジスタのフローティングゲートに注入することにより、メモリセルトランジスタに情報が書き込まれる。
特表２００７−５１１０８４号公報 特開平０７−１９３１４８号公報 特開昭６１−１２７１７９号公報 特許２６８５５０６号公報 特開平０７−０９４６０９号公報 特開２０００−３０６３９０号公報 特開平１１−１７７０６８号公報
しかしながら、提案されている半導体装置では、ソース線が、複数のメモリセルトランジスタのソースに共通に接続されている。このため、情報を書き込む際には、書き込み対象として選択されたメモリセルトランジスタ以外のメモリセルトランジスタのソースにも高電圧が印加されることになる。このため、書き込み対象として選択されていない非選択のメモリセルトランジスタに情報が誤って書き込まれる誤書き込みを必ずしも十分に防止し得ないことが考えられる。
本発明の目的は、非選択のメモリセルトランジスタへの情報の誤書き込みの発生を低減することができる半導体装置及びその製造方法を提供することにある。
実施形態の一観点によれば、半導体基板上にトンネル絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート上に絶縁膜を介して形成されたコントロールゲートと、前記フローティングゲートの両側の前記半導体基板内にチャネル領域を挟んで形成された第１のソース及び第１のドレインとを有するメモリセルトランジスタと、前記半導体基板上にゲート絶縁膜を介して形成されたセレクトゲートと、前記セレクトゲートの両側の前記半導体基板内に形成された第２のソース及び第２のドレインとを有する選択トランジスタとを有し、前記メモリセルトランジスタの前記第１のドレインに前記選択トランジスタの前記第２のソースが接続され、前記メモリセルトランジスタの前記第１のソースは、Ｎ型の第１の不純物拡散層と、前記第１の不純物拡散層よりも深いＮ型の第２の不純物拡散層と、前記第２の不純物拡散層内に形成され、前記第２の不純物拡散層よりも浅いＮ型の第３の不純物拡散層とを有し、前記第２の不純物拡散層の不純物濃度は、前記第３の不純物拡散層の不純物濃度よりも低く、前記第２の不純物拡散層の前記第１のドレイン側端部と前記チャネル領域との間に、前記第１の不純物拡散層の前記第１のドレイン側端部が位置していることを特徴とする半導体装置が提供される。
また、実施形態の他の観点によれば、半導体基板上に、第１の絶縁膜を介して第１の導電膜を形成する工程と、前記第１の導電膜上に第２の絶縁膜を介して第２の導電膜を形成する工程と、前記第１の導電膜、前記第２の絶縁膜及び前記第２の導電膜をパターニングすることにより、前記第１の導電膜のフローティングゲートと前記フローティングゲート上に前記第２の絶縁膜を介して形成された前記第２の導電膜のコントロールゲートとを有する積層体を形成し、前記フローティングゲートに並行して、前記第１の導電膜のセレクトゲートとを形成する工程と、前記フローティングゲートとコントロールゲートとを有するメモリセルトランジスタのソースとなる領域の前記半導体基板内に、Ｎ型の第１の不純物拡散層を形成する工程と、前記積層体の側壁部分及び前記セレクトゲートの側壁部分に、第１のサイドウォール絶縁膜を形成する工程と、前記メモリセルトランジスタの前記ソースとなる領域の前記半導体基板内に、前記第１の不純物拡散層よりも深いＮ型の第２の不純物拡散層を形成する工程と、前記第１のサイドウォール絶縁膜が形成された前記積層体の側壁部分及び前記セレクトゲートの側壁部分に、第２のサイドウォール絶縁膜を形成する工程と、前記第２の不純物拡散層内に、前記第２の不純物拡散層よりも浅く、前記第２の不純物拡散層よりも不純物濃度が高いＮ型の第３の不純物拡散層を形成する工程とを有する半導体装置の製造方法が提供される。
開示の半導体装置及びその製造方法によれば、メモリセルトランジスタのソース下端部における電界を緩和することができる。これにより、非選択のメモリセルトランジスタへの情報の誤書き込みの発生を低減することができる。
図３５は、提案されている半導体装置のメモリセルアレイを示す回路図である。
図３５に示すように、提案されている半導体装置では、メモリセルＭＣが、選択トランジスタＳＴと、選択トランジスタＳＴに直列に接続されたメモリセルトランジスタＭＴとを有している。選択トランジスタＳＴのソースは、メモリセルトランジスタＭＴのドレインに接続されている。
複数のメモリセルＭＣは、マトリクス状に配列されている。マトリクス状に配列された複数メモリセルＭＣにより、メモリセルアレイ２００が形成されている。
メモリセルＭＣの選択トランジスタＳＴのドレインは、同一の行において隣接する一方のメモリセルＭＣの選択トランジスタＳＴのドレインと接続されている。また、メモリセルＭＣのメモリセルトランジスタＭＴのソースは、同一の行において隣接する他方のメモリセルＭＣのメモリセルトランジスタＭＴのソースに接続されている。
同一の列に存在する複数の選択トランジスタＳＴのドレインは、ビット線ＢＬにより共通接続されている。かかるビット線ＢＬは、互いに隣接する２つの列の組に対応して１本ずつ設けられており、各行において互いに接続された選択トランジスタＳＴのドレインを共通接続している。
同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲートは、第１のワード線ＷＬ１により共通接続されている。
同一の行に存在する複数の選択トランジスタＳＴのセレクトゲートは、第２のワード線ＷＬ２により共通接続されている。
同一の行に存在する複数のメモリセルトランジスタＭＴのソースは、ソース線ＳＬにより共通接続されている。
選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬは、複数のビット線ＢＬの電位を制御するための列デコーダ（図示せず）に接続されている。
メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＷＬ１は、複数の第１のワード線ＷＬ１の電位を制御するための第１の行デコーダ（図示せず）に接続されている。
選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２は、複数の第２のワード線ＷＬ２の電位を制御するための第２の行デコーダ（図示せず）に接続されている。
メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬは、複数のソース線ＳＬの電位を制御するための第３の行デコーダ（図示せず）に接続されている。
図３６は、提案されている半導体装置のメモリセルＭＣを示す断面図である。
図３６に示すように、半導体基板２０２上には、トンネル絶縁膜２０４ａを介してフローティングゲート２０６ａが形成されている。
フローティングゲート２０６ａ上には、絶縁膜２０８ａを介してコントロールゲート２１０ａが形成されている。同一の行に存在するメモリセルトランジスタＭＴのコントロールゲート２１０ａは、共通接続されている。換言すれば、フローティングゲート２０６ａ上には、絶縁膜２０８ａを介して、コントロールゲート２１０ａを共通接続する第１のワード線ＷＬ１が形成されている。
半導体基板上２０２には、フローティングゲート２０６ａと平行して、ゲート絶縁膜２０４ｂを介して選択トランジスタＳＴのセレクトゲート２０６ｂが形成されている。同一の行に存在する選択トランジスタＳＴのセレクトゲート２０６ｂは、共通接続されている。換言すれば、半導体基板２０２上には、ゲート絶縁膜２０４ｂを介して、セレクトゲート２０６ｂを共通接続する第２のワード線ＷＬ２が形成されている。
セレクトゲート２０６ｂ上には、絶縁膜２０８ｂを介してポリシリコン層２１０ｂが形成されている。
フローティングゲート２０６ａの両側の半導体基板２０２内、及び、セレクトゲート２０６ｂの両側の半導体基板２０２内には、Ｎ型の不純物拡散層２１２ａ、２１２ｂ、２１２ｃが形成されている。メモリセルトランジスタＭＴのソースは、不純物拡散層２１２ａにより形成されている。メモリセルトランジスタＭＴのドレインと選択トランジスタＳＴのソースとは、同一の不純物拡散層２１２ｂにより形成されている。選択トランジスタＳＴのドレインは、不純物拡散層２１２ｃにより形成されている。
こうして、半導体基板２０２上に、フローティングゲート２０６ａとコントロールゲート２１０ａとソース／ドレイン拡散層２１２ａ、２１２ｂとを有するＮ型のメモリセルトランジスタＭＴが形成されている。同一の行に存在する複数のメモリセルトランジスタＭＴのソース拡散層２１２ａは、ソース線ＳＬにより共通接続されている。
また、半導体基板２０２上に、セレクトゲート２０６ａとソース／ドレイン拡散層２１２ｂ、２１２ｃとを有するＮ型の選択トランジスタＳＴが形成されている。同一の列に存在する複数の選択トランジスタＳＴのドレイン拡散層２１２ｃは、ビット線ＢＬにより共通接続されている。
このようなメモリセルＭＣに情報を書き込む際には、各部の電位を図３７に示すように設定する。
即ち、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位を例えば０Ｖとする。また、選択されたビット線ＢＬ以外のビット線ＢＬの電位を例えば２．３Ｖの電源電圧とする。
また、選択すべきメモリセルＭＣに接続されているソース線ＳＬの電位を例えば５．５Ｖとする。一方、選択されたソース線ＳＬ以外のソース線ＳＬの電位を例えば０Ｖとする。
また、選択すべきメモリセルＭＣに接続されている第１のワード線ＷＬ１の電位を例えば８．５Ｖとする。一方、選択された第１のワード線ＷＬ１以外の第１のワード線ＷＬ１の電位を例えば０Ｖとする。
また、選択すべきメモリセルＭＣに接続されている第２のワード線ＷＬ２の電位を例えば２．３Ｖの電源電圧とする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を例えば０Ｖとする。
各部の電位を上記のように設定すると、図３６に示すように、選択されたメモリセルＭＣのメモリセルトランジスタＭＴのソース拡散層２１２ａの近傍に電子・正孔対（ｅ−、ｈ＋）が生成される。電子は、電界により加速されてホットエレクトロンとなり、その一部がフローティングゲート２０６ａに注入される。これにより、メモリセルトランジスタＭＴのフローティングゲート２０６ａに電荷が蓄積される。こうして、選択されたメモリセルＭＣのメモリセルトランジスタＭＴに情報が書き込まれることとなる。
このように、提案されている半導体装置では、選択されたメモリセルＭＣが接続されたソース線ＳＬに高電圧を印加し、メモリセルトランジスタＭＴのフローティングゲートにホットエレクトロンの一部をソース側から注入することにより情報が書き込まれる。
ここで、ソース線ＳＬは、同一の行に存在する複数のメモリセルＭＣのメモリセルトランジスタＭＴのソースを共通接続している。このため、情報を書き込む際には、選択されたメモリセルＭＣと同一のソース線ＳＬに接続された非選択のメモリセルＭＣのメモリセルトランジスタＭＴのソースにも高電圧が印加されることとなる。
このように非選択のメモリセルＭＣのメモリセルトランジスタＭＴのソースにも高電圧が印加される結果、選択されたメモリセルＭＣと同一のソース線ＳＬに接続された非選択のメモリセルＭＣに情報が誤って書き込まれる誤書き込みが発生する場合がある。かかる情報の誤書き込みは、選択されたメモリセルＭＣと同一のソース線ＳＬに接続された非選択のメモリセルＭＣのすべてにおいて一律に発生するのではなく、ランダムに発生することが分かっている。このランダムに発生する誤書き込みは、ソース拡散層が形成されるシリコン基板の結晶欠陥が一因となっていると考えられる。
本願発明者等は、かかる情報の誤書き込みを低減するべく鋭意検討した結果、以下のような半導体装置及びその製造方法を想到した。
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図３０を用いて説明する。
（半導体装置）
まず、本実施形態による半導体装置について図１乃至図６を用いて説明する。図１は、本実施形態による半導体装置を示す回路図である。
図１に示すように、本実施形態による半導体装置では、メモリセルＭＣが、選択トランジスタＳＴと、選択トランジスタＳＴに直列に接続されたメモリセルトランジスタＭＴとを有している。選択トランジスタＳＴのソースは、メモリセルトランジスタＭＴのドレインに接続されている。より具体的には、選択トランジスタＳＴのソースとメモリセルトランジスタＭＴのドレインとは、１つの不純物拡散層により一体に形成されている。
複数のメモリセルＭＣは、マトリクス状に配列されている。マトリクス状に配列された複数メモリセルＭＣにより、メモリセルアレイ１０が形成されている。
同一の列に存在する複数の選択トランジスタＳＴのドレインは、ビット線ＢＬにより共通接続されている。
同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲートは、第１のワード線ＷＬ１により共通接続されている。
同一の行に存在する複数の選択トランジスタＳＴのセレクトゲートは、第２のワード線ＷＬ２により共通接続されている。
同一の行に存在する複数のメモリセルトランジスタＭＴのソースは、ソース線ＳＬにより共通接続されている。
選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬは、列デコーダ１２に接続されている。列デコーダ１２は、選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬの電位を制御するためのものである。列デコーダ１２には、ビット線ＢＬに流れる電流を検出するためのセンスアンプ１３が接続されている。列デコーダ１２は、比較的低い電圧で動作する低電圧回路により構成されている。低電圧回路は、耐圧が比較的低い一方、高速で動作し得る回路である。低電圧回路のトランジスタ（図示せず）のゲート絶縁膜（図示せず）は、比較的薄く形成されている。このため、列デコーダ１２に用いられている低電圧回路のトランジスタは比較的高速で動作し得る。本実施形態において列デコーダ１２に低電圧回路を用いているのは、選択トランジスタＳＴのドレインには高電圧を印加する必要がない一方、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に選択トランジスタＳＴを高速で動作させることが必要なためである。本実施形態では、列デコーダ１２に低電圧回路が用いられているため、選択トランジスタＳＴを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。
メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＷＬ１は、第１の行デコーダ１４に接続されている。第１の行デコーダ１４は、メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＷＬ１２の電位を制御するためのものである。第１の行デコーダ１４は、高電圧回路（高耐圧回路）により構成されている。高電圧回路は、動作速度が比較的遅い一方、耐圧が比較的高い回路である。高電圧回路のトランジスタ（図示せず）のゲート絶縁膜（図示せず）は、十分な耐圧を確保すべく、比較的厚く形成されている。このため、高電圧回路のトランジスタは、低電圧回路のトランジスタと比較して、動作速度が遅い。本実施形態において第１の行デコーダ１４に高電圧回路を用いているのは、メモリセルトランジスタＭＴに情報を書き込む際やメモリセルトランジスタＭＴに書き込まれた情報を消去する際に、第１のワード線ＷＬ１に高電圧を印加する必要があるためである。なお、後述するように、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１のワード線ＷＬ１には常に電源電圧ＶＣＣが印加されている。このため、第１の行デコーダ１４に用いられている高電圧回路の動作速度が比較的遅くても、特段の問題はない。
選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２は、第２の行デコーダ１６に接続されている。第２の行デコーダ１６は、選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２の電位を制御するためのものである。第２の行デコーダ１６は、低電圧回路（低耐圧回路）により構成されている。本実施形態において第２の行デコーダ１６に低電圧回路を用いているのは、選択トランジスタＳＴのセレクトゲートには高電圧を印加する必要がない一方、選択トランジスタＳＴを高速で動作させることが重要なためである。本実施形態では、第２の行デコーダ１６に低電圧回路が用いられているため、選択トランジスタＳＴを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。
メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬは、第３の行デコーダ１８に接続されている。第３の行デコーダ１８は、メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬの電位を制御するためのものである。第３の行デコーダ１８は、高電圧回路（高耐圧回路）により構成されている。本実施形態において第３の行デコーダ１８に高電圧回路を用いているのは、メモリセルトランジスタＭＴに情報を書き込む際に、ソース線ＳＬに高電圧を印加する必要があるためである。なお、後述するように、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、ソース線ＳＬは常に接地されている。このため、第３の行デコーダ１８の動作速度が比較的遅くても、特段の問題はない。
次に、本実施形態による半導体装置のメモリセルアレイの構造を図２乃至図６を用いて説明する。図２は、本実施形態による半導体装置のメモリセルアレイを示す平面図である。図３は、図２のＡ−Ａ′断面図である。図４は、図２のＢ−Ｂ′断面図である。図５は、図２のＣ−Ｃ′断面図である。図６は、本実施形態による半導体装置のメモリセルトランジスタ及び選択トランジスタを示す拡大断面図である。
半導体基板２０には、素子領域２１を画定する素子分離領域２２が形成されている。半導体基板２０としては、例えばＰ型のシリコン基板が用いられている。素子分離領域２２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。
素子分離領域２２が形成された半導体基板２０内には、Ｎ型の埋め込み拡散層２４が形成されている。Ｎ型の埋め込み拡散層２４の上側の部分は、Ｐ型ウェル２６となっている。
半導体基板２０上には、トンネル絶縁膜２８ａを介してフローティングゲート３０ａが形成されている。フローティングゲート３０ａは、各々の素子領域２１毎に電気的に分離されている。
フローティングゲート３０ａ上には、絶縁膜３２ａを介してコントロールゲート３４ａが形成されている。同一の行に存在するメモリセルトランジスタＭＴのコントロールゲート３４ａは、共通接続されている。換言すれば、フローティングゲート３０上には、絶縁膜３２ａを介して、コントロールゲート３４ａを共通接続する第１のワード線ＷＬ１が形成されている。
半導体基板２０上には、フローティングゲート３０ａと並行して、選択トランジスタＳＴのセレクトゲート３０ｂが形成されている。同一の行に存在する選択トランジスタＳＴのセレクトゲート３０ｂは、共通接続されている。換言すれば、半導体基板２０上には、ゲート絶縁膜２８ｂを介して、セレクトゲート３０ｂを共通接続する第２のワード線ＷＬ２が形成されている。選択トランジスタＳＴのゲート絶縁膜２８ｂの膜厚は、メモリセルトランジスタＭＴのトンネル絶縁膜２８ａの膜厚と等しくなっている。
セレクトゲート３０ｂ上には、絶縁膜３２ｂを介して、ポリシリコン層３４ｂが形成されている。
フローティングゲート３０ａの両側の半導体基板２０内、及び、セレクトゲート３０ｂの両側の半導体基板２０内には、Ｎ型の不純物拡散層３６ａ、３６ｂ、３６ｃが形成されている。メモリセルトランジスタＭＴのソースは、不純物拡散層３６ａにより形成されている。メモリセルトランジスタＭＴのドレインと選択トランジスタＳＴのソースとは、同一の不純物拡散層３６ｂにより形成されている。選択トランジスタＳＴのドレインは、不純物拡散層３６ｃにより形成されている。
不純物拡散層３６ａ、即ちメモリセルトランジスタＭＴのソース拡散層３６ａは、Ｎ型の第１の不純物拡散層３６ａ１、Ｎ型の第２の不純物拡散層３６ａ２及びＮ型の第３の不純物拡散層３６ａ３により形成されている。ソース拡散層３６ａと、不純物拡散層３６ｂ、即ちメモリセルトランジスタＭＴのドレイン拡散層３６ｂとは、Ｐ型のチャネル領域３３を挟んで半導体基板２０内に配置されている。ソース拡散層３６ａのチャネル領域３３側には、Ｐ型の不純物拡散層によりポケット領域３５が形成されている。ソース拡散層３６ａを形成する第１乃至第３の不純物拡散層３６ａ１、３６ａ２、３６ａ３、及びポケット領域３５の詳細については後述する。
不純物拡散層３６ｃ、即ち選択トランジスタＳＴのドレイン拡散層３６ｃは、Ｎ型の不純物拡散層３６ｃ１、３６ｃ２により形成されている。
フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。
また、セレクトゲート３０ｂとポリシリコン層３４ｂとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。
メモリセルトランジスタＭＴのソース拡散層３６ａ上、選択トランジスタＳＴのドレイン拡散層３６ｃ上、コントロールゲー３４ａの上部、及び、ポリシリコン層３４ｂの上部には、例えばコバルトシリサイドより成るシリサイド層３８ａ〜３８ｄがそれぞれ形成されている。ソース拡散層３６ａ上のシリサイド層３８ａは、ソース電極として機能する。ドレイン拡散層３６ｃ上のシリサイド層３８ｃは、ドレイン電極として機能する。
こうして、半導体基板２０上に、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂとを有するＮ型のメモリセルトランジスタＭＴが形成されている。
また、半導体基板２０上に、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが形成されている。選択トランジスタＳＴは、ＮＭＯＳトランジスタである。本実施形態では、選択トランジスタとして、ＰＭＯＳトランジスタより動作速度が速いＮＭＯＳトランジスタが用いられているため、動作速度の向上に寄与することができる。
メモリセルトランジスタＭＴ及び選択トランジスタＳＴが形成された半導体基板２０上には、シリコン窒化膜（図示せず）とシリコン酸化膜（図示せず）とから成る層間絶縁膜４０が形成されている。
層間絶縁膜４０には、ソース電極３８ａ、ドレイン電極３８ｂにそれぞれ達するコンタクトホール４２が形成されている。
コンタクトホール４２内には、例えばタングステンより成る導体プラグ４４が埋め込まれている。
導体プラグ４４が埋め込まれた層間絶縁膜４０上には、配線（第１金属配線層）４６が形成されている。
配線４６が形成された層間絶縁膜４０上には、層間絶縁膜４８が形成されている。
層間絶縁膜４８には、配線４６に達するコンタクトホール５０が形成されている。
コンタクトホール５０内には、例えばタングステンより成る導体プラグ５２が埋め込まれている。
導体プラグ５２が埋め込まれた層間絶縁膜４８上には、配線（第２金属配線層）５４が形成されている。
配線５４が形成された層間絶縁膜４８上には、層間絶縁膜５６が形成されている。
層間絶縁膜５６には、配線５４に達するコンタクトホール５８が形成されている。
コンタクトホール５８内には、例えばタングステンより成る導体プラグ６０が埋め込まれている。
導体プラグ６０が埋め込まれた層間絶縁膜５６上には、配線（第３金属配線層）６２が形成されている。
こうして、本実施形態による半導体装置のメモリセルアレイ１０（図１参照）が構成されている。
次に、本実施形態による半導体装置のメモリセルＭＣにおける不純物拡散層について図６を用いて説明する。図６は、本実施形態による半導体装置のメモリセルトランジスタＭＴ及び選択トランジスタＳＴを示す拡大断面図である。
半導体基板２０上には、トンネル絶縁膜２８ａを介してフローティングゲート３０ａが形成されている。フローティングゲート３０ａ上には、絶縁膜３２ａを介してコントロールゲート３４ａが形成されている。フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。サイドウォール絶縁膜３７は、例えば、積層体の側壁部分に形成されたシリコン酸化膜８２と、シリコン酸化膜８２の側壁部分に形成されたシリコン窒化膜８４と、シリコン窒化膜８４の側壁部分に形成されたシリコン酸化膜９３とにより形成されている。
また、半導体基板２０上には、フローティングゲート３０ａと並行して、選択トランジスタＳＴのセレクトゲート３０ｂが形成されている。セレクトゲート３０ｂ上には、絶縁膜３２ｂを介して、ポリシリコン層３４ｂが形成されている。また、セレクトゲート３０ｂとポリシリコン層３４ｂとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。サイドウォール絶縁膜３７は、例えば、積層体の側壁部分に形成されたシリコン酸化膜８２と、シリコン酸化膜８２の側壁部分に形成されたシリコン窒化膜８４と、シリコン窒化膜８４の側壁部分に形成されたシリコン酸化膜９３とにより形成されている。
フローティングゲート３０ａの両側の半導体基板２０内には、メモリセルトランジスタＭＴのソース拡散層３６ａ及びドレイン拡散層３６ｂが形成されている。また、セレクトゲート３０ｂの両側の半導体基板２０内には、選択トランジスタＳＴのソース拡散層３６ｂ及びドレイン拡散層３６ｃが形成されている。
上述のように、メモリセルトランジスタＭＴのソース拡散層３６ａは、Ｎ型の第１乃至第３の不純物拡散層３６ａ１、３６ａ２、３６ａ３により形成されている。また、メモリセルトランジスタＭＴのドレイン拡散層３６ｂと選択トランジスタＳＴのソース拡散層３６ｂとは、同一のＮ型の不純物拡散層３６ｂにより形成されている。また、選択トランジスタＳＴのドレイン拡散層３６ｃは、Ｎ型の不純物拡散層３６ｃ１と、不純物拡散層３６ｃ１よりも深く不純物濃度が高い不純物拡散層３６ｃ２とにより形成されている。
第１の不純物拡散層３６ａ１のフローティングゲート３０ａ側端部は、フローティングゲート３０ａの下方領域内に位置している。こうして、第１の不純物拡散層３６ａ１とフローティングゲート３０ａとが重なり合っている。第１の不純物拡散層３６ａ１の深さは、不純物拡散層３６ｂ、３６ｃ１の深さと同じになっている。また、第１の不純物拡散層３６ａ１のフローティングゲート３０ａ側端部における不純物濃度は、不純物拡散層３６ｂ、３６ｃ１の不純物濃度と同じになっている。
第２の不純物拡散層３６ａ２は、第１の不純物拡散層３６ａ１よりも深く形成されている。また、第２の不純物拡散層３６ａ２のフローティングゲート３０ａ側端部は、フローティングゲート３０ａの下方領域内に位置し、かつ第１の不純物拡散層３６ａ１のフローティングゲート３０ａ側端部よりもフローティングゲート３０ａの周縁部側に位置している。すなわち、第２の不純物拡散層３６ａ２のフローティングゲート３０ａ側端部とチャネル領域３３との間に、第１の不純物拡散層３６ａ１のフローティングゲート３０ａ側端部が位置している。こうして、第２の不純物拡散層３６ａ２とフローティングゲート３０ａとが重なり合っている。第２の不純物拡散層３６ａ２とフローティングゲート３０ａとが重なり合う領域の面積は、第１の不純物拡散層３６ａ１とフローティングゲート３０ａとが重なり合う領域の面積よりも小さくなっている。第２の不純物拡散層３６ａ２のうちの第１の不純物拡散層３６ａ１よりも深く、第３の不純物拡散層３６ａ３が形成されていない部分の不純物濃度は、第１の不純物拡散層３６ａ１のフローティングゲート３０ａ側端部における不純物濃度よりも低くなっている。すなわち、第２の不純物拡散層３６ａ２のうちの第３の不純物拡散層３６ａ３よりも深い部分の不純物濃度は、第１の不純物拡散層３６ａ１のフローティングゲート３０ａ側端部における不純物濃度よりも低くなっている。
第３の不純物拡散層３６ａ３は、第３の不純物拡散層３６ａ３よりも不純物濃度の低い第２の不純物拡散層３６ａ２内に形成されている。第３の不純物拡散層３６ａ３は、第１の不純物拡散層３６ａ１よりも深く、第２の不純物拡散層３６ａ２よりも浅く形成されている。第３の不純物拡散層３６ａ３のフローティングゲート３０ａ側端部は、サイドウォール絶縁膜３７のシリコン酸化膜９３の下方領域内に位置している。第３の不純物拡散層３６ａ３の不純物濃度は、第１の不純物拡散層３６ａ１のフローティングゲート３０ａ側端部における不純物濃度よりも高くなっている。また、第３の不純物拡散層３６ａ３の不純物濃度は、第２の不純物拡散層３６ａ２のうちの第１の不純物拡散層３６ａ１よりも深く、第３の不純物拡散層３６ａ３が形成されていない部分の不純物濃度よりも高くなっている。すなわち、第３の不純物拡散層３６ａ３の不純物濃度は、第２の不純物拡散層３６ａ２のうちの第３の不純物拡散層３６ａ３よりも深い部分の不純物濃度よりも高くなっている。また、第３の不純物拡散層３６ａ３は、不純物拡散層３６ｃ２と同じ不純物濃度及び同じ深さで形成されている。
なお、第３の不純物拡散層３６ａ３は、第２の不純物拡散層３６ａ２よりも浅いだけでなく、第１の不純物拡散層３６ａ１よりも浅く形成されていてもよい。
このように、深さ及び不純物濃度が互いに異なる第１乃至第２の不純物拡散層３６ａ１、３６ａ２、３６ａ３によりメモリセルトランジスタＭＴのソース拡散層３６ａが形成されている。メモリセルトランジスタＭＴでは、半導体基板２０内に、Ｐ型のチャネル領域３３を挟んで、ソース拡散層３６ａとドレイン拡散層３６ｂとが非対称に形成されている。
ソース拡散層３６ａにおける第１の不純物拡散層３６ａ１のチャネル領域３３側には、Ｐ型不純物拡散層によりＰ型のポケット領域３５が形成されている。ポケット領域３５は、第１の不純物拡散層３６ａ１よりも浅く形成されている。
本実施形態による半導体装置では、メモリセルトランジスタＭＴのソース拡散層３６ａが、第１及び第３の不純物拡散層３６ａ１、３６ａ３よりも深く形成された第２の不純物拡散層３６ａ２を有している。この第２の不純物拡散層３６ａ２のうちの第３の不純物拡散層３６ａ３よりも深い部分の不純物濃度は、第１の不純物拡散層３６ａ１のフローティングゲート３０ａ側端部における不純物濃度及び第３の不純物拡散層３６ａ３よりも低くなっている。
このように、本実施形態による半導体装置では、ソース拡散層３６ａにおいて、第１及び第３の不純物拡散層３６ａ１、３６ａ３よりも深く、不純物濃度が比較的に低濃度の第２の不純物拡散層３６ａ２が形成されている。このため、ソース拡散層３６ａの下端部における電界を緩和することができる。これにより、選択されたメモリセルトランジスタＭＴに情報を書き込む際に、同一のソース線ＳＬに接続された非選択のメモリセルトランジスタＭＴのソース拡散層３６ａの近傍において、キャリア（電子）の発生を低減することができる。したがって、非選択のメモリセルトランジスタＭＴのフローティングゲート３０ａに電子が注入されるのを抑制することができる。こうして、本実施形態によれば、非選択のメモリセルトランジスタＭＴへの情報の誤書き込みを低減することができる。
さらに、本実施形態による半導体装置では、第１の不純物拡散層３６ａ１のチャネル領域３３側に、第１の不純物拡散層３６ａ１よりも浅いＰ型のポケット領域３５が形成されている。Ｐ型のポケット領域３５が形成されていることで、Ｎ型のソース拡散層３６ａからの空乏層の拡がりが抑制される。Ｎ型のソース拡散層３６ａからの空乏層の拡がりが抑制されると、Ｎ型のソース拡散層３６ａの近傍において電界強度が強くなり、Ｎ型のソース拡散層３６ａのチャネル領域３３側においてキャリアを急激に加速することが可能となる。本実施形態では、キャリアを急激に加速することができるため、選択されたメモリセルトランジスタＭＴへの情報の書き込み速度を向上させることができる。
しかも、Ｐ型のポケット領域３５が第１の不純物拡散層３６ａ１よりも浅く形成されているため、ポケット領域３５に起因してソース拡散層３６ａの下端部における電界強度が強くなることはない。したがって、本実施形態によれば、非選択のメモリセルトランジスタＭＴへの情報の誤書き込みを低減しつつ、選択されたメモリセルトランジスタＭＴへの情報の書き込み速度を向上させることができる。
（半導体装置の動作）
次に、本実施形態による半導体装置の動作方法について図７を用いて説明する。図７は、本実施形態による半導体装置の読み出し方法、書き込み方法及び消去方法を示す図である。図７において括弧内は非選択線の電位を示している。また、図７においてＦはフローティングを示している。
（読み出し方法）
まず、本実施形態による半導体装置の読み出し方法について図７を用いて説明する。
メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位をＶＣＣとする。一方、選択されたビット線以外のビット線ＢＬの電位を０Ｖとする。ソース線ＳＬの電位は、いずれも０Ｖとする。第１のワード線ＷＬ１の電位は、読み出し待機時において、いずれも常時ＶＣＣとする。選択すべきメモリセルＭＣに接続されている第２のワード線ＷＬ２の電位をＶＣＣとする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖとする。ウェル２６の電位はいずれも０Ｖとする。本実施形態では、ソース線ＳＬの電位が読み出し待機時において０Ｖに設定されており、第１のワード線ＷＬ１の電位が読み出し待機時において常時ＶＣＣに設定されているため、ビット線ＢＬの電位と第２のワード線ＷＬ２の電位とを制御するだけで、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことが可能である。本実施形態では、ビット線ＢＬの電位を制御する列デコーダ１２が上述したように低電圧回路により構成されているため、ビット線ＢＬが高速で制御される。また、第２のワード線ＷＬ２の電位を制御する第２の行デコーダ１６が上述したように低電圧回路により構成されているため、第２のワード線ＷＬ２が高速で制御される。このため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれた情報を高速で読み出すことができる。
メモリセルトランジスタＭＴに情報が書き込まれている場合、即ち、メモリセルトランジスタＭＴの情報が“１”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されている。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れず、選択された一のビット線ＢＬには電流が流れない。この場合には、メモリセルトランジスタＭＴの情報は“１”であると判断される。
一方、メモリセルトランジスタＭＴに書き込まれた情報が消去されている場合、即ち、メモリセルの情報が“０”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れ、選択された一のビット線ＢＬに電流が流れる。選択された一のビット線ＢＬに流れる電流は、センスアンプ１３により検出される。この場合には、メモリセルトランジスタＭＴの情報が“０”であると判断される。
（書き込み方法）
次に、本実施形態による半導体装置の書き込み方法について図７を用いて説明する。
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位を０Ｖとする。一方、選択されたビット線ＢＬ以外のビット線ＢＬの電位をフローティングとする。また、選択すべきメモリセルＭＣに接続されているソース線ＳＬの電位を例えば５Ｖ（第２の電位）とする。一方、選択されたソース線ＳＬ以外のソース線ＳＬの電位を０Ｖ又はフローティングとする。また、選択すべきメモリセルＭＣに接続されている第１のワード線ＷＬ１の電位を例えば９Ｖ（第３の電位）とする。一方、選択された第１のワード線ＷＬ１以外の第１のワード線ＷL１の電位を０Ｖ又はフローティングとする。また、選択すべきメモリセルＭＣに接続された第２のワード線ＷＬ２の電位をＶＣＣ（第１の電位）とする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位をフローティングとする。ウェルの電位はいずれも０Ｖとする。
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電子が流れ、メモリセルトランジスタＭＴのフローティングゲート３０ａ内に電子がソース側から注入される。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積され、メモリセルトランジスタＭＴに情報が書き込まれることとなる。
本実施形態では、メモリセルトランジスタＭＴのソース拡散層３６ａにおいて、第１及び第３の不純物拡散層３６ａ１、３６ａ３よりも深く、不純物濃度が比較的に低濃度の第２の不純物拡散層３６ａ２が形成されている。このため、ソース拡散層３６ａの下端部における電界を緩和することができる。これにより、選択されたメモリセルトランジスタＭＴに情報を書き込む際に、同一のソース線ＳＬに接続された書き込み対象でない他のメモリセルトランジスタＭＴのソース拡散層３６ａの近傍において、キャリア（電子）の発生を低減することができる。したがって、書き込み対象でない他のメモリセルトランジスタＭＴのフローティングゲート３０ａに電子が注入されるのを抑制することができる。こうして、本実施形態によれば、書き込み対象でない他のメモリセルトランジスタＭＴへの情報の誤書き込みを低減することができる。
さらに、本実施形態では、第１の不純物拡散層３６ａ１のチャネル領域側に、第１の不純物拡散層３６ａ１よりも浅いＰ型のポケット領域３５が形成されている。Ｐ型のポケット領域３５が形成されていることで、Ｎ型のソース拡散層３６ａからの空乏層の拡がりが抑制される。Ｎ型のソース拡散層３６ａからの空乏層の拡がりが抑制されると、Ｎ型のソース拡散層３６ａの近傍において電界強度が強くなり、Ｎ型のソース拡散層３６ａのチャネル領域側においてキャリアを急激に加速することが可能となる。本実施形態では、キャリアを急激に加速することができるため、メモリセルトランジスタＭＴへの情報の書き込み速度を向上させることができる。
しかも、Ｐ型のポケット領域３５が第１の不純物拡散層３６ａ１よりも浅く形成されているため、ソース拡散層３６ａの下端部における電界強度が強くなることはない。したがって、本実施形態によれば、情報の誤書き込みを低減しつつ、メモリセルトランジスタＭＴへの情報の書き込み速度を向上させることができる。
（消去方法）
次に、本実施形態による半導体装置の消去方法について図７を用いて説明する。
メモリセルアレイ１０に書き込まれた情報を消去する際には、各部の電位を以下のように設定する。即ち、ビット線ＢＬの電位はいずれもフローティングとする。ソース線ＳＬの電位はいずれもフローティングとする。第１のワード線ＷＬの電位は、いずれも例えば−９Ｖとする。第２のワード線ＷＬ２の電位は、いずれもフローティングとする。ウェル２６の電位は、いずれも例えば＋９Ｖとする。
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのフローティングゲート３０ａから電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない状態となり、メモリセルトランジスタＭＴの情報が消去されることとなる。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図８乃至図２９を用いて説明する。図８乃至図２９は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）、図２４、図２６及び図２８は、メモリセルアレイ領域（コア領域）２を示している。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）、図２４、図２６及び図２８の紙面左側の図は、図２のＣ−Ｃ′断面に対応している。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）、図２４、図２６及び図２８の紙面右側は、図２のＡ−Ａ′断面に対応している。図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、図２５、図２７及び図２９は、周辺回路領域４を示している。図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、図２５、図２７及び図２９の紙面左側は、高耐圧トランジスタが形成される領域６を示している。高耐圧トランジスタが形成される領域６のうちの紙面左側は高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを示しており、高耐圧トランジスタが形成される領域６のうちの紙面右側は高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを示している。図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、図２５、図２７及び図２９の紙面右側は、低電圧トランジスタが形成される領域８を示している。低電圧トランジスタが形成される領域８のうちの紙面左側は低電圧Ｎチャネルトランジスタが形成される領域８Ｎを示しており、低電圧トランジスタが形成される領域８のうちの紙面右側は低電圧Ｐチャネルトランジスタが形成される領域８Ｐを示している。
まず、半導体基板２０を用意する。かかる半導体基板２０としては、例えばＰ型のシリコン基板を用意する。
次に、全面に、例えば熱酸化法により、膜厚１５ｎｍの熱酸化膜６４を形成する。
次に、全面に、例えばＣＶＤ法により、膜厚１５０ｎｍのシリコン窒化膜６６を形成する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、シリコン窒化膜６６をパターニングするためのものである。
次に、フォトレジスト膜をマスクとして、シリコン窒化膜６６をパターニングする。これにより、シリコン窒化膜より成るハードマスク６６が形成される。
次に、ドライエッチングにより、ハードマスク６６をマスクとして、半導体基板２０をエッチングする。これにより、半導体基板２０に溝６８が形成される（図８参照）。半導体基板２０に形成する溝６８の深さは、半導体基板２０の表面から例えば４００ｎｍとする。
次に、熱酸化法により、半導体基板２０のうちの露出している部分を酸化する。これにより、半導体基板２０のうちの露出している部分にシリコン酸化膜（図示せず）が形成される。
次に、図９に示すように、全面に、高密度プラズマＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜２２を形成する。
次に、図１０に示すように、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜６６の表面が露出するまでシリコン酸化膜２２を研磨する。こうして、シリコン酸化膜により素子分離領域２２が形成される。
次に、素子分離領域２２を硬化させるための熱処理を行う。熱処理条件は、例えば窒素雰囲気中で９００℃、３０分とする。
次に、メモリセルアレイ領域２に、チャネルドーピングを行う（図示せず）。
次に、例えば熱燐酸を用いたウエットエッチングにより、シリコン窒化膜６６を除去する。
次に、図１１に示すように、熱酸化法により、半導体基板２０の表面に犠牲酸化膜６９を成長する。
次に、図１２に示すように、メモリセルアレイ領域２に、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。埋め込み拡散層２４の上部は、Ｐ型のウェル２６となる。この際、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎにも、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、Ｎ型の埋め込み拡散層７０を枠状に形成する。かかる枠状の埋め込み拡散層７０は、半導体基板２０の表面から埋め込み拡散層２４の周縁部に至るように形成する。埋め込み拡散層２４と埋め込み拡散層７０とにより囲まれた領域は、Ｐ型のウェル７２Ｐとなる。
次に、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７２Ｎを形成する。
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎと、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐとに、チャネルドーピングを行う（図示せず）。
次に、半導体基板２０の表面に存在する犠牲酸化膜６９をエッチング除去する。
次に、全面に、熱酸化法により、膜厚１０ｎｍのトンネル絶縁膜２８を形成する。
次に、全面に、例えばＣＶＤ法により、膜厚９０ｎｍのポリシリコン膜３０を形成する。かかるポリシリコン膜３０としては、不純物がドープされたポリシリコン膜を形成する。
次に、周辺回路領域４に存在するポリシリコン膜３０をエッチング除去する。
次に、全面に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを順次積層して成る絶縁膜（ＯＮＯ膜）３２を形成する。かかる絶縁膜３２は、フローティングゲート３０ａとコントロールゲート３４ａとを絶縁するためのものである（図１３参照）。
次に、図１４に示すように、低電圧Ｎチャネルトランジスタが形成される領域８Ｎに、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル７４Ｐを形成する。
次に、低電圧Ｐチャネルトランジスタが形成される領域８Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７４Ｎを形成する。
次に、低電圧Ｎチャネルトランジスタが形成される領域８Ｎと、低電圧Ｐチャネルトランジスタが形成される領域８Ｐとに、チャネルドーピングを行う（図示せず）。
次に、周辺回路領域４に存在する絶縁膜（ＯＮＯ膜）３２をエッチング除去する。
次に、全面に、熱酸化法により、例えば膜厚１５ｎｍのゲート絶縁膜７６を形成する。
次に、ウエットエッチングにより、低電圧トランジスタが形成される領域８に存在するゲート絶縁膜７６を除去する。
次に、全面に、熱酸化法により、例えば膜厚３ｎｍのゲート絶縁膜７８を形成する。これにより、低電圧トランジスタが形成される領域８においては、例えば膜厚３ｎｍのゲート絶縁膜が形成される。一方、高耐圧トランジスタが形成される領域６においては、ゲート絶縁膜７６の膜厚は例えば１６ｎｍ程度となる。
次に、全面に、例えばＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜３４を形成する。
次に、全面に、反射防止膜８０を形成する（図１５参照）。
次に、図１６に示すように、フォトリソグラフィ技術を用い、反射防止膜８０、ポリシリコン膜３４、絶縁膜３２及びポリシリコン膜３０をドライエッチングする。これにより、ポリシリコンのフローティングゲート３０ａと、ポリシリコンのコントロールゲート３４ａとを有する積層体が、メモリセルアレイ領域２内に形成される。また、ポリシリコンのセレクトゲート３０ｂと、ポリシリコン膜３４ｂとを有する積層体がメモリセルアレイ領域２内に形成される。
次に、配線（第１金属配線）４６とセレクトゲート３０ｂとを接続すべき領域において、ポリシリコン膜３４ｂをエッチング除去する（図示せず）。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、メモリセルトランジスタＭＴのソース拡散層が形成される領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、図１７に示すように、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、メモリセルトランジスタＭＴのソース拡散層が形成される領域の上部に、フローティングゲート３０ａの下方領域内まで延在するように、ポケット領域となるＰ型の不純物拡散層３５が形成される。不純物拡散層３５は、例えば、ドーパント不純物としてＢＦ２ ＋を、基板の法線に対するチルト角を０°、ツイスト角を０／１８０°、加速エネルギーを３０ｋｅＶ、ドーズ量を１．２×１０１４ｃｍ−２としてイオン注入することにより形成する。ドーパント不純物としてＢＦ２ ＋を用いることにより、ドーパント不純物としてＢ＋を用いる場合と比較して、Ｐ型の不純物拡散層３５を浅く形成することができる。この後、フォトレジスト膜を剥離する。
次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、図１８に示すように、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、フローティングゲート３０ａの両側の半導体基板２０内、及びセレクトゲート３０ｂの両側の半導体基板２０内に、Ｎ型の第１の不純物拡散層３６ａ１及びＮ型の不純物拡散層３６ｂ、３６ｃ１が形成される。第１の不純物拡散層３６ａ１及び不純物拡散層３６ｂ、３６ｃ１は、例えば、ドーパント不純物としてＡｓ＋を、基板の法線に対するチルト角を０°、ツイスト角を０／１８０°、加速エネルギーを２０ｋｅＶ、ドーズ量を６．０×１０１２ｃｍ−２としてイオン注入することにより形成する。この後、フォトレジスト膜を剥離する。
次に、熱酸化法により、フローティングゲート３０ａの側壁部分、コントロールゲート３４ｂの側壁部分、セレクトゲート３０ｂの側壁部分及びポリシリコン膜３４ｂの側壁部分に、シリコン酸化膜８２を形成する。
次に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜８４を形成する。
次に、ドライエッチングにより、シリコン窒化膜８４を異方性エッチングすることにより、シリコン窒化膜のサイドウォール絶縁膜８４を形成する。この際、反射防止膜８０がエッチング除去されることとなる（図１９参照）。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、メモリセルトランジスタＭＴのソース拡散層が形成される領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、図２０に示すように、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、メモリセルトランジスタＭＴのソース拡散層が形成される領域に、Ｎ型の第２の不純物拡散層３６ａ２が形成される。第２の不純物拡散層３６ａ２は、例えば、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を７°、加速エネルギーを２０ｋｅＶ、ドーズ量を７．０×１０１３ｃｍ−２として４方向からイオン注入することにより形成する。この後、フォトレジスト膜を剥離する。
次に、フォトリソグラフィ技術を用い、高耐圧トランジスタが形成される領域６と低電圧トランジスタが形成される領域８のポリシリコン膜３４をパターニングする。これにより、ポリシリコン膜３４より成る高耐圧トランジスタのゲート電極３４ｃが形成される。また、ポリシリコン３４より成る低電圧トランジスタのゲート電極３４ｄが形成される。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の低濃度拡散層８６が形成される。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の低濃度拡散層８８が形成される。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｎチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の低濃度拡散層９０が形成される。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の低濃度拡散層９２が形成される。この後、フォトレジスト膜を剥離する。
こうして、図２１に示すように、周辺回路領域４に、ゲート電極３４ｃ、３４ｄ及び低濃度拡散層８６、８８、９０、９２が形成される。
次に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜９３を形成する。
次に、ドライエッチングにより、シリコン酸化膜９３を異方性エッチングする。これにより、フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分に、シリコン酸化膜のサイドウォール絶縁膜９３が形成される。また、セレクトゲート３０ｂとポリシリコン膜３４ｂとを有する積層体の側壁部分に、シリコン酸化膜のサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｃの側壁部分にシリコン酸化膜のサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｄの側壁部分にシリコン酸化膜のサイドウォール絶縁膜９３が形成される。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域２を露出する開口部（図示せず）、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）、及び低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、図２２に示すように、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、メモリセルトランジスタＭＴのソース拡散層が形成される領域に、Ｎ型の第３の不純物拡散層３６ａ３が形成される。また、選択トランジスタＳＴのドレイン拡散層が形成される領域に、Ｎ型の不純物拡散層３６ｃ２が形成される。また、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の高濃度拡散層９４が形成される。また、低電圧Ｎチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の高濃度拡散層１０２が形成される。第３の不純物拡散層３６ａ３、不純物拡散層３６ｃ２及び高濃度拡散層９４、１０２は、例えば、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を７°、加速エネルギーを１５ｋｅＶ、ドーズ量を２．０×１０１５ｃｍ−２として４方向からイオン注入することにより形成する。この後、フォトレジスト膜を剥離する。
こうして、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂとを有するメモリセルトランジスタＭＴが形成される。ソース拡散層３６ａは、第１乃至第３の不純物拡散層３６ａ１、３６ａ２、３６ａ３により形成される。また、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが形成される。ドレイン拡散層３６ｃは、不純物拡散層３６ｃ１、３６ｃ２により形成される。
また、Ｎ型の低濃度拡散層８６とＮ型の高濃度拡散層９４とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層９６が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層９６とを有する高耐圧Ｎチャネルトランジスタ１１０Ｎが形成される。高耐圧Ｎチャネルトランジスタ１１０Ｎは、高電圧回路（高耐圧回路）に用いられる。
また、Ｎ型の低濃度拡散層９０とＮ型の高濃度拡散層１０２とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層１０４が形成される。こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する低電圧Ｎチャネルトランジスタ１１２Ｎが形成される。低電圧Ｎチャネルトランジスタ１１２Ｎは、低電圧回路に用いられる。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の高濃度拡散層９８が形成される。Ｐ型の低濃度拡散層８８とＰ型の高濃度拡散層９８とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１００が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層１００とを有する高耐圧Ｐチャネルトランジスタ１１０Ｐが形成される。高耐圧Ｐチャネルトランジスタ１１０Ｐは、高電圧回路（高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の高濃度拡散層１０６が形成される。Ｐ型の低濃度拡散層９２とＰ型の高濃度拡散層１０６とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１０８が形成される。こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０８とを有する低電圧Ｐチャネルトランジスタ１１２Ｐが形成される。低電圧Ｐチャネルトランジスタ１１２Ｐは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
次に、例えばスパッタリング法により、全面に、例えば膜厚１０ｎｍのコバルト膜を形成する。
次に、熱処理を行うことにより、半導体基板２０の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、コントロールゲート３４ｃの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ポリシリコン膜３４ｄの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ゲート電極３４ｃ、３４ｄの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。こうして、ソース／ドレイン拡散層３６ａ、３６ｃ上にコバルトシリサイド膜３８ａ、３８ｂが形成される（図２３参照）。また、コントロールゲート３４ａ上にコバルトシリサイド膜３８ｃが形成される。また、ポリシリコン膜３４ｂ上にコバルトシリサイド膜３８ｄが形成される。また、ソース／ドレイン拡散層９６、１００、１０４、１０８上にコバルトシリサイド膜３８ｅが形成される。また、ゲート電極３４ｃ、３４ｄ上にコバルトシリサイド膜３８ｆが形成される。
次に、未反応のコバルト膜をエッチング除去する。
選択トランジスタＳＴのドレイン拡散層３６ｃ上に形成されたコバルトシリサイド膜３８ｂは、ドレイン電極として機能する。
メモリセルトランジスタＭＴのソース拡散層３６ａ上に形成されたコバルトシリサイド膜３８ａは、ソース電極として機能する。
高耐圧トランジスタ１１０Ｎ、１１０Ｐのソース／ドレイン拡散層９６、１００上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。
低電圧トランジスタ１１２Ｎ、１１２Ｐのソース／ドレイン拡散層１０４、１０８上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。
次に、図２４及び図２５に示すように、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜１１４を形成する。シリコン窒化膜１１４は、エッチングストッパとして機能するものである。
次に、全面に、例えばＣＶＤ法により、例えば膜厚１６００ｎｍのシリコン酸化膜（ＢＰＳＧ膜）１１６を形成する。こうして、シリコン窒化膜１１４とシリコン酸化膜１１６とを有する層間絶縁膜４０が形成される。
次に、ＣＭＰ法により、層間絶縁膜４０の表面を平坦化する。
次に、フォトリソグラフィ技術を用い、ソース／ドレイン電極３８ａ、３８ｂに達するコンタクトホール４２、ソース／ドレイン拡散層３８ｅに達するコンタクトホール４２、及び、コバルトシリサイド膜３８ｆに達するコンタクトホール４２を形成する（図２６、図２７参照）。
次に、全面に、例えばスパッタリング法により、例えば膜厚３０ｎｍのＴｉ膜と、例えば膜厚２０ｎｍのＴｉＮ膜とを順次積層し、これらの積層膜によりバリア層（図示せず）を形成する。
次に、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜４４を形成する。
次に、ＣＭＰ法により、層間絶縁膜４０の表面が露出するまでタングステン膜４４及びバリア層を研磨する。こうして、コンタクトホール４２内に、例えばタングステンの導体プラグ４４が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ４４が埋め込まれた層間絶縁膜４０上に、例えば、膜厚６０ｎｍのＴｉ膜と、膜厚３０ｎｍのＴｉＮ膜と、膜厚３６０ｎｍのＡｌ膜と、膜厚５ｎｍのＴｉ膜と、膜厚７０ｎｍのＴｉＮ膜を順次積層する。こうして、これらの積層膜４６が形成される。
次に、フォトリソグラフィ技術を用い、積層膜４６をパターニングする。こうして、積層膜により配線（第１金属配線層）４６が形成される。
次に、図２８及び図２９に示すように、例えば高密度プラズマＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜１１８を形成する。
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２０を形成する。シリコン酸化膜１１８とシリコン酸化膜１２０とにより層間絶縁膜４８が形成される。
次に、フォトリソグラフィ技術を用い、配線４６に達するコンタクトホール５０を層間絶縁膜４８に形成する。
次に、全面に、例えばスパッタリング法により、Ｔｉ膜とＴｉＮ膜とを順次積層し、これらの積層膜によりバリア層（図示せず）を形成する。
次に、全面に、例えばＣＶＤ法により、例えば膜厚３００nmのタングステン膜５２を形成する。
次に、ＣＭＰ法により、層間絶縁膜４８の表面が露出するまでタングステン膜５２及びバリア膜を研磨する。こうして、コンタクトホール５０内に、例えばタングステンの導体プラグ５２が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ５２が埋め込まれた層間絶縁膜４８上に、例えば、Ｔｉ膜とＴｉＮ膜とＡｌ膜とＴｉ膜とＴｉＮ膜とを順次積層する。こうして、これらの積層膜５４を形成する。
次に、フォトリソグラフィ技術を用い、積層膜５４をパターニングする。こうして、積層膜により配線（第２金属配線層）５４が形成される。
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１２２を形成する。
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２４を形成する。シリコン酸化膜１２２とシリコン酸化膜１２４とにより層間絶縁膜５６が形成される。
次に、フォトリソグラフィ技術を用い、配線５４に達するコンタクトホール５８を層間絶縁膜５６に形成する。
次に、全面に、例えばスパッタリング法により、Ｔｉ膜とＴｉＮ膜とを順次積層し、これらの積層膜によりバリア層（図示せず）を形成する。
次に、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜６０を形成する。
次に、ＣＭＰ法により、層間絶縁膜５６の表面が露出するまでタングステン膜６０及びバリア層を研磨する。こうして、コンタクトホール５８内に、例えばタングステンの導体プラグ６０（図２９参照）が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ６０が埋め込まれた層間絶縁膜５６上に、積層膜６２を形成する。
次に、フォトリソグラフィ技術を用い、積層膜６２をパターニングする。こうして、積層膜により配線（第３金属配線層）６２が形成される。
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１２６を形成する。
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２８を形成する。シリコン酸化膜１２６とシリコン酸化膜１２８とにより層間絶縁膜１３０が形成される。
次に、フォトリソグラフィ技術を用い、配線６２に達するコンタクトホール１３２を層間絶縁膜１３０に形成する。
次に、全面に、例えばスパッタリング法により、Ｔｉ膜とＴｉＮ膜とを順次積層し、これらの積層膜によりバリア層（図示せず）を形成する。
次に、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜１３４を形成する。
次に、ＣＭＰ法により、層間絶縁膜１３０の表面が露出するまでタングステン膜１３４及びバリア層を研磨する。こうして、コンタクトホール１３２内に、例えばタングステンの導体プラグ（図示せず）１３４が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ１３４が埋め込まれた層間絶縁膜１３０上に、積層膜１３６を形成する。
次に、フォトリソグラフィ技術を用い、積層膜１３６をパターニングする。こうして、積層膜により配線（第４金属配線層）１３６が形成される。
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１３８を形成する。
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１４０を形成する。シリコン酸化膜１３８とシリコン酸化膜１４０とにより層間絶縁膜１４２が形成される。
次に、フォトリソグラフィ技術を用い、配線１３６に達するコンタクトホール１４３を層間絶縁膜１４２に形成する。
次に、全面に、例えばスパッタリング法により、Ｔｉ膜とＴｉＮ膜とを順次積層し、これらの積層膜によりバリア層（図示せず）を形成する。
次に、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜１４４を形成する。
次に、ＣＭＰ法により、層間絶縁膜１４２の表面が露出するまでタングステン膜１４４及びバリア層を研磨する。こうして、コンタクトホール１４３内に、例えばタングステンの導体プラグ１４４が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ１４４が埋め込まれた層間絶縁膜１４２上に、積層膜１４５を形成する。
次に、フォトリソグラフィ技術を用い、積層膜１４５をパターニングする。こうして、積層膜により配線（第５金属配線層）１４５が形成される。
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１４６を形成する。
次に、例えばプラズマＣＶＤ法により、例えば膜厚１μｍのシリコン窒化膜１４８を形成する。
こうして本実施形態による半導体装置が製造される。
（評価結果）
次に、本実施形態による半導体装置の評価結果について図３０を用いて説明する。図３０は、実施例１、２及び比較例による半導体装置について、誤書き込みが発生した不良数をカウントした結果を示すグラフである。不良数を示すグラフ縦軸の目盛は、対数目盛となっている。なお、不良数は、比較例による半導体装置について発生した不良数を１として、実施例１、２による半導体装置について発生した不良数を規格化している。
実施例１による半導体装置は、本実施形態による半導体装置の製造方法により製造したものである。
比較例による半導体装置は、Ｐ型の不純物拡散層３５を形成するためのイオン注入の条件が実施例１による半導体装置とは異なっている。具体的には、比較例による半導体装置では、Ｐ型の不純物拡散層３５は、ドーパント不純物としてＢ＋を、基板の法線に対するチルト角を０°、ツイスト角を０／１８０°、加速エネルギーを２０ｋｅＶ、ドーズ量を６．３×１０１３ｃｍ−２としてイオン注入することにより形成した。また、比較例による半導体装置は、第２の不純物拡散層３６ａ２を形成するためのイオン注入を行っていない点で実施例１による半導体装置と異なっている。これらの点を除き、比較例による半導体装置は、実施例１による半導体装置と同様にして製造した。
なお、実施例２による半導体装置は、本実施形態とは第２の不純物拡散層３６ａ２を形成するタイミングが異なる後述の第２実施形態による半導体装置の製造方法により製造された半導体装置である。
図３０に示すグラフから明らかなように、実施例１による場合の不良数は、比較例による場合の不良数の１／１０に低減されていることが分かる。このことから、本実施形態によれば、誤書き込みを低減し得ることが分かる。
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図３１乃至図３４、及び前述した図３０を用いて説明する。図３１乃至図３４は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図１乃至図２９に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体装置の構成は、第１実施形態による半導体装置の構成とほぼ同様である。
本実施形態による半導体装置の製造方法は、第２の不純物拡散層３６ａ２を形成するタイミングが、第１実施形態による半導体装置の製造方法と異なっている。以下、本実施形態による半導体装置の製造方法について図３１乃至図３４を用いて説明する。
まず、図８乃至図１９に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜のサイドウォール絶縁膜８４までを形成する（図３１参照）。
なお、本実施形態では、第１実施形態と比較してサイドウォール絶縁膜８４を厚く形成する。すなわち、本実施形態では、例えばＣＶＤ法により、第１実施形態におけるシリコン窒化膜８４の膜厚と比較して例えば２０ｎｍ厚い例えば膜厚７０ｎｍのシリコン窒化膜８４を形成する。次に、ドライエッチングにより、このように第１実施形態と比較して比較して厚く形成したシリコン窒化膜８４を異方性エッチングすることにより、第１実施形態と比較して厚いシリコン窒化膜のサイドウォール絶縁膜８４を形成する。
次に、フォトリソグラフィ技術を用い、高耐圧トランジスタが形成される領域６と低電圧トランジスタが形成される領域８のポリシリコン膜３４をパターニングする。これにより、ポリシリコン膜３４より成る高耐圧トランジスタのゲート電極３４ｃが形成される。また、ポリシリコン３４より成る低電圧トランジスタのゲート電極３４ｄが形成される。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）及びメモリセルトランジスタＭＴのソース拡散層が形成される領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、図３２に示すように、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の低濃度拡散層８６が形成される。また、メモリセルトランジスタＭＴのソース拡散層が形成される領域に、Ｎ型の第２の不純物拡散層３６ａ２が形成される。低濃度拡散層８６及び第２の不純物拡散層３６ａ２は、例えば、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を０°、加速エネルギーを３５ｋｅＶ、ドーズ量を４．０×１０１３ｃｍ−２としてイオン注入することにより形成する。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の低濃度拡散層８８が形成される。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｎチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の低濃度拡散層９０が形成される。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の低濃度拡散層９２が形成される。この後、フォトレジスト膜を剥離する。
こうして、図３３に示すように、周辺回路領域４に、ゲート電極３４ｃ、３４ｄ及び低濃度拡散層８６、８８、９０、９２が形成される。
次に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜９３を形成する。
次に、ドライエッチングにより、シリコン酸化膜９３を異方性エッチングする。これにより、フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分に、シリコン酸化膜のサイドウォール絶縁膜９３が形成される。また、セレクトゲート３０ｂとポリシリコン膜３４ｂとを有する積層体の側壁部分に、シリコン酸化膜のサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｃの側壁部分にシリコン酸化膜のサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｄの側壁部分にシリコン酸化膜のサイドウォール絶縁膜９３が形成される。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域２を露出する開口部（図示せず）、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）、及び低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
次に、図３４に示すように、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、メモリセルトランジスタＭＴのソース拡散層が形成される領域に、Ｎ型の第３の不純物拡散層３６ａ３が形成される。また、選択トランジスタＳＴのドレイン拡散層が形成される領域に、Ｎ型の不純物拡散層３６ｃ２が形成される。また、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の高濃度拡散層９４が形成される。また、低電圧Ｎチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の高濃度拡散層１０２が形成される。第３の不純物拡散層３６ａ３、不純物拡散層３６ｃ２及び高濃度拡散層９４、１０２は、例えば、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を７°、加速エネルギーを１５ｋｅＶ、ドーズ量を２．０×１０１５ｃｍ−２として４方向からイオン注入することにより形成する。この後、フォトレジスト膜を剥離する。
こうして、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂとを有するメモリセルトランジスタＭＴが形成される。ソース拡散層３６ａは、第１乃至第３の不純物拡散層３６ａ１、３６ａ２、３６ａ３により形成される。また、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが形成される。ドレイン拡散層３６ｃは、不純物拡散層３６ｃ１、３６ｃ２により形成される。
次に、第１実施形態による半導体装置の製造方法と同様にして、周辺回路領域４において、Ｐ型の高濃度拡散層９８及びＰ型の高濃度拡散層１０６を順次形成する。
以後の工程は、図２３乃至図２９に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
本実施形態のように、１回のイオン注入により、高耐圧Ｎチャネルトランジスタの低濃度拡散層８６と、メモリセルトランジスタＭＴの第２の不純物拡散層３６ａ２とを同時に形成してもよい。このように、低濃度拡散層８６と第２の不純物拡散層３６ａ２とを同時に形成することにより、工程数を削減し、低コストに半導体装置を製造することができる。
次に、本実施形態による半導体装置の評価結果について前述した図３０を用いて説明する。
実施例２による半導体装置は、本実施形態による半導体装置の製造方法により製造したものである。
図３０に示すグラフから明らかなように、実施例２による場合の不良数は、実施例１による場合の不良数の１／３０に低減されていることが分かる。このことから、本実施形態によれば、誤書き込みを更に低減し得ることが分かる。
なお、書き込み特性については、実施例２による半導体装置は、実施例１による半導体装置と同等であることが確認されている。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、第１乃至第３の不純物拡散層３６ａ１、３６ａ２、３６ａ３、ポケット領域３５等の不純物拡散層を形成するためのイオン注入の条件として具体的な値を示して説明したが、イオン注入の条件は上記に記載の値に限定されるものではない。また、イオン注入に用いるドーパント不純物も、上記に記載の具体例に限定されるものではなく、種々のドーパント不純物を用いることができる。
また、上記実施形態では、情報の読み出し、書き込み及び消去を行う際の各部の電圧として具体的な値を示して説明したが、かかる電圧は上記実施形態に記載の値に限定されるものではない。情報の読み出し、書き込み及び消去を行う際の各部の電圧は、半導体装置の構造や世代等に応じて適宜設定することが望ましい。
また、上記実施形態において説明した半導体装置は、様々な電気機器、輸送機器等に適宜用いることができる。
以上の第１及び第２実施形態に関し、更に以下の付記を開示する。
（付記１） 半導体基板上にトンネル絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート上に絶縁膜を介して形成されたコントロールゲートと、前記フローティングゲートの両側の前記半導体基板内にチャネル領域を挟んで形成されたソース及びドレインと有するメモリセルトランジスタと、
前記半導体基板上にゲート絶縁膜を介して形成されたセレクトゲートと、前記セレクトゲートの両側の前記半導体基板内に形成されたソース及びドレインとを有する選択トランジスタとを有し、
前記メモリセルトランジスタの前記ドレインに前記選択トランジスタの前記ソースが接続され、
前記メモリセルトランジスタの前記ソースは、Ｎ型の第１の不純物拡散層と、前記第１の不純物拡散層よりも深いＮ型の第２の不純物拡散層と、前記第２の不純物拡散層内に形成され、前記第２の不純物拡散層よりも浅いＮ型の第３の不純物拡散層とを有し、
前記第２の不純物拡散層の不純物濃度は、前記第３の不純物拡散層の不純物濃度よりも低い
ことを特徴とする半導体装置。
（付記２） 付記１記載の半導体装置において、
前記メモリセルトランジスタと前記選択トランジスタとを有するメモリセルが、マトリクス状に複数配列されているメモリセルアレイと、
同一の列に存在する複数の前記選択トランジスタの前記ドレインを共通接続する複数のビット線と、
同一の行に存在する複数の前記メモリセルトランジスタの前記コントロールゲートを共通接続する複数の第１のワード線と、
同一の行に存在する複数の前記選択トランジスタの前記セレクトゲートを共通接続する複数の第２のワード線と、
同一の行に存在する複数の前記メモリセルトランジスタの前記ソースを共通接続する複数のソース線とを更に有する
ことを特徴とする半導体装置。
（付記３） 付記１又は２記載の半導体装置において、
前記第１の不純物拡散層よりも浅く、前記第１の不純物拡散層の前記チャネル領域側に形成されたＰ型のポケット領域を更に有する
ことを特徴とする半導体装置。
（付記４） 付記１乃至３のいずれかに記載の半導体装置において、
前記第１の不純物拡散層の前記フローティングゲート側端部は、前記フローティングゲートの下方領域内に位置している
ことを特徴とする半導体装置。
（付記５） 付記１乃至４のいずれかに記載の半導体装置において、
前記第２の不純物拡散層のうちの前記第３の不純物拡散層よりも深い部分の不純物濃度は、前記第１の不純物拡散層の前記フローティングゲート側端部における不純物濃度よりも低い
ことを特徴とする半導体装置。
（付記６） 付記１乃至５のいずれかに記載の半導体装置において、
前記第２の不純物拡散層の前記フローティングゲート側端部と前記チャネル領域との間に、前記第１の不純物拡散層の前記フローティングゲート側端部が位置している
ことを特徴とする半導体装置。
（付記７） 付記１乃至６のいずれかに記載の半導体装置において、
前記第１の不純物拡散層は、前記メモリセルトランジスタの前記ドレインを形成する第４の不純物拡散層と同じ深さである
ことを特徴とする半導体装置。
（付記８） 付記７記載の半導体装置において、
前記選択トランジスタの前記ソースは、前記第４の不純物拡散層により形成されている
ことを特徴とする半導体装置。
（付記９） 半導体基板上に、第１の絶縁膜を介して第１の導電膜を形成する工程と、
前記第１の導電膜上に第２の絶縁膜を介して第２の導電膜を形成する工程と、
前記第１の導電膜、前記第２の絶縁膜及び前記第２の導電膜をパターニングすることにより、前記第１の導電膜のフローティングゲートと前記フローティングゲート上に前記第２の絶縁膜を介して形成された前記第２の導電膜のコントロールゲートとを有する積層体を形成し、前記フローティングゲートに並行して、前記第１の導電膜のセレクトゲートとを形成する工程と、
前記フローティングゲートとコントロールゲートとを有するメモリセルトランジスタのソースとなる領域の前記半導体基板内に、Ｎ型の第１の不純物拡散層を形成する工程と、
前記積層体の側壁部分及び前記セレクトゲートの側壁部分に、第１のサイドウォール絶縁膜を形成する工程と、
前記メモリセルトランジスタの前記ソースとなる領域の前記半導体基板内に、前記第１の不純物拡散層よりも深いＮ型の第２の不純物拡散層を形成する工程と、
前記第１のサイドウォール絶縁膜が形成された前記積層体の側壁部分及び前記セレクトゲートの側壁部分に、第２のサイドウォール絶縁膜を形成する工程と、
前記第２の不純物拡散層内に、前記第２の不純物拡散層よりも浅く、前記第２の不純物拡散層よりも不純物濃度が高いＮ型の第３の不純物拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１０） 付記９記載の半導体装置の製造方法において、
前記積層体及び前記セレクトゲートを形成する工程の後、前記第１の不純物拡散層を形成する工程の前に、前記メモリセルトランジスタの前記ソースとなる領域の上部に、前記フローティングゲートの下方領域内まで延在するように、前記第１の不純物拡散層よりも浅いＰ型の第４の不純物拡散層を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１１） 付記９又は１０記載の半導体装置の製造方法において、
前記第１の不純物拡散層の前記フローティングゲート側端部は、前記フローティングゲートの下方領域内に位置している
ことを特徴とする半導体装置の製造方法。
（付記１２） 付記９乃至１１のいずれかに記載の半導体装置の製造方法において、
前記第２の不純物拡散層のうちの前記第３の不純物拡散層よりも深い部分の不純物濃度は、前記第１の不純物拡散層の前記フローティングゲート側端部における不純物濃度よりも低い
ことを特徴とする半導体装置の製造方法。
（付記１３） 付記９乃至１２のいずれかに記載の半導体装置の製造方法において、
前記半導体基板の周辺回路領域に、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたＮ型の第５の不純物拡散層を有するトランジスタを形成する工程を更に有し、
前記第２の不純物拡散層を形成する工程では、前記第２の不純物拡散層とともに前記第５の不純物拡散層を形成する
ことを特徴とする半導体装置の製造方法。
（付記１４） 付記９乃至１３のいずれかに記載の半導体装置の製造方法において、
前記第１の不純物拡散層を形成する工程では、前記第１の不純物拡散層を形成するとともに、前記メモリセルトランジスタのドレイン及び前記セレクトゲートを有する選択トランジスタのソースとなる領域の前記半導体基板内に、Ｎ型の第６の不純物拡散層を形成し、前記選択トランジスタのドレインとなる領域の前記半導体基板内に、Ｎ型の第７の不純物拡散層を形成する
ことを特徴とする半導体装置の製造方法。
図１は、第１実施形態による半導体装置を示す回路図である。 図２は、第１実施形態による半導体装置のメモリセルアレイを示す平面図である。 図３は、図２のＡ−Ａ′線断面図である。 図４は、図２のＢ−Ｂ′線断面図である。 図５は、図２のＣ−Ｃ′線断面図である。 図６は、第１実施形態による半導体装置のメモリセルトランジスタ及び選択トランジスタを示す拡大断面図である。 図７は、第１実施形態による半導体装置の読み出し方法、書き込み方法及び消去方法を示す図である。 図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 図１７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 図１８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。 図１９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。 図２０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。 図２１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。 図２２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。 図２３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。 図２４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。 図２５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。 図２６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。 図２７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。 図２８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２１）である。 図２９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２２）である。 図３０は、実施形態による半導体装置の評価結果を示すグラフである。 図３１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図３２は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図３０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図３１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図３５は、提案されている半導体装置のメモリセルアレイを示す平面図である。 図３６は、提案されている半導体装置のメモリセルを示す断面図である。 図３７は、提案されている半導体装置における情報を書き込む際の各部の電圧を示す平面図である。
符号の説明
２…メモリセルアレイ領域
４…周辺回路領域
６…高耐圧トランジスタが形成される領域
６Ｎ…高耐圧Ｎチャネルトランジスタが形成される領域
６Ｐ…高耐圧Ｐチャネルトランジスタが形成される領域
８…低電圧トランジスタが形成される領域
８Ｎ…低電圧Ｎチャネルトランジスタが形成される領域
８Ｐ…低電圧Ｐチャネルトランジスタが形成される領域
１０…メモリセルアレイ
１２…列デコーダ
１３…センスアンプ
１４…第１の行デコーダ
１６…第２の行デコーダ
１８…第３の行デコーダ
２０…半導体基板
２１…素子領域
２２…素子分離領域
２４…埋め込み拡散層
２６…ウェル
２８ａ…トンネル絶縁膜
２８ｂ…ゲート絶縁膜
３０ａ…フローティングゲート
３０ｂ…セレクトゲート
３２ａ、３２ｂ…絶縁膜
３３…チャネル領域
３４ａ…コントロールゲート
３４ｂ…ポリシリコン膜
３４ｃ、３４ｄ…ゲート電極
３５…ポケット領域、不純物拡散層
３６ａ…不純物拡散層、ソース拡散層
３６ａ１…第１の不純物拡散層
３６ａ２…第２の不純物拡散層
３６ａ３…第３の不純物拡散層
３６ｂ…不純物拡散層
３６ｃ…不純物拡散層、ドレイン拡散層
３６ｃ１…不純物拡散層
３６ｃ２…不純物拡散層
３８ａ…シリサイド層、ソース電極
３８ｂ…シリサイド層、ドレイン電極
３８ｃ〜３８ｆ…シリサイド層
４０…層間絶縁膜
４２…コンタクトホール
４４…導体プラグ
４６…配線（第１金属配線層）
４８…層間絶縁膜
５０…コンタクトホール
５２…導体プラグ
５４…配線（第２金属配線層）
５６…層間絶縁膜
５８…コンタクトホール
６０…導体プラグ
６２…配線（第３金属配線層）
６４…熱酸化膜
６６…シリコン窒化膜
６８…溝
７０…埋め込み拡散層
７２Ｐ…Ｐ型ウェル
７２Ｎ…Ｎ型ウェル
７４Ｐ…Ｐ型ウェル
７４Ｎ…Ｎ型ウェル
７６…ゲート絶縁膜
７８…ゲート絶縁膜
８０…反射防止膜
８２…シリコン酸化膜
８４…シリコン窒化膜、サイドウォール絶縁膜
８６…低濃度拡散層
８８…低濃度拡散層
９０…低濃度拡散層
９２…低濃度拡散層
９３…シリコン酸化膜、サイドウォール絶縁膜
９４…高濃度拡散層
９６…ソース／ドレイン拡散層
９８…高濃度拡散層
１００…ソース／ドレイン拡散層
１０２…高濃度拡散層
１０４…ソース／ドレイン拡散層
１０６…高濃度拡散層
１０８…ソース／ドレイン拡散層
１１０Ｎ…高耐圧Ｎチャネルトランジスタ
１１０Ｐ…高耐圧Ｐチャネルトランジスタ
１１２Ｎ…低電圧Ｎチャネルトランジスタ
１１２Ｐ…低電圧Ｐチャネルトランジスタ
１１４…シリコン窒化膜
１１６…シリコン酸化膜
１１８…シリコン酸化膜
１２０…シリコン酸化膜
１２２…シリコン酸化膜
１２４…シリコン酸化膜
１２６…シリコン酸化膜
１２８…シリコン酸化膜
１３０…層間絶縁膜
１３２…コンタクトホール
１３４…導体プラグ
１３６…配線（第４金属配線層）
１３８…シリコン酸化膜
１４０…シリコン酸化膜
１４２…層間絶縁膜
１４３…コンタクトホール
１４４…導体プラグ
１４５…配線
１４６…シリコン酸化膜
１４８…シリコン窒化膜
ＳＴ…選択トランジスタ
ＭＴ…メモリセルトランジスタ
ＭＣ…メモリセル
ＢＬ…ビット線
ＷＬ１…第１のワード線
ＷＬ２…第２のワード線
ＳＬ…ソース線
２００…メモリセルアレイ
２０２…半導体基板
２０４ａ…トンネル絶縁膜
２０４ｂ…ゲート絶縁膜
２０６ａ…フローティングゲート
２０６ｂ…セレクトゲート
２０８ａ、２０８ｂ…絶縁膜
２１０ａ…コントロールゲート
２１０ｂ…ポリシリコン層
２１２ａ、２１２ｂ、２１２ｃ…不純物拡散層

Claims (10)

  1. 半導体基板上にトンネル絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート上に絶縁膜を介して形成されたコントロールゲートと、前記フローティングゲートの両側の前記半導体基板内にチャネル領域を挟んで形成された第１のソース及び第１のドレインとを有するメモリセルトランジスタと、
    前記半導体基板上にゲート絶縁膜を介して形成されたセレクトゲートと、前記セレクトゲートの両側の前記半導体基板内に形成された第２のソース及び第２のドレインとを有する選択トランジスタとを有し、
    前記メモリセルトランジスタの前記第１のドレインに前記選択トランジスタの前記第２のソースが接続され、
    前記メモリセルトランジスタの前記第１のソースは、Ｎ型の第１の不純物拡散層と、前記第１の不純物拡散層よりも深いＮ型の第２の不純物拡散層と、前記第２の不純物拡散層内に形成され、前記第２の不純物拡散層よりも浅いＮ型の第３の不純物拡散層とを有し、
    前記第２の不純物拡散層の不純物濃度は、前記第３の不純物拡散層の不純物濃度よりも低く、
    前記第２の不純物拡散層の前記第１のドレイン側端部と前記チャネル領域との間に、前記第１の不純物拡散層の前記第１のドレイン側端部が位置している
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記メモリセルトランジスタと前記選択トランジスタとを有するメモリセルが、マトリクス状に複数配列されているメモリセルアレイと、
    同一の列に存在する複数の前記選択トランジスタの前記第２のドレインを共通接続する複数のビット線と、
    同一の行に存在する複数の前記メモリセルトランジスタの前記コントロールゲートを共通接続する複数の第１のワード線と、
    同一の行に存在する複数の前記選択トランジスタの前記セレクトゲートを共通接続する複数の第２のワード線と、
    同一の行に存在する複数の前記メモリセルトランジスタの前記第１のソースを共通接続する複数のソース線とを更に有する
    ことを特徴とする半導体装置。
  3. 請求項１又は２記載の半導体装置において、
    前記第１の不純物拡散層よりも浅く、前記第１の不純物拡散層の前記チャネル領域側に形成されたＰ型のポケット領域を更に有する
    ことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置において、
    前記第１の不純物拡散層の前記フローティングゲート側端部は、前記フローティングゲートの下方領域内に位置している
    ことを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか１項に記載の半導体装置において、
    前記第２の不純物拡散層のうちの前記第３の不純物拡散層よりも深い部分の不純物濃度は、前記第１の不純物拡散層の前記フローティングゲート側端部における不純物濃度よりも低い
    ことを特徴とする半導体装置。
  6. 半導体基板上に、第１の絶縁膜を介して第１の導電膜を形成する工程と、
    前記第１の導電膜上に第２の絶縁膜を介して第２の導電膜を形成する工程と、
    前記第１の導電膜、前記第２の絶縁膜及び前記第２の導電膜をパターニングすることにより、前記第１の導電膜のフローティングゲートと前記フローティングゲート上に前記第２の絶縁膜を介して形成された前記第２の導電膜のコントロールゲートとを有する積層体を形成し、前記フローティングゲートに並行して、前記第１の導電膜のセレクトゲートとを形成する工程と、
    前記フローティングゲートとコントロールゲートとを有するメモリセルトランジスタのソースとなる領域の前記半導体基板内に、Ｎ型の第１の不純物拡散層を形成する工程と、
    前記積層体の側壁部分及び前記セレクトゲートの側壁部分に、第１のサイドウォール絶縁膜を形成する工程と、
    前記メモリセルトランジスタの前記ソースとなる領域の前記半導体基板内に、前記第１の不純物拡散層よりも深いＮ型の第２の不純物拡散層を形成する工程と、
    前記第１のサイドウォール絶縁膜が形成された前記積層体の側壁部分及び前記セレクトゲートの側壁部分に、第２のサイドウォール絶縁膜を形成する工程と、
    前記第２の不純物拡散層内に、前記第２の不純物拡散層よりも浅く、前記第２の不純物拡散層よりも不純物濃度が高いＮ型の第３の不純物拡散層を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記積層体及び前記セレクトゲートを形成する工程の後、前記第１の不純物拡散層を形成する工程の前に、前記メモリセルトランジスタの前記ソースとなる領域の上部に、前記フローティングゲートの下方領域内まで延在するように、前記第１の不純物拡散層よりも浅いＰ型の第４の不純物拡散層を形成する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
  8. 請求項６又は７記載の半導体装置の製造方法において、
    前記第１の不純物拡散層の前記フローティングゲート側端部は、前記フローティングゲートの下方領域内に位置している
    ことを特徴とする半導体装置の製造方法。
  9. 請求項６乃至８のいずれか１項に記載の半導体装置の製造方法において、
    前記第２の不純物拡散層のうちの前記第３の不純物拡散層よりも深い部分の不純物濃度は、前記第１の不純物拡散層の前記フローティングゲート側端部における不純物濃度よりも低い
    ことを特徴とする半導体装置の製造方法。
  10. 請求項６乃至９のいずれか１項に記載の半導体装置の製造方法において、
    前記半導体基板の周辺回路領域に、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたＮ型の第５の不純物拡散層を有するトランジスタを形成する工程を更に有し、
    前記第２の不純物拡散層を形成する工程では、前記第２の不純物拡散層とともに前記第５の不純物拡散層を形成する
    ことを特徴とする半導体装置の製造方法。
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