JP5092938B2 - 半導体記憶装置及びその駆動方法 - Google Patents

Description

本発明は、半導体記憶装置及びその駆動方法に係り、特に、電荷を蓄積することにより情報を記憶する半導体記憶装置及びその駆動方法に関する。

書き換え可能な不揮発性半導体記憶装置として、メモリセルトランジスタのフローティングゲート等の電荷蓄積層に電荷を蓄積することにより情報を記憶するフラッシュメモリが知られている。フラッシュメモリでは、フローティングゲート等へ電荷を注入することにより情報の書き込みが行われ、フローティングゲート等に蓄積された電荷を引き抜くことにより情報の消去が行われる。Ｎ型のメモリセルトランジスタにおいて、負の電荷（電子）が注入されるとその閾値電圧Ｖｔは高い状態となり、また、蓄積された電子が引き抜かれるとその閾値電圧Ｖｔは低い状態となる。このようなメモリセルトランジスタの閾値電圧Ｖｔが高い書き込み状態及び閾値電圧Ｖｔが低い消去状態により、２値情報が記憶される。

フラッシュメモリは、その内部の基本回路構成によってＮＯＲ型やＮＡＮＤ型等が知られている。ＮＯＲ型フラッシュメモリにおいては、同一の列に存在する複数のメモリセルトランジスタＭＴがそれぞれ共通のビット線ＢＬに接続されている。

このようなＮＯＲ型フラッシュメモリにおいては、負の値又は０Ｖ近い値の閾値電圧Ｖｔを有するメモリセルトランジスタが存在すると、ビット線にリーク電流が流れるため、記憶情報が正確に読み出すことが困難である。なお、本明細書では、負の値又は０Ｖに近い値の閾値電圧Ｖｔを有するメモリセルトランジスタに起因してビット線に流れるリーク電流をコラムリークと称する。

コラムリークを防止するための技術としては、これまでに、コラムリーク防止用のトランジスタをソース線ＳＬに設け、このトランジスタをワード線ＷＬにより制御することが提案されている。提案されている技術では、記憶情報を読み出す際に、非選択のワード線に接続されたコラムリーク防止用のトランジスタをオフ状態とすることにより、コラムリークを防止することが行われている。
特開平１１−３３０４２６号公報 特開平９−２１３０９４号公報 特開平５−１９８１９０号公報 特開昭６２−６０２６６号公報

しかしながら、提案されている技術では、コラムリークを防止するためのトランジスタとしてゲート耐圧の高いトランジスタを用いる必要であった。

本発明の目的は、ゲート耐圧の高いトランジスタを必要とすることなく、コラムリークを防止し得る半導体記憶装置及びその駆動方法を提供することにある。

実施形態の一観点によれば、マトリクス状に配列された複数のメモリセルトランジスタと、同一の一の方向に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と、同一の一の方向に存在する複数の前記メモリセルトランジスタのソースを共通接続する複数のソース線と、前記一の方向に交差する同一の他の方向に存在する複数の前記メモリセルトランジスタのドレインを共通接続する複数のビット線と、前記ソース線にドレインが接続された第１のトランジスタと、前記第１のトランジスタのソースにドレインが接続され、前記ワード線にゲートが接続され、ソースが接地された第２のトランジスタと、複数の前記第１のトランジスタのゲートを共通接続する制御線とを有する半導体記憶装置が提供される。

開示の半導体記憶装置及びその駆動方法によれば、消去動作の際にソース線の電圧とワード線の電圧とが、それぞれ第１のトランジスタと第２のトランジスタとに分離して印加されるため、ゲート耐圧の高いトランジスタを必要とすることなく、コラムリークを防止することができる。

［第１実施形態］
第１実施形態による半導体記憶装置及びその駆動方法、並びにその半導体記憶装置の製造方法について図１乃至図３３を用いて説明する。

（半導体記憶装置）
はじめに、本実施形態による半導体記憶装置について図１乃至図８を用いて説明する。図１は、本実施形態による半導体記憶装置の回路構成を示す概略図である。図２は、本実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す回路図である。図３乃至図５は、本実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す平面図である。図６は、本実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す断面図である。図７は、本実施形態による半導体記憶装置において消去動作時に第１のトランジスタ及び第２のトランジスタに印加される電圧を説明する図である。図８は、提案されている従来の半導体記憶装置において消去動作時にコラムリーク防止用のトランジスタに印加される電圧を説明する図である。

まず、本実施形態による半導体記憶装置の回路構成について図１及び図２を用いて説明する。

本実施形態による半導体記憶装置は、ＮＯＲ型フラッシュメモリであり、複数のメモリセルトランジスタＭＴがマトリクス状に配列されたメモリセルアレイ１０を有している。メモリセルアレイ１０の周辺には、ワード線ＷＬに電圧を印加するためのワード線駆動回路１２と、ビット線ＢＬに電圧を印加するためのビット線駆動回路１４とが設けられている。ビット線駆動回路１４には、ビット線ＢＬに流れる電流を検出するためのセンスアンプ１６が接続されている。更に、メモリセルアレイ１０の周辺には、ワード線駆動回路１２に対向するように、コラムリークを防止するためのコラムリーク防止回路１８が設けられている。コラムリーク防止回路１８には、コラムリーク防止回路１６に形成された第１のトランジスタＴ１に制御線ＣＬを介して電圧を印加するための制御回路２０が接続されている。

メモリセルアレイ１０には、図２に示すように、複数のメモリセルトランジスタＭＴが行方向及び列方向に並ぶようにマトリクス状に配置されている。メモリセルトランジスタＭＴは、フローティングゲートとコントロールゲートとを有するスタック構造のゲート電極を有するＮ型トランジスタである。メモリセルトランジスタＭＴは、Ｐ型の半導体基板に形成されたＮ型ウェル内に形成された第１のＰ型ウェル３２に形成されている。第１のＰ型ウェル３２は、外部回路（図示せず）に接続されており、動作に応じて所定の電圧を印加できるようになっている。

メモリセルアレイ１０の各行に対応して、行方向に延在するワード線ＷＬがそれぞれ設けられている。各行に存在する複数のメモリセルトランジスタＭＴのコントロールゲートは、対応するワード線ＷＬによって共通接続されている。ワード線ＷＬはワード線駆動回路１２に接続されており、ワード線駆動回路１２により任意のワード線ＷＬに所定の電圧を印加できるようになっている。

また、メモリセルアレイ１０の互いに隣接する２つの行の各組に対応して、行方向に延在するソース線ＳＬがそれぞれ設けられている。互いに隣接する２つの行の各組に存在する複数のメモリセルトランジスタＭＴのソースは、対応するソース線ＳＬによって共通接続されている。このように、メモリセルアレイ１０の互いに隣接する２つの行は、１本のソース線ＳＬを共有している。

メモリセルアレイ１０の各列に対応して、列方向に延在するビット線ＢＬがそれぞれ設けられている。各列に存在する複数のメモリセルトランジスタＭＴのドレインは、対応するビット線ＢＬによって共通接続されている。ビット線ＢＬはビット線駆動回路１４に接続されており、ビット線駆動回路１４により任意のビット線ＢＬに所定の電圧を印加できるようになっている。

コラムリーク防止回路１８には、図２に示すように、各ソース線ＳＬに対応して第１のトランジスタＴ１がそれぞれ設けられ、各ワード線ＷＬに対応して第２のトランジスタＴ２がそれぞれ設けられている。第１のトランジスタＴ１及び第２のトランジスタＴ２は、後述の消去電圧以下のゲート耐圧を有するＮ型トランジスタである。第１のトランジスタＴ１及び第２のトランジスタＴ２は、Ｐ型の半導体基板に形成されたＮ型ウェル内に形成された、第１のＰ型ウェル３２とは電気的に分離された第２のＰ型ウェル３４に形成されている。第２のＰ型ウェル３４には、０Ｖの電圧が印加されるようになっている。

第１のトランジスタＴ１のドレインは、対応するソース線ＳＬに接続されている。第１のトランジスタＴ２のソースは、その第１のトランジスタＴ１が接続されたソース線ＳＬを共有する互いに隣接する２つの行のワード線ＷＬに対応して設けられた、２つの第２のトランジスタＴ２のドレインにそれぞれ接続されている。第２のトランジスタＴ２のゲートは、対応するワード線ＷＬに接続されている。

また、コラムリーク防止回路１８には、メモリセルアレイ１０の列方向と同方向に延在する制御線ＣＬが設けられている。複数の第１のトランジスタＴ１のゲートは、制御線ＣＬによって共通接続されている。制御線ＣＬは制御回路２０に接続されており、制御回路２０により、制御線ＣＬを介して第１のトランジスタＴ１のゲートに所定の電圧を印加できるようになっている。制御回路２０は、制御線ＣＬを介して第１のトランジスタＴ１のゲートに所定の電圧を印加することにより、第１のトランジスタＴ１を制御する。

また、コラムリーク防止回路１８には、メモリセルアレイ１０の列方向と同方向に延在する接地線（ＧＮＤ線）ＧＬが設けられている。複数の第２のトランジスタＴ２のソースは、接地線ＧＬに共通接続されて接地されている。

このように、本実施形態による半導体記憶装置は、ソース線ＳＬに対して直列接続された第１のトランジスタＴ１及び第２のトランジスタＴ２を有するコラムリーク防止回路１８を有している。

次に、本実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路の構造について図３乃至図６を用いて説明する。図３は、メモリセルトランジスタＭＴ、第１のトランジスタＴ１及び第２のトランジスタＴ２の配置を示している。図４は、ソース線ＳＬを含む第１配線層の配置を示している。図５は、ビット線ＢＬ及び接地線ＧＬを含む第２配線層の配置を示している。図６（ａ）は、図３のＡ−Ａ′線断面図である。図６（ｂ）は、図３のＢ−Ｂ′線断面図である。なお、図６（ａ）及び図６（ｂ）では、第１配線層、第２配線層及び導体プラグを省略し、電気的な接続関係を簡略して示している。

Ｐ型の半導体基板２２には、素子領域２４、２６を画定する素子分離領域２８が形成されている。素子分離領域２８は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。

素子領域２４、２６が画定された半導体基板２２内には、Ｎ型ウェル３０が形成されている。Ｎ型ウェル３０内には、メモリセルアレイ１０が形成される領域に第１のＰ型ウェル３２が形成され、コラムリーク防止回路１８が形成される領域に第２のＰ型ウェル３４が形成されている。第１のＰ型ウェル３２と第２のＰ型ウェル３４とは互いに電気的に分離されている。

第１のＰ型ウェル３２が形成された半導体基板２２上には、トンネル絶縁膜３６を介して、電荷蓄積層としてのフローティングゲート３８が形成されている。フローティングゲート３８上には、絶縁膜４０を介してコントロールゲート４２ａが形成されている。同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲート４２ａは、共通接続されている。すなわち、フローティングゲート３８上には、絶縁膜４０を介して、コントロールゲート４２ａを共通接続するワード線ＷＬが形成されている。

フローティングゲート３８の両側の半導体基板２２内には、Ｎ型の不純物拡散層４４ａ、４４ｂが形成されている。不純物拡散層４４ａは、メモリセルトランジスタＭＴのソース拡散層である。不純物拡散層４４ｂは、メモリセルトランジスタＭＴのドレイン拡散層である。

こうして、第１のＰ型ウェル３２が形成された半導体基板２２に、フローティングゲート３８とコントロールゲート４２ａとソース／ドレイン拡散層４４ａ、４４ｂとを有するＮ型のメモリセルトランジスタＭＴが形成されている。メモリセルトランジスタＭＴは、Ｐ型の半導体基板２２に形成されたＮ型ウェル３０内に第１のＰ型ウェル３２が形成されたトリプルウェルに形成されている。

第２のＰ型ウェル３４が形成された半導体基板２２上には、ゲート絶縁膜４６を介して、第１のトランジスタＴ１のゲート電極４２ｂが形成されている。第１のトランジスタＴ１のゲート電極４２ｂは、共通接続されている。すなわち、半導体基板２２上には、ゲート絶縁膜４６を介して、第１のトランジスタＴ１のゲート電極４２ｂを共通接続する制御線ＣＬが形成されている。

ゲート電極４２ｂの両側の半導体基板２２内には、Ｎ型の不純物拡散層４８ａ、４８ｂが形成されている。不純物拡散層４８ａは、第１のトランジスタＴ１のソース拡散層である。不純物拡散層４８ｂは、第１のトランジスタＴ１のドレイン拡散層である。

こうして、第２のＰ型ウェル３４が形成された半導体基板２２に、ゲート電極４２ｂとソース／ドレイン拡散層４８ａ、４８ｂとを有するＮ型の第１のトランジスタＴ１が形成されている。第１のトランジスタＴ１としては、消去動作時において第１のＰ型ウェル３２に印加される正電圧とワード線ＷＬに印加される負電圧との電圧差である消去電圧以下のゲート耐圧を有するトランジスタが用いられている。第１のトランジスタＴ１のゲート絶縁膜４６の膜厚は、例えば、ワード線駆動回路１２やビット線駆動回路１４に用いられる高耐圧トランジスタのゲート絶縁膜の膜厚と同じになっている。

また、第２のＰ型ウェル３４が形成された半導体基板２２上には、ゲート絶縁膜４６を介して、第２のトランジスタＴ２のゲート電極４２ｃが形成されている。

ゲート電極４２ｃの両側の半導体基板２２内には、Ｎ型の不純物拡散層４８ｃ、４８ａが形成されている。不純物拡散層４８ｃは、第２のトランジスタＴ２のソース拡散層である。不純物拡散層４８ａは、第２のトランジスタＴ２のドレイン拡散層である。第２のトランジスタＴ２のドレイン拡散層４８ａは、第１のトランジスタＴ１のソース拡散層４８ａと同一の不純物拡散層４８ａにより形成されている。

こうして、第２のＰ型ウェル３４が形成された半導体基板２２に、ゲート電極４２ｃとソース／ドレイン拡散層４８ｃ、４８ａとを有するＮ型の第２のトランジスタＴ２が形成されている。第２のトランジスタＴ２としては、消去動作時において第１のＰ型ウェル３２に印加される正電圧とワード線ＷＬに印加される負電圧との電圧差である消去電圧以下のゲート耐圧を有するトランジスタが用いられている。第２のトランジスタＴ２のゲート絶縁膜４６の膜厚は、例えば、ワード線駆動回路１２やビット線駆動回路１４に用いられる高耐圧トランジスタのゲート絶縁膜の膜厚と同じになっている。

第１のトランジスタＴ１及び第２のトランジスタＴ２は、Ｐ型の半導体基板２２に形成されたＮ型ウェル３０内に第２のＰ型ウェル３４が形成されたトリプルウェルに形成されている。

メモリセルトランジスタＭＴ、第１のトランジスタＴ１及び第２のトランジスタＴ２が形成された半導体基板２２上には、層間絶縁膜（図示せず）が形成されている。この層間絶縁膜には、導体プラグ５０、５２、５４、５６、５８、６０が埋め込まれている。導体プラグ５０は、メモリセルトランジスタＭＴのソース拡散層４４ａに接続されている。導体プラグ５２は、メモリセルトランジスタＭＴのドレイン拡散層４４ｂに接続されている。導体プラグ５４は、ワード線ＷＬに接続されている。導体プラグ５６は、第１のトランジスタＴ１のドレイン拡散層４８ｂに接続されている。導体プラグ５８は、第２のトランジスタＴ２のソース拡散層４８ｃに接続されている。導体プラグ６０は、第２のトランジスタＴ２のゲート電極４２ｃに接続されている。

導体プラグ５０、５２、５４、５６、５８、６０が埋め込まれた層間絶縁膜上には、第１配線層（ソース線ＳＬ、配線６２、６４、６６）が形成されている。

ソース線ＳＬは、メモリセルトランジスタＭＴのソース拡散層４４ａに接続された導体プラグ５０と、第１のトランジスタＴ１のドレイン拡散層４８ｂに接続された導体プラグ５６とに接続されている。こうして、ソース線ＳＬにより同一の行に存在する複数のメモリセルトランジスタＭＴのソース／ドレイン拡散層４４ａが共通接続されている。また、ソース線ＳＬに、第１のトランジスタＴ１のドレイン拡散層４８ｂが接続されている。

配線６２は、メモリセルトランジスタＭＴのドレイン拡散層４４ｂに接続された導体プラグ５２に接続されている。

配線６４は、ワード線ＷＬに接続された導体プラグ５４と、第２のトランジスタＴ２のゲート電極４２ｃに接続された導体プラグ６０とに接続されている。こうして、ワード線ＷＬと第２のトランジスタＴ２のゲート電極４２ｃとが配線６４を介して接続されている。

配線６６は、第２のトランジスタＴ２のソース拡散層４８ｃに接続された導体プラグ５８に接続されている。

第１配線層上には、層間絶縁膜（図示せず）が形成されている。この層間絶縁膜には、導体プラグ６８、７０が埋め込まれている。導体プラグ６８は、導体プラグ５２を介してメモリセルトランジスタＭＴのドレイン拡散層４４ｂに接続された配線６２に接続されている。導体プラグ７０は、導体プラグ５８を介して第２のトランジスタＴ２のソース拡散層４８ｃに接続された配線６６に接続されている。

導体プラグ６８、７０が埋め込まれた層間絶縁膜上には、第２配線層（ビット線ＢＬ、接地線ＧＬ）が形成されている。

ビット線ＢＬは、配線６２及び導体プラグ５２を介してメモリセルトランジスタＭＴのドレイン拡散層４４ｂに接続された導体プラグ６８に接続されている。こうして、ビット線ＢＬにより同一の列に存在する複数のメモリセルトランジスタＭＴのドレイン拡散層４４ｂが共通接続されている。

接地線ＧＬは、配線６６及び導体プラグ５８を介して第２のトランジスタＴ２のソース拡散層４８ｃに接続された導体プラグ７０に接続されている。こうして、接地線ＧＬにより複数の第２のトランジスタＴ２のソース拡散層４８ｃが共通接続されて接地されている。

こうして、本実施形態による半導体記憶装置のメモリセルアレイ１０及びコラムリーク防止回路１８が構成されている。

本実施形態による半導体記憶装置では、後述するように、読み出し動作時及び書き込み動作時において、制御回路２０により制御線ＣＬを介して第１のトランジスタＴ１のゲートに所定の電圧が印加される。これにより、すべてのソース線ＳＬに接続された第１のトランジスタＴ１がオン状態となる。他方、第２のトランジスタＴ２のゲートは、ワード線ＷＬに接続されている。このため、選択されたメモリセルトランジスタＭＴが接続されたワード線ＷＬに接続された第２のトランジスタＴ２だけがオン状態となり、それ以外の第２のトランジスタＴ２はオフ状態となる。これにより、選択されたメモリセルトランジスタＭＴが接続されたソース線ＳＬのみが接地線ＧＬに導通し、それ以外のソース線ＳＬが接地線ＧＬから遮断される。したがって、選択されていないメモリセルトランジスタＭＴにおいてビット線ＢＬからソース線ＳＬに電流が流れるのを防止することができ、コラムリークを防止することができる。

また、本実施形態による半導体記憶装置では、後述するように、消去動作時においては、制御回路２０により、すべてのソース線ＳＬに接続された第１のトランジスタＴ１がオフ状態とされる。第１のトランジスタＴ１のドレインには、ソース線ＳＬの電圧が印加される。ここで、本実施形態では、後述するように、第１のＰ型ウェル３２に正電圧を印加することによりメモリセルトランジスタＭＴの情報を消去するチャネル消去を行う。このため、ソース線ＳＬの電圧は、第１のＰ型ウェル３２に印加した正電圧と同程度の正電圧となり、この正電圧が第１のトランジスタＴ１のドレインに印加される。他方、第２のトランジスタＴ２のゲートには、ワード線ＷＬの負電圧が印加される。このように、本実施形態では、消去動作時において、ソース線ＳＬの正電圧とワード線ＷＬの負電圧とが、それぞれオフ状態の第１のトランジスタＴ１のドレインと、第２のトランジスタＴ２のゲートとに分離して印加される。

図７は、本実施形態による半導体記憶装置の消去動作時に第１のトランジスタＴ１及び第２のトランジスタＴ２に印加される電圧を示している。なお、図７においては、第１のトランジスタＴ１及び第２のトランジスタＴ２のソース、ドレインの位置は、メモリセルトランジスタＭＴのソース、ドレインの位置と逆向きに示されている。

第１のトランジスタＴ１のゲートには、制御回路２０により制御線ＣＬを介して０Ｖが印加される。これにより、第１のトランジスタＴ１は、オフ状態とされる。

メモリセルトランジスタＭＴの情報を消去するため、ワード線ＷＬの電圧は所定の負電圧Ｖ１とされる。また、ソース線ＳＬの電圧は、第１のＰ型ウェル３２に印加した正電圧と同程度の正電圧Ｖ２となる。

このとき、ソース線ＳＬの正電圧Ｖ２が第１のトランジスタＴ１のドレインに印加されるのに対して、ワード線ＷＬの負電圧Ｖ１が第１のトランジスタＴ１に印加されることはない。また、ワード線ＷＬの負電圧Ｖ１が第２のトランジスタＴ２のゲートに印加されるのに対して、ソース線ＳＬの正電圧Ｖ２が第２のトランジスタＴ２に印加されることはない。

したがって、本実施形態では、コラムリークを防止するための第１のトランジスタＴ１及び第２のトランジスタＴ２として、ゲート絶縁膜が比較的薄く、ゲート耐圧の比較的低いトランジスタを用いることができる。具体的には、本実施形態では、第１のトランジスタＴ１及び第２のトランジスタＴ２として、第１のＰ型ウェル３２に印加される正電圧とワード線ＷＬに印加される負電圧との電圧差である消去電圧以下のゲート耐圧を有するトランジスタが用いられている。

ところで、従来、コラムリークを防止するべく、各ソース線ＳＬに対して１つのコラムリーク防止用のトランジスタを設けることが提案さている。図８は、提案されている半導体記憶装置の消去動作時にコラムリーク防止用のトランジスタに印加される電圧を示している。

提案されている半導体記憶装置では、図８に示すように、メモリセルトランジスタＭＴのコントロールゲートと、コラムリーク防止用のトランジスタＴ′のゲートとがワード線ＷＬを介して接続される。また、メモリセルトランジスタＭＴのソースと、コラムリーク防止用のトランジスタＴ′のソース／ドレインの一方とがソース線ＳＬを介して接続される。トランジスタＴ′のソース／ドレインの他方は、接地線ＧＬに接続されて接地される。

図８に示す提案されている半導体記憶装置では、消去動作時において、ワード線ＷＬの負電圧Ｖ１がトランジスタＴ′のゲートに印加され、ソース線ＳＬの正電圧Ｖ２がトランジスタＴ′のソース／ドレインの一方に印加される。このため、トランジスタＴ′にも消去電圧が直接印加されることになる。

このように、提案されている従来の半導体記憶装置では、非常に高い消去電圧がコラムリーク防止用のトランジスタＴ′に直接印加されることになる。このため、コラムリーク防止用のトランジスタのゲート耐圧を消去電圧よりも高くする必要があった。

これに対して、本実施形態によれば、提案されている半導体記憶装置とは異なり、ゲート耐圧が消去電圧以下の第１のトランジスタＴ１及び第２のトランジスタＴ２を用いてコラムリークを防止することができる。

（半導体記憶装置の駆動方法）
次に、本実施形態による半導体記憶装置の駆動方法について図９乃至図１２を用いて説明する。図９は、本実施形態による半導体記憶装置の駆動方法における各部の電圧を示す図である。図９において括弧内は非選択線の電圧を示している。

（読み出し方法）
まず、本実施形態による半導体記憶装置の読み出し方法について図９及び図１０を用いて説明する。図１０は、本実施形態による半導体記憶装置の読み出し方法を示す回路図である。

メモリセルトランジスタＭＴに記憶された情報を読み出す際には、各部の電圧を図９及び図１０に示すように設定する。

制御線ＣＬには、制御回路２０により、例えば５Ｖの正電圧を常時印加する。これにより、第１のトランジスタＴ１は常時オン状態となる。

第１のＰ型ウェル３２及び第２のＰ型ウェル３４には、それぞれ０Ｖの電圧を印加する。

次に、選択すべきメモリセルトランジスタ（選択メモリセルトランジスタ）ＭＴｓのアドレスを確定する。

待機状態のビット線ＢＬ及びワード線ＷＬの電圧は０Ｖとなっている。待機状態のビット線ＢＬ及びワード線ＷＬに対して、以下のように電圧を印加する。

まず、選択メモリセルトランジスタＭＴｓが接続されたビット線（選択ビット線）ＢＬｓに、ビット線駆動回路１４により例えば０．５Ｖの正電圧を印加する。他方、選択ビット線ＢＬｓ以外のビット線ＢＬの電圧は０Ｖのままとする。

次いで、選択ビット線ＢＬｓをセンスアンプ１６に接続する。

次いで、選択メモリセルトランジスタＭＴｓが接続されたワード線（選択ワード線）ＷＬｓに、ワード線駆動回路１２により例えば３Ｖの正電圧を印加する。選択ワード線ＷＬｓに電圧が印加されることにより、選択ワード線ＷＬｓに接続された第２のトランジスタＴ２がオフ状態からオン状態となる。他方、選択ワード線ＷＬｓ以外のワード線ＷＬの電圧は０Ｖのままとする。このため、選択ワード線ＷＬｓ以外のワード線ＷＬに接続された第２のトランジスタＴ２はオフ状態のままとなる。

選択メモリセルトランジスタＭＴｓが接続されたソース線ＳＬは、対応して設けられた第１のトランジスタＴ１及び第２のトランジスタＴ２がともにオン状態となっているため、接地線ＧＬに導通する。他方、選択メモリセルトランジスタＭＴｓが接続されたソース線ＳＬ以外のソース線ＳＬは、対応して設けられた第２のトランジスタＴ２がオフ状態となっているため、接地線ＧＬから遮断される。したがって、本実施形態では、選択メモリセルトランジスタＭＴｓにおいて、消去状態であれば、選択ビット線ＢＬｓからソース線ＳＬに電流が流れることができる。これに対して、選択メモリセルトランジスタＭＴｓ以外のメモリセルトランジスタＭＴにおいては、その閾値電圧Ｖｔがリーク電流を生じうる値であっても、ビット線ＢＬからソース線ＳＬに電流が流れることができない。したがって、本実施形態によれば、コラムリークを防止することができる。

次いで、選択ビット線ＢＬｓに流れる電流をセンスアンプ１６により検出する。そして、センスアンプ１６により検出された電流の値に応じて、選択メモリセルトランジスタＭＴｓが書き込み状態であるか消去状態であるかを判定する。すなわち、選択ビット線ＢＬｓに電流が流れると、選択メモリセルトランジスタＭＴｓが消去状態であると判定する。また、選択ビット線ＢＬｓに電流が流れないと、選択メモリセルトランジスタＭＴｓが書き込み状態であると判定する。こうして、選択メモリセルトランジスタＭＴｓに記憶された情報が読み出される。本実施形態では、コラムリークが防止されているため、選択メモリセルトランジスタＭＴｓに記憶された情報を正確に読み出すことができる。

（書き込み方法）
次に、本実施形態による半導体記憶装置の書き込み方法について図９及び図１１を用いて説明する。図１１は、本実施形態による半導体記憶装置の書き込み方法を示す回路図である。

メモリセルトランジスタＭＴに情報を書き込む際には、各部の電圧を図９及び図１１に示すように設定する。

第１のＰ型ウェル３２及び第２のＰ型ウェル３４には、それぞれ０Ｖの電圧を印加する。

次に、選択メモリセルトランジスタＭＴｓのアドレスを確定する。

待機状態の制御線ＣＬ、ワード線ＷＬ及びビット線ＢＬの電圧は０Ｖとなっている。待機状態の制御線ＣＬ、ビット線ＢＬ及びワード線ＷＬには、以下のように電圧を印加する。

まず、制御線ＣＬには、制御回路２０により、例えば５Ｖの正電圧を印加する。これにより、第１のトランジスタＴ１はオフ状態からオン状態となる。

次いで、選択ビット線ＢＬｓに、ビット線駆動回路１４により例えば５Ｖの正電圧を印加する。他方、選択ビット線ＢＬｓ以外のビット線ＢＬの電圧は０Ｖのままとする。

次いで、選択ワード線ＷＬｓに、ワード線駆動回路１２により例えば９Ｖの正電圧を印加する。選択ワード線ＷＬｓに電圧が印加されることにより、選択ワード線ＷＬｓに接続された第２のトランジスタＴ２がオフ状態からオン状態となる。他方、選択ワード線ＷＬｓ以外のワード線ＷＬの電圧は０Ｖのままとする。このため、選択ワード線ＷＬｓ以外のワード線ＷＬに接続された第２のトランジスタＴ２はオフ状態のままとなる。

各部の電圧を上記のように設定すると、選択メモリセルトランジスタＭＴｓのソース拡散層４４ａとドレイン拡散層４４ｂとの間に電流が流れ、これに伴って発生するホットエレクトロンの一部がフローティングゲート３８に注入される。フローティングゲート３８に負の電荷（電子）が注入されることにより、選択メモリセルトランジスタＭＴｓの閾値電圧Ｖｔは高い状態となる。こうして、選択メモリセルトランジスタＭＴｓが書き込み状態となる。

こうして、選択メモリセルトランジスタＭＴｓに情報が書き込まれる。書き込み動作の際においても、上述した読み出し動作の場合と同様に、選択メモリセルトランジスタＭＴｓが接続されたソース線ＳＬ以外のソース線ＳＬは、対応して設けられた第２のトランジスタＴ２がオフ状態となっているため、接地線ＧＬから遮断される。したがって、本実施形態によれば、書き込み動作の際にもコラムリークを防止することができ、メモリセルトランジスタＭＴへの誤書き込みを防止することができる。

（消去方法）
次に、本実施形態による半導体記憶装置の消去方法について図９及び図１２を用いて説明する。図１２は、本実施形態による半導体記憶装置の消去方法を示す回路図である。

メモリセルトランジスタＭＴに記憶された情報を消去する際には、各部の電圧を図９及び図１２に示すように設定する。本実施形態では、第１のＰ型ウェル３２に所定の電圧を印加することにより情報を消去するチャネル消去を行う。なお、メモリセルトランジスタＭＴの情報の消去は、例えばセクタ単位で行う。

第２のＰ型ウェル３４には、０Ｖの電圧を印加する。

制御線ＣＬには、制御回路２０により０Ｖの電圧を印加する。これにより、第１のトランジスタＴ１はオフ状態となる。

消去対象のセクタにおけるすべてのビット線ＢＬは、ビット線駆動回路１４によりフローティング状態（Ｆ）とする。

消去対象のセクタにおけるすべてのワード線ＷＬには、ワード線駆動回路１２により例えば−９Ｖの負電圧を印加する。

第１のＰ型ウェル３２には、例えば９Ｖの正電圧を印加する。

各部の電圧を上記のように設定すると、フローティングゲート３８と第１のＰ型ウェル３２との間に形成されたトンネル絶縁膜３６に高電圧が印加され、フローティングゲート３８に蓄積された電子がトンネル現象によって第１のＰ型ウェル３２に引き抜かれる。フローティングゲート３８に蓄積された電子が引き抜かれるとメモリセルトランジスタＭＴの閾値電圧Ｖｔは低い状態となる。こうして、消去対象のセクタにおけるメモリセルトランジスタＭＴが消去状態となる。

こうして、消去対象のセクタにおけるメモリセルトランジスタＭＴに記憶された情報が消去される。

ここで、第１のＰ型ウェル３２に９Ｖの正電圧が印加されると、メモリセルトランジスタＭＴのソース拡散層４４ａには順方向のバイアスが印加される。これにより、ソース線ＳＬの電圧が、第１のＰ型ウェル３２に印加した電圧と同程度の約９Ｖとなる。この結果、第１のトランジスタＴ１のドレイン拡散層４８ｂには、約９Ｖの正電圧が印加される。

他方、ワード線ＷＬには−９Ｖの負電圧が印加されるため、第２のトランジスタＴ２のゲート電極４２ｃには、−９Ｖの負電圧が印加される。

このように、本実施形態では、メモリセルトランジスタＭＴの情報を消去する際に、第１のＰ型ウェル３２の正電圧（ソース線ＳＬの正電圧）とワード線ＷＬの負電圧とがそれぞれ第１のトランジスタＴ１と第２のトランジスタＴ２とに分離されて印加される。すなわち、両電圧が、第１のトランジスタＴ１及び第２のトランジスタＴ２のいずれか一方に同時に印加されることはない。したがって、本実施形態では、コラムリークを防止するための第１のトランジスタＴ１及び第２のトランジスタＴ２として、ゲート絶縁膜が比較的薄く、ゲート耐圧の比較的低いトランジスタを用いることができる。具体的には、本実施形態では、第１のトランジスタＴ１及び第２のトランジスタＴ２として、第１のＰ型ウェル３２に印加される正電圧とワード線ＷＬに印加される負電圧との電圧差である消去電圧以下のゲート耐圧を有するトランジスタを用いることができる。

（半導体記憶装置の製造方法）
次に、本実施形態による半導体記憶装置の製造方法について図１３乃至図３３を用いて説明する。図１３乃至図３３は、本実施形態による半導体記憶装置の製造方法を示す工程断面図である。図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２５（ａ）、図２６（ａ）、図２７（ａ）、図２８、図３０及び図３２は、メモリセルトランジスタＭＴが形成されるメモリセルアレイ領域２を示している。図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２５（ａ）、図２６（ａ）、図２７（ａ）、図２８、図３０及び図３２の紙面左側の図は、ワード線ＷＬの延在方向に沿った断面に対応している。図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２５（ａ）、図２６（ａ）、図２７（ａ）、図２８、図３０及び図３２の紙面右側の図は、ワード線ＷＬの延在方向に垂直な方向に沿った断面に対応している。図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２５（ｂ）、図２６（ｂ）、図２７（ｂ）、図２９、図３１及び図３３は、周辺回路領域４を示している。図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２５（ｂ）、図２６（ｂ）、図２７（ｂ）、図２９、図３１及び図３３の紙面左側は、高耐圧トランジスタが形成される領域６を示している。高耐圧トランジスタが形成される領域６は、紙面左側から順に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎ、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐ及び高耐圧Ｎチャネルトランジスタが形成される領域６Ｎ′となっている。図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２５（ｂ）、図２６（ｂ）、図２７（ｂ）、図２９、図３１及び図３３の紙面右側は、低電圧トランジスタ（ロジックトランジスタ）が形成される領域８を示している。低電圧トランジスタが形成される領域８は、紙面左側から順に、低電圧Ｎチャネルトランジスタ（Ｎチャネルロジックトランジスタ）が形成される領域８Ｎ及び低電圧Ｐチャネルトランジスタ（Ｐチャネルロジックトランジスタ）が形成される領域８Ｐとなっている。第１のトランジスタＴ１及び第２のトランジスタＴ２としては、例えば、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに形成される高耐圧Ｎチャネルトランジスタが用いられる。

まず、半導体基板２２として、例えばＰ型シリコン基板を用意する。

次いで、全面に、例えば熱酸化法により、例えば膜厚１５ｎｍの熱酸化膜７２を形成する。

次いで、全面に、例えばＣＶＤ法により、例えば膜厚１３０ｎｍのシリコン窒化膜７４を形成する。

次いで、シリコン窒化膜７４をパターニングする。こうして、シリコン窒化膜によりハードマスク７４が形成される。

次いで、ドライエッチングにより、ハードマスク７４をマスクとして、半導体基板２２をエッチングする。これにより、半導体基板２２に素子分離溝７６が形成される（図１３参照）。半導体基板２２に形成する素子分離溝７６の深さは、半導体基板２２の表面から例えば３００ｎｍとする。

次いで、全面に、例えば高密度プラズマＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜２８を形成する（図１４参照）。

次いで、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜７４の表面が露出するまでシリコン酸化膜２８を研磨する。こうして、シリコン酸化膜により素子分離領域２８が形成される（図１５参照）。

次いで、例えば熱燐酸を用いたウェットエッチングにより、シリコン窒化膜７４を除去する。

次いで、例えば熱酸化法により、半導体基板２２の表面に犠牲酸化膜７８を形成する（図１６参照）。

次いで、メモリセルアレイ領域２に、Ｎ型のドーパント不純物を注入することにより、埋め込みＮ型ウェル３０を形成する。この際、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎにも、Ｎ型のドーパント不純物を注入することにより、埋め込みＮ型ウェル３０を形成する。

次いで、メモリセルアレイ領域２に、Ｐ型のドーパント不純物を注入することにより、第１のＰ型ウェル３２を形成する。この際、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎにも、Ｐ型のドーパント不純物を注入することにより、第２のＰ型ウェル３４を形成する。

次いで、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型ウェル８０を形成する。この際、Ｐ型ウェル３２、３４を囲むようにＮ型ウェル８１を形成し、トリプルウェルを形成する。この結果、第１のＰ型ウェル３２と第２のＰ型ウェル３４とが互いに電気的に分離される。

次いで、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎ、６Ｎ′と、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐとに、チャネルドーピングを行う。

次いで、例えば弗酸を用いたウェットエッチングにより、半導体基板２２の表面に存在する犠牲酸化膜７８を除去する。

次いで、全面に、例えば熱酸化法により、例えば膜厚１０ｎｍのトンネル絶縁膜３６を形成する。

次いで、全面に、例えばＣＶＤ法により、例えば膜厚９０ｎｍのポリシリコン膜３８を形成する（図１７参照）。

次いで、フォトリソグラフィ及びドライエッチングにより、メモリセルアレイ領域２におけるポリシリコン膜３８をパターニングする。この際、周辺回路領域４に存在するポリシリコン膜３８を除去する。

次いで、全面に、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜を順次積層し、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造の絶縁膜（ＯＮＯ膜）４０を形成する。ＯＮＯ膜４０は、ボトム酸化膜の膜厚を例えば５ｎｍ、シリコン窒化膜の膜厚を例えば８ｎｍ、トップ酸化膜の膜厚を例えば５ｎｍとする。

次いで、低電圧Ｎチャネルトランジスタが形成される領域８Ｎに、Ｐ型のドーパント不純物を導入することにより、Ｐ型ウェル８２を形成する。

次いで、低電圧Ｐチャネルトランジスタが形成される領域８Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型ウェル８４を形成する（図１８参照）。

次いで、低電圧Ｎチャネルトランジスタが形成される領域８Ｎと、低電圧Ｐチャネルトランジスタが形成される領域８Ｐとに、チャネルドーピングを行う。

次いで、周辺回路領域４に存在する絶縁膜（ＯＮＯ膜）４０をエッチング除去する。

次いで、周辺回路領域４の全面に、例えば熱酸化法により、例えば膜厚１５ｎｍの熱酸化膜８６を形成する（図１９参照）。

次いで、例えばウェットエッチングにより、低電圧トランジスタが形成される領域８に存在する熱酸化膜８６を除去する。

次いで、周辺回路領域４の全面に、例えば熱酸化法により、例えば膜厚３ｎｍの熱酸化膜８８を形成する。これにより、低電圧トランジスタが形成される領域８においては、例えば膜厚３ｎｍの熱酸化膜のゲート絶縁膜８８が形成される。一方、高耐圧トランジスタが形成される領域６においては、例えば膜厚１６ｎｍの熱酸化膜のゲート絶縁膜８６が形成される（図２０参照）。

次いで、全面に、例えばＣＶＤ法により、例えば１８０ｎｍのポリシリコン膜４２を形成する。

次いで、全面に、反射防止膜９０を形成する（図２１参照）。反射防止膜９０としては、例えばシリコン窒化膜を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、反射防止膜９０、ポリシリコン膜４２、絶縁膜４０及びポリシリコン膜３８をパターニングする。これにより、メモリセルアレイ領域２に、ポリシリコン膜のフローティングゲート３８と、ポリシリコン膜のコントロールゲート４２ａとを有する積層体が形成される（図２２参照）。

次いで、フォトリソグラフィにより、周辺回路領域４を覆い、メモリセルアレイ領域２を露出するフォトレジスト膜（図示せず）を形成する。

次いで、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２２内に導入する。これにより、フローティングゲート３８の両側の半導体基板２２内に、不純物拡散層４４ａ、４４ｂが形成される（図２３参照）。この後、フォトレジスト膜を除去する。

こうして、フローティングゲート３８とコントロールゲート４２ａとソース／ドレイン拡散層４４ａ、４４ｂとを有するメモリセルトランジスタＭＴが形成される。

次いで、熱酸化法により、フローティングゲート３８の側壁部分及びコントロールゲート４２ａの側壁部分に、シリコン酸化膜９２を形成する。

次いで、全面に、例えばＣＶＤ法により、例えば膜厚５ｎｍのシリコン窒化膜９４を形成する。

次いで、ドライエッチングにより、シリコン窒化膜９４を異方性エッチングすることにより、シリコン窒化膜のサイドウォール絶縁膜９４を形成する（図２４参照）。この際、反射防止膜９０がエッチング除去される。

次いで、フォトリソグラフィ及びドライエッチングにより、高耐圧トランジスタが形成される領域６と低電圧トランジスタが形成される領域８のポリシリコン膜４２をパターニングする。これにより、高耐圧トランジスタのゲート電極として、ポリシリコン膜４２によりゲート電極９６が形成される。また、低電圧トランジスタのゲート電極として、ポリシリコン膜４２によりゲート電極９８が形成される。

次いで、フォトリソグラフィにより、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎ、６Ｎ′を露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。

次いで、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２２内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極９６の両側の半導体基板２２内に、Ｎ型の低濃度拡散層１００が形成される。この後、フォトレジスト膜を除去する。

次いで、フォトリソグラフィにより、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。

次いで、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２２内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極９６の両側の半導体基板２２内に、Ｐ型の低濃度拡散層１０２が形成される。この後、フォトレジスト膜を除去する。

次いで、フォトリソグラフィにより、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。

次いで、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２２内に導入する。これにより、低電圧Ｎチャネルトランジスタのゲート電極９８の両側の半導体基板２０内に、Ｎ型の低濃度拡散層１０４が形成される。この後、フォトレジスト膜を除去する。

次いで、フォトリソグラフィにより、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。

次いで、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２２内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極９８の両側の半導体基板２２内に、Ｐ型の低濃度拡散層１０６が形成される。この後、フォトレジスト膜を除去する（図２５参照）。

次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜１０８を形成する。

次いで、ドライエッチングにより、シリコン酸化膜１０８を異方性エッチングする。これにより、フローティングゲート３８とコントロールゲート４２ａとを有する積層体の側壁部分に、シリコン酸化膜のサイドウォール絶縁膜１０８が形成される。また、ゲート電極９６の側壁部分に、シリコン酸化膜のサイドウォール絶縁膜１０８が形成される。また、ゲート電極９８の側壁部分に、シリコン酸化膜のサイドウォール絶縁膜１０８が形成される。

次いで、フォトリソグラフィにより、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎ、６Ｎ′を露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。

次いで、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２２内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極９６の両側の半導体基板２２内に、Ｎ型の高濃度拡散層１１０が形成される。Ｎ型の低濃度拡散層１００とＮ型の高濃度拡散層１１０とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層１１２が形成される。こうして、ゲート電極９６とソース／ドレイン拡散層１１２とを有する高耐圧Ｎチャネルトランジスタ１１４Ｎ、１１４Ｎ′が形成される。第２のＰ型ウェル３４に形成された高耐圧Ｎチャネルトランジスタ１１４Ｎは、コラムリーク防止回路１８の第１のトランジスタＴ１及び第２のトランジスタＴ２として用いられる。この後、フォトレジスト膜を除去する。

次いで、フォトリソグラフィにより、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。

次いで、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２２内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極９６の両側の半導体基板２２内に、Ｐ型の高濃度拡散層１１６が形成される。Ｐ型の低濃度拡散層１０２とＰ型の高濃度拡散層１１６とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１１８が形成される。こうして、ゲート電極９６とソース／ドレイン拡散層１１８とを有する高耐圧Ｐチャネルトランジスタ１１４Ｐが形成される。この後、フォトレジスト膜を除去する。

次いで、フォトリソグラフィにより、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。

次いで、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２２内に導入する。これにより、低電圧Ｎチャネルトランジスタのゲート電極９８の両側の半導体基板２２内に、Ｎ型の高濃度拡散層１２０が形成される。Ｎ型の低濃度拡散層１０４とＮ型の高濃度拡散層１２０とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層１２２が形成される。こうして、ゲート電極９８とソース／ドレイン拡散層１２２とを有する低電圧Ｎチャネルトランジスタ１２４Ｎが形成される。この後、フォトレジスト膜を除去する。

次いで、フォトリソグラフィにより、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。

次いで、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２２内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極９８の両側の半導体基板２２内に、Ｐ型の高濃度拡散層１２６が形成される。Ｐ型の低濃度拡散層１０６とＰ型の高濃度拡散層１２６とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１２８が形成される。こうして、ゲート電極９８とソース／ドレイン拡散層１２８とを有する低電圧Ｐチャネルトランジスタ１２４Ｐが形成される。この後、フォトレジスト膜を除去する。

こうして、周辺回路領域４に、高耐圧Ｎチャネルトランジスタ１１４Ｎ、１１４Ｎ′、高耐圧Ｐチャネルトランジスタ１１４Ｐ、低電圧Ｎチャネルトランジスタ１２４Ｎ及び低電圧Ｐチャネルトランジスタ１２４Ｐが形成される（図２６参照）。

次いで、例えばスパッタ法により、全面に、例えば膜厚１０ｎｍのコバルト膜を形成する。

次いで、熱処理を行うことにより、半導体基板２２の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、コントロールゲート４２ａ及びゲート電極９６、９８の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。こうして、ソース／ドレイン拡散層４４ａ、４４ｂ上にコバルトシリサイド膜１３０が形成される。また、コントロールゲート４２ａ上にコバルトシリサイド膜１３０が形成される。また、ソース／ドレイン拡散層１１２、１１８、１２２、１２８上にコバルトシリサイド膜１３０が形成される。また、ゲート電極９６、９８上にコバルトシリサイド膜１３０が形成される。

次いで、未反応のコバルト膜をエッチング除去する（図２７参照）。

次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜１３２を形成する。シリコン窒化膜１３２は、エッチングストッパとして機能するものである。

次いで、全面に、例えばＣＶＤ法により、例えば膜厚１６００ｎｍのＢＰＳＧ膜１３４を形成する。シリコン窒化膜１３２とＢＰＳＧ膜１３４とにより層間絶縁膜１３６が形成される。

次いで、層間絶縁膜１３６の表面を平坦化する（図２８及び図２９参照）。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１３６に、ソース／ドレイン拡散層４４ａ、４４ｂ上のコバルトシリサイド膜１３０に達するコンタクトホール１３８を形成する。また、ソース／ドレイン拡散層１１２上のコバルトシリサイド膜１３０に達するコンタクトホール１３８を形成する。また、ゲート電極９６上のコバルトシリサイド膜１３０に達するコンタクトホール１３８を形成する。また、ソース／ドレイン拡散層１２２上のコバルトシリサイド膜１３０に達するコンタクトホール１３８を形成する。また、ゲート電極９８上のコバルトシリサイド膜１３０に達するコンタクトホール１３８を形成する。

次いで、全面に、スパッタ法により、例えば膜厚３０ｎｍのチタン（Ｔｉ）膜と、例えば膜厚２０ｎｍの窒化チタン（ＴｉＮ）膜とを順次形成し、これらＴｉ膜とＴｉＮ膜との積層膜によりバリア膜（図示せず）を形成する。

次いで、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜１４０を形成する。

次いで、ＣＭＰ法により、層間絶縁膜１３６の表面が露出するまでタングステン膜１４０及びバリア膜を研磨する。こうして、コンタクトホール１３８内に、タングステンを材料とする導体プラグ１４０が埋め込まれる。

次いで、例えばスパッタ法により、導体プラグ１４０が埋め込まれた層間絶縁膜１３６上に、例えば、膜厚６０ｎｍのＴｉ膜と、膜厚３０ｎｍのＴｉＮ膜と、膜厚３６０ｎｍのアルミニウム膜と、膜厚５ｎｍのＴｉ膜と、膜厚７０ｎｍのＴｉＮ膜とを順次形成し、これらの積層膜１４２を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより積層膜１４２をパターニングする。こうして、積層膜により第１金属配線層（第１配線層）１４２が形成される（図３０及び図３１参照）。第１金属配線層１４２には、ソース線ＳＬ等が形成されている（図４参照）。

次いで、図３２及び図３３に示すように、第１金属配線層１４２が形成された層間絶縁膜１３６上に、例えば高密度プラズマＣＶＤ法により、例えば膜厚７２０ｎｍのシリコン酸化膜１４４を形成する。

次いで、シリコン酸化膜１４４上に、例えばＴＥＯＳを原料に用いたＣＶＤ法により、例えば膜厚１１００ｎｍのシリコン酸化膜１４６を形成する。シリコン酸化膜１４４とシリコン酸化膜１４６とにより層間絶縁膜１４８が形成される。

次いで、ＣＭＰ法により、層間絶縁膜１４８の表面を平坦化する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１４８に、第１金属配線層１４２に達するコンタクトホール１５０を形成する。

次いで、全面に、スパッタ法により、例えば膜厚１０ｎｍのＴｉ膜と、例えば膜厚７ｎｍのＴｉＮ膜とを順次形成し、これらＴｉ膜とＴｉＮ膜との積層膜によりバリア膜（図示せず）を形成する。

次いで、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜１５２を形成する。

次いで、ＣＭＰ法により、層間絶縁膜１４８の表面が露出するまでタングステン膜１５２及びバリア膜を研磨する。こうして、コンタクトホール１５０内に、タングステンを材料とする導体プラグ１５２が埋め込まれる。

次いで、例えばスパッタ法により、導体プラグ１５２が埋め込まれた層間絶縁膜１４８上に、積層膜１４２と同様の積層膜１５４を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより積層膜１５４をパターニングする。こうして、積層膜により第２金属配線層（第２配線層）１５４が形成される。第２配線層１５４には、ビット線ＢＬ、接地線ＧＬ等が形成されている（図５参照）。

次いで、第２金属配線層１５４が形成された層間絶縁膜１４８上に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１５６を形成する。

次いで、シリコン酸化膜１５６上に、例えばＴＥＯＳを原料に用いたＣＶＤ法により、シリコン酸化膜１５８を形成する。シリコン酸化膜１５６とシリコン酸化膜１５８とにより層間絶縁膜１６０が形成される。

次いで、ＣＭＰ法により、層間絶縁膜１６０の表面を平坦化する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１６０に、第２金属配線層１５４に達するコンタクトホール１６２を形成する。

次いで、全面に、スパッタ法により、Ｔｉ膜とＴｉＮ膜とを順次形成し、これらＴｉ膜とＴｉＮ膜との積層膜によりバリア膜（図示せず）を形成する。

次いで、全面に、例えばＣＶＤ法により、タングステン膜１６４を形成する。

次いで、ＣＭＰ法により、層間絶縁膜１６０の表面が露出するまでタングステン膜１６４及びバリア膜を研磨する。こうして、コンタクトホール１６２内に、タングステンを材料とする導体プラグ１６４が埋め込まれる。

次いで、例えばスパッタ法により、導体プラグ１６４が埋め込まれた層間絶縁膜１６０上に、積層膜１４２と同様の積層膜１６６を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより積層膜１６６をパターニングする。こうして、積層膜により第３金属配線層１６６が形成される。

次いで、第３金属配線層１６６が形成された層間絶縁膜１６０上に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１６８を形成する。

次いで、シリコン酸化膜１６８上に、例えばＴＥＯＳを原料に用いたＣＶＤ法により、シリコン酸化膜１７０を形成する。シリコン酸化膜１６８とシリコン酸化膜１７０とにより層間絶縁膜１７２が形成される。

次いで、ＣＭＰ法により、層間絶縁膜１７２の表面を平坦化する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１７２に、第３金属配線層１６６に達するコンタクトホール１７４を形成する。

次いで、全面に、スパッタ法により、Ｔｉ膜とＴｉＮ膜とを順次形成し、これらＴｉ膜とＴｉＮ膜との積層膜によりバリア膜（図示せず）を形成する。

次いで、全面に、例えばＣＶＤ法により、タングステン膜１７６を形成する。

次いで、ＣＭＰ法により、層間絶縁膜１７２の表面が露出するまでタングステン膜１７６及びバリア膜を研磨する。こうして、コンタクトホール１７４内に、タングステンを材料とする導体プラグ１７６が埋め込まれる。

次いで、例えばスパッタ法により、導体プラグ１７６が埋め込まれた層間絶縁膜１７２上に、積層膜１４２と同様の積層膜１７８を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより積層膜１７８をパターニングする。こうして、積層膜により第４金属配線層１７８が形成される。

次いで、第４金属配線層１７８が形成された層間絶縁膜１７２上に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１８０を形成する。

次いで、シリコン酸化膜１８０上に、例えばＴＥＯＳを原料に用いたＣＶＤ法により、シリコン酸化膜１８２を形成する。シリコン酸化膜１８０とシリコン酸化膜１８２とにより層間絶縁膜１８４が形成される。

次いで、ＣＭＰ法により、層間絶縁膜１８４の表面を平坦化する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１８４に、第４金属配線層１７８に達するコンタクトホール１８６を形成する。

次いで、全面に、スパッタ法により、Ｔｉ膜とＴｉＮ膜とを順次形成し、これらＴｉ膜とＴｉＮ膜との積層膜によりバリア膜（図示せず）を形成する。

次いで、全面に、例えばＣＶＤ法により、タングステン膜１８８を形成する。

次いで、ＣＭＰ法により、層間絶縁膜１８４の表面が露出するまでタングステン膜１８８及びバリア膜を研磨する。こうして、コンタクトホール１８６内に、タングステンを材料とする導体プラグ１８８が埋め込まれる。

次いで、例えばスパッタ法により、導体プラグ１８８が埋め込まれた層間絶縁膜１８４上に、積層膜１４２と同様の積層膜１９０を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより積層膜１９０をパターニングする。こうして、積層膜により第５金属配線層１９０が形成される。

次いで、第５金属配線層１９０が形成された層間絶縁膜１８４上に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１９２を形成する。

次いで、シリコン酸化膜１９２上に、例えばプラズマＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン窒化膜１９４を形成する。シリコン窒化膜１９４によりカバー膜が形成される。

こうして、本実施形態による半導体記憶装置が製造される。

［第２実施形態］
第２実施形態による半導体記憶装置の駆動方法について図３４を用いて説明する。図３４は、本実施形態による半導体記憶装置の駆動方法における各部の電圧を示す図である。図３４において括弧内は非選択線の電圧を示している。なお、図１乃至図３３に示す第１実施形態による半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体記憶装置の構成は、図１乃至図６を用いて上述した第１実施形態による半導体記憶装置の構成と同様である。

本実施形態による半導体記憶装置の駆動方法は、読み出し動作時において、ビット線駆動回路１４により、すべてのビット線ＢＬに常時例えば０．５Ｖの正電圧を印加し、待機状態においてもすべてのビット線ＢＬの電圧を例えば０．５Ｖとしておくものである。

本実施形態による半導体記憶装置の読み出し方法について図３４を用いて説明する。

メモリセルトランジスタＭＴに記憶された情報を読み出す際には、各部の電圧を図３４に示すように設定する。

制御線ＣＬには、制御回路２０により、例えば５Ｖの正電圧を常時印加する。これにより、第１のトランジスタＴ１は常時オン状態となる。

第１のＰ型ウェル３２及び第２のＰ型ウェル３４には、それぞれ０Ｖの電圧を印加する。

次に、選択メモリセルトランジスタＭＴｓのアドレスを確定する。

待機状態のワード線ＷＬの電圧は０Ｖとなっている。他方、すべてのビット線ＢＬには、ビット線駆動回路１４により常時例えば０．５Ｖの正電圧が印加されている。このため、すべてのビット線ＢＬの電圧は、待機状態においても例えば０．５Ｖとなっている。

このように、本実施形態では、待機状態においてビット線ＢＬの電圧が、読み出しに必要な電圧となっている。したがって、本実施形態によれば、選択メモリセルトランジスタＭＴｓのアドレスを確定してからビット線ＢＬの電圧を昇圧するまでの時間を省略することができ、読み出し速度を向上することができる。

次いで、選択メモリセルトランジスタＭＴｓが接続されたビット線ＢＬをセンスアンプ１６に接続する。

次いで、選択ワード線ＷＬｓに、ワード線駆動回路１２により例えば３Ｖの正電圧を印加する。選択ワード線ＷＬｓに電圧が印加されることにより、選択ワード線ＷＬｓに接続された第２のトランジスタＴ２がオフ状態からオン状態となる。他方、選択ワード線ＷＬｓ以外のワード線ＷＬの電圧は０Ｖのままとする。このため、選択ワード線ＷＬｓ以外のワード線ＷＬに接続された第２のトランジスタＴ２はオフ状態のままとなる。したがって、本実施形態においても、第１実施形態と同様に、コラムリークを防止することができる。

次いで、選択メモリセルトランジスタＭＴｓが接続されたビット線ＢＬに流れる電流をセンスアンプ１６により検出し、第１実施形態と同様にして、選択メモリセルトランジスタＭＴｓに記憶された情報を読み出す。

本実施形態のように、ビット線駆動回路１４により、すべてのビット線ＢＬに読み出しに必要な電圧を常時印加し、待機状態においてビット線ＢＬの電圧を読み出しに必要な電圧としておいてもよい。これにより、選択メモリセルトランジスタＭＴｓのアドレスを確定してからビット線ＢＬの電圧を昇圧するまでの時間を省略することができ、読み出し速度を向上することができる。

なお、本実施形態による不揮発性半導体記憶装置の書き込み方法及び消去方法は、第１実施形態による不揮発性半導体記憶装置の書き込み方法及び消去方法と同様である。

［第３実施形態］
第３実施形態による半導体記憶装置について図３５を用いて説明する。図３５は、本実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す断面図である。なお、図１乃至図３４に示す第１及び第２実施形態による半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体記憶装置は、コラムリーク防止回路１８の第１のトランジスタＴ１及び第２のトランジスタＴ２が、トリプルウェルに形成されておらず、ウェルの形成されていないＰ型の半導体基板２２に形成されているものである。

図３５（ａ）及び図３５（ｂ）に示すように、メモリセルアレイ１０が形成される領域におけるＰ型の半導体基板２２内には、Ｎ型ウェル３０が形成されている。Ｎ型ウェル３０は、コラムリーク防止回路１８が形成される領域には形成されていない。

Ｎ型ウェル３０内には、第１のＰ型ウェル３２が形成されている。第１のＰ型ウェル３２には、第１実施形態による半導体記憶装置と同様に、メモリセルトランジスタＭＴが形成されている。

これに対して、コラムリーク防止回路１８が形成される領域におけるＰ型の半導体基板２２内にはウェルが形成されていない。

第１のトランジスタＴ１及び第２のトランジスタＴ２は、ウェルの形成されていない半導体基板２２に形成されている。

本実施形態のように、第１のトランジスタＴ１及び第２のトランジスタＴ２が、トリプルウェルに形成されておらず、ウェルの形成されていない半導体基板２２に形成されていてもよい。

なお、第１のトランジスタＴ１及び第２のトランジスタＴ２がトリプルウェルに形成されていない点を除き、本実施形態による半導体記憶装置の構成は、第１実施形態による半導体記憶装置の構成と同様である。

また、本実施形態による半導体記憶装置の読み出し方法、書き込み方法及び消去方法は、第１実施形態による半導体記憶装置の読み出し方法、書き込み方法及び消去方法と同様である。

［第４実施形態］
第４実施形態による半導体記憶装置及びその駆動方法にについて図３６乃至図４３を用いて説明する。なお、図１乃至図３５に示す第１乃至第３実施形態による半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

（半導体記憶装置）
はじめに、本実施形態による半導体記憶装置について図３６乃至図３９を用いて説明する。図３６は、本実施形態による半導体記憶装置の回路構成を示す概略図である。図３７は、本実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す回路図である。図３８は、本実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す平面図である。図３９は、本実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す断面図である。図３８は、メモリセルトランジスタＭＴ、第１のトランジスタＴ１及び第２のトランジスタＴ２の配置を示している。図３９（ａ）は、図３８のＡ−Ａ′線断面図である。図３９（ｂ）は、図３８のＢ−Ｂ′線断面図である。なお、図３９（ａ）及び図３９（ｂ）では、第１配線層、第２配線層及び導体プラグを省略し、電気的な接続関係を簡略して示している。

本実施形態による半導体記憶装置の基本的構成は、第１実施形態による半導体記憶装置とほぼ同様である。本実施形態による半導体記憶装置は、半導体基板２２内に形成されたＰ型ウェルに所定の電圧を印加することに代えて、ソース線ＳＬに所定の電圧を印加することによりメモリセルトランジスタＭＴの情報を消去するソース消去を行うものである。

本実施形態による半導体記憶装置では、図３６に示すように、メモリセルアレイ１０の周辺に、ソース線ＳＬに電圧を印加するためのソース線電圧印加回路１９６が更に設けられている。

図３７に示すメモリセルアレイ１０におけるソース線ＳＬはソース線電圧印加回路１９６に接続されており、ソース線電圧印加回路１９６により任意のソース線ＳＬに所定の電圧を印加できるようになっている。

図３８及び図３９に示すように、Ｐ型の半導体基板２２において、メモリセルアレイ１０が形成された領域にウェルは形成されておらず、コラムリーク防止回路１８が形成された領域にもウェルは形成されていない。

メモリセルトランジスタＭＴは、ウェルの形成されていないＰ型の半導体基板２２に形成されている。また、第１のトランジスタＴ１及び第２のトランジスタＴ２も、ウェルの形成されていないＰ型の半導体基板２２に形成されている。第１のトランジスタＴ１及び第２のトランジスタＴ２としては、消去動作時においてソース線ＳＬに印加される正電圧とワード線ＷＬに印加される負電圧との電圧差である消去電圧以下のゲート耐圧を有するトランジスタを用いられている。

このように、本実施形態では、半導体基板２２におけるメモリセルアレイ１０が形成された領域と、コラムリーク防止回路１８が形成された領域とが互いに電気的に分離されていない。本実施形態において両領域が互いに電気的に分離されていないのは、次の理由による。即ち、本実施形態では、消去動作時において、半導体基板２２内に形成されたＰ型ウェルからメモリセルトランジスタＭＴのソースに電圧を印加するのではなく、後述するように、ソース線ＳＬからメモリセルトランジスタＭＴのソースに電圧を印加する。したがって、半導体基板２２における両領域が互いに電気的に分離されていなくても、特段の問題はないためである。

なお、上述したソース線電圧印加回路１９６が設けられている点等を除き、本実施形態による半導体記憶装置の構成は、第１実施形態による半導体記憶装置の構成と同様である。

また、本実施形態では、メモリセルトランジスタＭＴと第１のトランジスタＴ１及び第２のトランジスタＴ２とは、同一のＰ型ウェルに形成されていてもよいし、また、第１実施形態と同様にそれぞれ互いに電気的に分離されたＰ型ウェルに形成されていてもよい。

（半導体記憶装置の駆動方法）
次に、本実施形態による半導体記憶装置の駆動方法について図４０乃至図４３を用いて説明する。図４０は、本実施形態による半導体記憶装置の駆動方法における各部の電圧を示す図である。図４０において括弧内は非選択線の電圧を示している。

（読み出し方法）
まず、本実施形態による半導体記憶装置の読み出し方法について図４０及び図４１を用いて説明する。図４１は、本実施形態による半導体記憶装置の読み出し方法を示す回路図である。

メモリセルトランジスタＭＴに記憶された情報を読み出す際には、各部の電圧を図４０及び図４１に示すように設定する。

制御線ＣＬには、制御回路２０により、例えば５Ｖの正電圧を常時印加する。これにより、第１のトランジスタＴ１は常時オン状態となる。

すべてのソース線ＳＬには、ソース線電圧印加回路１９６により０Ｖの電圧を印加する。

次に、選択メモリセルトランジスタＭＴｓのアドレスを確定する。

待機状態のビット線ＢＬ及びワード線ＷＬの電圧は０Ｖとなっている。待機状態のビット線ＢＬ及びワード線ＷＬに対して、以下のように電圧を印加する。

まず、選択ビット線ＢＬｓに、ビット線駆動回路１４により例えば０．５Ｖの正電圧を印加する。他方、選択ビット線ＢＬｓ以外のビット線ＢＬの電圧は０Ｖのままとする。

次いで、選択ビット線ＢＬｓをセンスアンプ１６に接続する。

次いで、選択ワード線ＷＬｓに、ワード線駆動回路１２により例えば３Ｖの正電圧を印加する。選択ワード線ＷＬｓに電圧が印加されることにより、選択ワード線ＷＬｓに接続された第２のトランジスタＴ２がオフ状態からオン状態となる。他方、選択ワード線ＷＬｓ以外のワード線ＷＬの電圧は０Ｖのままとする。このため、選択ワード線ＷＬｓ以外のワード線ＷＬに接続された第２のトランジスタＴ２はオフ状態のままとなる。

選択メモリセルトランジスタＭＴｓが接続されたソース線ＳＬは、対応して設けられた第１のトランジスタＴ１及び第２のトランジスタＴ２がともにオン状態となっているため、接地線ＧＬに導通する。他方、選択メモリセルトランジスタＭＴｓが接続されたソース線ＳＬ以外のソース線ＳＬは、対応して設けられた第２のトランジスタＴ２がオフ状態となっているため、接地線ＧＬから遮断される。したがって、本実施形態では、選択メモリセルトランジスタＭＴｓにおいて、消去状態であれば、選択ビット線ＢＬｓからソース線ＳＬに電流が流れることができる。これに対して、選択メモリセルトランジスタＭＴｓ以外のメモリセルトランジスタＭＴにおいては、その閾値電圧Ｖｔがリーク電流を生じうる値であっても、ビット線ＢＬからソース線ＳＬに電流が流れることができない。したがって、本実施形態によれば、コラムリークを防止することができる。

次いで、選択ビット線ＢＬｓに流れる電流をセンスアンプ１６により検出する。そして、センスアンプ１６により検出された電流の値に応じて、選択メモリセルトランジスタＭＴｓが書き込み状態であるか消去状態であるかを判定する。すなわち、選択ビット線ＢＬｓに電流が流れると、選択メモリセルトランジスタＭＴｓが消去状態であると判定する。また、選択ビット線ＢＬｓに電流が流れないと、選択メモリセルトランジスタＭＴｓが書き込み状態であると判定する。本実施形態では、コラムリークが防止されているため、選択メモリセルトランジスタＭＴｓが書き込み状態であるか消去状態であるかを正確に判定することができる。

（書き込み方法）
次に、本実施形態による半導体記憶装置の書き込み方法について図４０及び図４２を用いて説明する。図４２は、本実施形態による半導体記憶装置の書き込み方法を示す回路図である。

メモリセルトランジスタＭＴに情報を書き込む際には、各部の電圧を図４０及び図４２に示すように設定する。

すべてのソース線ＳＬには、ソース線電圧印加回路１９６により０Ｖの電圧を印加する。

次に、選択メモリセルトランジスタＭＴｓのアドレスを確定する。

待機状態の制御線ＣＬ、ワード線ＷＬ及びビット線ＢＬの電圧は０Ｖとなっている。待機状態の制御線ＣＬ、ビット線ＢＬ及びワード線ＷＬには、以下のように電圧を印加する。

まず、制御線ＣＬには、制御回路２０により、例えば５Ｖの正電圧を印加する。これにより、第１のトランジスタＴ１はオフ状態からオン状態となる。

次いで、選択ビット線ＢＬｓに、ビット線駆動回路１４により例えば５Ｖの正電圧を印加する。他方、選択ビット線ＢＬｓ以外のビット線ＢＬの電圧は０Ｖのままとする。

次いで、選択ワード線ＷＬｓに、ワード線駆動回路１２により例えば９Ｖの正電圧を印加する。選択ワード線ＷＬｓに電圧が印加されることにより、選択ワード線ＷＬｓに接続された第２のトランジスタＴ２がオフ状態からオン状態となる。他方、選択ワード線ＷＬｓ以外のワード線ＷＬの電圧は０Ｖのままとする。このため、選択ワード線ＷＬｓ以外のワード線ＷＬに接続された第２のトランジスタＴ２はオフ状態のままとなる。

各部の電圧を上記のように設定すると、選択メモリセルトランジスタＭＴｓのソース拡散層４４ａとドレイン拡散層４４ｂとの間に電流が流れ、これに伴って発生するホットエレクトロンの一部がフローティングゲート３８に注入される。フローティングゲート３８に負の電荷（電子）が注入されることにより、選択メモリセルトランジスタＭＴｓの閾値電圧Ｖｔは高い状態となる。こうして、選択メモリセルトランジスタＭＴｓが書き込み状態となる。

こうして、選択メモリセルトランジスタＭＴｓに情報が書き込まれる。書き込み動作の際においても、上述した読み出し動作の場合と同様に、選択メモリセルトランジスタＭＴｓが接続されたソース線ＳＬ以外のソース線ＳＬは、対応して設けられた第２のトランジスタＴ２がオフ状態となっているため、接地線ＧＬから遮断される。したがって、本実施形態によれば、書き込み動作の際にもコラムリークを防止することができ、メモリセルトランジスタＭＴへの誤書き込みを防止することができる。

（消去方法）
次に、本実施形態による半導体記憶装置の消去方法について図４０及び図４３を用いて説明する。図４３は、本実施形態による半導体記憶装置の消去方法を示す回路図である。

メモリセルトランジスタＭＴに記憶された情報を消去する際には、各部の電圧を図４０及び図４３に示すように設定する。本実施形態では、ソース線ＳＬに所定の電圧を印加することにより情報を消去するソース消去を行う。なお、メモリセルトランジスタＭＴの情報の消去は、例えばセクタ単位で行う。

制御線ＣＬには、制御回路２０により０Ｖの電圧を印加する。これにより、第１のトランジスタＴ１はオフ状態となる。

消去対象のセクタにおけるすべてのビット線ＢＬは、ビット線駆動回路１４によりフローティング状態（Ｆ）とする。

消去対象のセクタにおけるすべてのワード線ＷＬには、ワード線駆動回路１２により例えば−９Ｖの負電圧を印加する。

消去対象のセクタにおけるすべてのソース線ＳＬには、例えば６Ｖの正電圧を印加する。

各部の電圧を上記のように設定すると、フローティングゲート３８と半導体基板２２との間に形成されたトンネル絶縁膜３６に高電圧が印加され、フローティングゲート３８に蓄積された電子がトンネル現象によって半導体基板２２に引き抜かれる。フローティングゲート３８に蓄積された電子が引き抜かれるとメモリセルトランジスタＭＴの閾値電圧Ｖｔは低い状態となる。こうして、消去対象のセクタにおけるメモリセルトランジスタＭＴが消去状態となる。

こうして、消去対象のセクタにおけるメモリセルトランジスタＭＴに記憶された情報が消去される。

ここで、ソース線ＳＬに６Ｖの正電圧が印加されると、第１のトランジスタＴ１のドレイン拡散層４８ｂにも、６Ｖの正電圧が印加される。

他方、ワード線ＷＬには−９Ｖの負電圧が印加されるため、第２のトランジスタＴ２のゲート電極４２ｃには、−９Ｖの負電圧が印加される。

このように、本実施形態では、メモリセルトランジスタＭＴの情報を消去する際に、ソース線ＳＬの正電圧とワード線ＷＬの負電圧とがそれぞれ第１のトランジスタＴ１と第２のトランジスタＴ２とに分離されて印加される。すなわち、両電圧が、第１のトランジスタＴ１及び第２のトランジスタＴ２のいずれか一方に同時に印加されることはない。したがって、本実施形態では、コラムリークを防止するための第１のトランジスタＴ１及び第２のトランジスタＴ２として、ゲート絶縁膜が比較的薄く、ゲート耐圧の比較的低いトランジスタを用いることができる。具体的には、本実施形態では、第１のトランジスタＴ１及び第２のトランジスタＴ２として、ソース線ＳＬに印加した正電圧とワード線ＷＬの負電圧との電圧差である消去電圧以下のゲート耐圧を有するトランジスタを用いることができる。

［第５実施形態］
第５実施形態による半導体記憶装置の駆動方法について図４４を用いて説明する。図４４は、本実施形態による半導体記憶装置の駆動方法における各部の電圧を示す図である。図３４において括弧内は非選択線の電圧を示している。なお、図１乃至図４３に示す第１乃至第４実施形態による半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体記憶装置の構成は、図３６乃至図３９を用いて上述した第４実施形態による半導体記憶装置の構成と同様である。

本実施形態による半導体記憶装置の駆動方法は、読み出し動作時において、ビット線駆動回路１４により、すべてのビット線ＢＬに常時例えば０．５Ｖの正電圧を印加し、待機状態においてもすべてのビット線ＢＬの電圧を例えば０．５Ｖとしておくものである。

本実施形態による半導体記憶装置の読み出し方法について図４４を用いて説明する。

メモリセルトランジスタＭＴに記憶された情報を読み出す際には、各部の電圧を図４４に示すように設定する。

制御線ＣＬには、制御回路２０により、例えば５Ｖの正電圧を常時印加する。これにより、第１のトランジスタＴ１は常時オン状態となる。

すべてのソース線ＳＬには、ソース線電圧印加回路１９６により０Ｖの電圧を印加する。

次に、選択メモリセルトランジスタＭＴｓのアドレスを確定する。

待機状態のワード線ＷＬの電圧は０Ｖとなっている。他方、すべてのビット線ＢＬには、ビット線駆動回路１４により常時例えば０．５Ｖの正電圧が印加されている。このため、すべてのビット線ＢＬの電圧は、待機状態においても例えば０．５Ｖとなっている。

このように、本実施形態では、待機状態においてビット線ＢＬの電圧が、読み出しに必要な電圧となっている。したがって、本実施形態によれば、選択メモリセルトランジスタＭＴｓのアドレスを確定してからビット線ＢＬの電圧を昇圧するまでの時間を省略することができ、読み出し速度を向上することができる。

次いで、選択メモリセルトランジスタＭＴｓが接続されたビット線ＢＬをセンスアンプ１６に接続する。

次いで、選択ワード線ＷＬｓに、ワード線駆動回路１２により例えば３Ｖの正電圧を印加する。選択ワード線ＷＬｓに電圧が印加されることにより、選択ワード線ＷＬｓに接続された第２のトランジスタＴ２がオフ状態からオン状態となる。他方、選択ワード線ＷＬｓ以外のワード線ＷＬの電圧は０Ｖのままとする。このため、選択ワード線ＷＬｓ以外のワード線ＷＬに接続された第２のトランジスタＴ２はオフ状態のままとなる。したがって、本実施形態においても、第４実施形態と同様に、コラムリークを防止することができる。

次いで、選択メモリセルトランジスタＭＴｓが接続されたビット線ＢＬに流れる電流をセンスアンプ１６により検出し、第４実施形態と同様にして、選択メモリセルトランジスタＭＴｓに記憶された情報を読み出す。

本実施形態のように、ビット線駆動回路１４により、すべてのビット線ＢＬに読み出しに必要な電圧を常時印加し、待機状態においてビット線ＢＬの電圧を読み出しに必要な電圧としておいてもよい。これにより、選択メモリセルトランジスタＭＴｓのアドレスを確定してからビット線ＢＬの電圧を昇圧するまでの時間を省略することができ、読み出し速度を向上することができる。

なお、本実施形態による不揮発性半導体記憶装置の書き込み方法及び消去方法は、第４実施形態による不揮発性半導体記憶装置の書き込み方法及び消去方法と同様である。

［第６実施形態］
第６実施形態による半導体記憶装置について図４５及び図４６を用いて説明する。図４５は、本実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す平面図である。図４６は、本実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す断面図である。図４６（ａ）は図４５のＡ−Ａ′線断面図である。図４６（ｂ）は図４５のＢ−Ｂ′線断面図である。なお、図１乃至図４４に示す第１乃至第５実施形態による半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体記憶装置は、電荷蓄積層としてＯＮＯ膜を有するメモリセルトランジスタＭＴを用いたものである。

図４６に示すように、半導体基板２２上には、シリコン酸化膜１９８、シリコン窒化膜２００、及びシリコン酸化膜２０２が順次積層されたシリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜２０４が形成されている。ＯＮＯ膜２０４は、メモリセルトランジスタＭＴの電荷蓄積層として機能するものである。なお、ＯＮＯ膜２０４に代えて、例えばシリコン酸化膜／アルミナ膜／シリコン酸化膜構造の積層膜等の絶縁膜を電荷蓄積層として用いてもよい。

ＯＮＯ膜２０４上には、コントロールゲート４２ａが形成されている。同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲート４２ａは、共通接続されている。すなわち、ＯＮＯ膜２０４上には、コントロールゲート４２ａを共通接続するワード線ＷＬが形成されている。

コントロールゲート４２ａの両側の半導体基板２２内には、Ｎ型の不純物拡散層４４ａ、４４ｂが形成されている。不純物拡散層４４ａは、メモリセルトランジスタＭＴのソース拡散層である。不純物拡散層４４ｂは、メモリセルトランジスタＭＴのドレイン拡散層である。

こうして、半導体基板２２に、電荷蓄積層としてのＯＮＯ膜２０４とコントロールゲート４２ａとソース／ドレイン拡散層４４ａ、４４ｂとを有するＮ型のメモリセルトランジスタＭＴが形成されている。

ワード線ＷＬ（コントロールゲート４２ａ）は、第２のトランジスタＴ２のゲート電極４２ｃと同一の導電膜により一体的に形成されている。

本実施形態のように、電荷蓄積層としてフローティングゲート３８を有するメモリセルトランジスタＭＴに代えて、電荷蓄積層としてＯＮＯ膜２０４を有するメモリセルトランジスタＭＴを用いてもよい。

なお、本実施形態による半導体記憶装置のメモリセルトランジスタＭＴ以外の構成は、上述した第１乃至第５実施形態のいずれかによる半導体記憶装置の構成とほぼ同様である。但し、本実施形態では、ワード線ＷＬと第２のトランジスタＴ２のゲート電極４２ｃとが一体的に形成されているため、ワード線ＷＬと第２のトランジスタＴ２のゲート電極４２ｃとを接続するための導体プラグ及び上層の配線を形成する必要がない。

また、本実施形態による半導体記憶装置の駆動方法は、上述した第１乃至第５実施形態のいずれかによる半導体記憶装置の駆動方法と同様である。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、Ｎ型メモリセルトランジスタを有する半導体記憶装置の場合について説明したが、Ｐ型メモリセルトランジスタを有する半導体記憶装置についても同様に本発明を適用することができる。この場合、ウェルの導電型や印加電圧の極性は、それぞれ反転するようにすればよい。

また、上記実施形態では、第１のトランジスタＴ１及び第２のトランジスタＴ２としてＮ型トランジスタを用いる場合を例に説明したが、第１のトランジスタＴ１及び第２のトランジスタＴ２としてＰ型トランジスタを用いてもよい。この場合、ウェルの導電型や印加電圧の極性は、それぞれ反転するようにすればよい。

また、上記実施形態では、メモリセルアレイ１０の互いに隣接する２つの行の各組に存在する複数のメモリセルトランジスタＭＴのソースが、対応するソース線ＳＬによって共通接続されている場合を例に説明したが、このようにメモリセルアレイ１０の互いに隣接する２つの行が１本のソース線ＳＬを共有していなくてもよい。メモリセルアレイ１０の各行に対応して、行方向に延在するソース線ＳＬをそれぞれ設け、各行に存在する複数のメモリセルトランジスタＭＴのソースを、対応するソース線ＳＬによって共通接続するようにしてもよい。

また、上記実施形態では、半導体記憶装置の駆動に必要な印加電圧として具体的な値を示して説明したが、印加電圧は上記実施形態に記載の値に限定されるものではない。半導体記憶装置の駆動に必要な印加電圧は、半導体記憶装置の構造や世代等に応じて適宜設定することが望ましい。

以上の第１乃至第６実施形態に関し、更に以下の付記を開示する。

（付記１） マトリクス状に配列された複数のメモリセルトランジスタと、
同一の一の方向に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と、
同一の一の方向に存在する複数の前記メモリセルトランジスタのソースを共通接続する複数のソース線と、
前記一の方向に交差する同一の他の方向に存在する複数の前記メモリセルトランジスタのドレインを共通接続する複数のビット線と、
前記ソース線にドレインが接続された第１のトランジスタと、
前記第１のトランジスタのソースにドレインが接続され、前記ワード線にゲートが接続され、ソースが接地された第２のトランジスタと、
複数の前記第１のトランジスタのゲートを共通接続する制御線と
を有することを特徴とする半導体記憶装置。

（付記２） 付記１記載の半導体記憶装置において、
前記制御線に接続され、複数の前記第１のトランジスタを制御するための制御回路を更に有する
ことを特徴とする半導体記憶装置。

（付記３） 付記１又は２記載の半導体記憶装置において、
前記メモリセルトランジスタは、半導体基板に形成された第１のウェルに形成されており、
前記第１のトランジスタ及び前記第２のトランジスタは、前記半導体基板に形成された第２のウェルに形成されており、
前記第１のウェルと前記第２のウェルとは、互いに電気的に分離されている
ことを特徴とする半導体記憶装置。

（付記４） 付記１乃至３のいずれかに記載の半導体記憶装置において、
前記第１のトランジスタ及び前記第２のトランジスタは、前記メモリセルトランジスタに記憶された情報を消去する際に前記メモリセルトランジスタに印加される消去電圧以下のゲート耐圧を有する
ことを特徴とする半導体記憶装置。

（付記５） 付記１乃至４のいずれかに記載の半導体記憶装置において、
前記メモリセルトランジスタは、半導体基板上に形成された電荷蓄積層としてのフローティングゲートと、前記フローティングゲート上に形成された前記コントロールゲートとを有する
ことを特徴とする半導体記憶装置。

（付記６） 付記１乃至４のいずれかに記載の半導体記憶装置において、
前記メモリセルトランジスタは、半導体基板上に形成された電荷蓄積層としての絶縁膜と、前記絶縁膜上に形成された前記コントロールゲートとを有する
ことを特徴とする半導体記憶装置。

（付記７） 付記６記載の半導体記憶装置において、
前記メモリセルトランジスタの前記コントロールゲートと、前記第２のトランジスタの前記ゲートとが同一の導電膜により一体的に形成されている
ことを特徴とする半導体記憶装置。

（付記８） 付記１乃至７のいずれかに記載の半導体記憶装置において、
前記第１のトランジスタの前記ソースと、前記第２のトランジスタの前記ドレインとが同一の不純物拡散層により形成されている
ことを特徴とする半導体記憶装置。

（付記９） 付記１乃至８のいずれかに記載の半導体記憶装置において、
前記第１のトランジスタ及び前記第２のトランジスタのゲート絶縁膜の膜厚は、前記ワード線に電圧を印加するための回路又は前記ビット線に電圧を印加するための回路に用いられるトランジスタのゲート絶縁膜の膜厚と同じになっている
ことを特徴とする半導体記憶装置。

（付記１０） マトリクス状に配列された複数のメモリセルトランジスタと；同一の一の方向に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と；同一の一の方向に存在する複数の前記メモリセルトランジスタのソースを共通接続する複数のソース線と；前記一の方向に交差する同一の他の方向に存在する複数の前記メモリセルトランジスタのドレインを共通接続する複数のビット線と；前記ソース線にドレインが接続された第１のトランジスタと；前記第１のトランジスタのソースにドレインが接続され、前記ワード線にゲートが接続され、ソースが接地された第２のトランジスタと；複数の前記第１のトランジスタのゲートを共通接続する制御線とを有する半導体記憶装置の駆動方法であって、
前記制御線を介して複数の前記第１のトランジスタをオン状態とし、
一の前記メモリセルトランジスタの前記ドレインに接続された一の前記ビット線に第１の電圧を印加し、前記一のメモリセルトランジスタの前記ゲートに接続された一の前記ワード線に第２の電圧を選択的に印加し、
前記一のビット線に流れる電流に基づき、前記一のメモリセルトランジスタに記憶された情報を読み出す
ことを特徴とする半導体記憶装置の駆動方法。

（付記１１） 付記１０記載の半導体記憶装置の駆動方法において、
前記一のビット線を含む複数の前記ビット線に、前記第１の電圧を常時印加する
ことを特徴とする半導体記憶装置の駆動方法。

（付記１２） 付記１０記載の半導体記憶装置の駆動方法において、
前記一のビット線に前記第１の電圧を印加する際には、複数の前記ビット線のうちの前記一のビット線に前記第１の電圧を選択的に印加する
ことを特徴とする半導体記憶装置の駆動方法。

（付記１３） マトリクス状に配列された複数のメモリセルトランジスタと；同一の一の方向に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と；同一の一の方向に存在する複数の前記メモリセルトランジスタのソースを共通接続する複数のソース線と；前記一の方向に交差する同一の他の方向に存在する複数の前記メモリセルトランジスタのドレインを共通接続する複数のビット線と；前記ソース線にドレインが接続された第１のトランジスタと；前記第１のトランジスタのソースにドレインが接続され、前記ワード線にゲートが接続され、ソースが接地された第２のトランジスタと；複数の前記第１のトランジスタのゲートを共通接続する制御線とを有する半導体記憶装置の駆動方法であって、
前記制御線を介して複数の前記第１のトランジスタをオフ状態とし、
複数の前記ワード線に第３の電圧を印加し、複数の前記メモリセルトランジスタの前記ソースに第４の電圧を印加することにより、複数の前記メモリセルトランジスタに記憶された情報を消去する
ことを特徴とする半導体記憶装置の駆動方法。

（付記１４） 付記１３記載の半導体記憶装置の駆動方法において、
複数の前記メモリセルトランジスタの前記ソースに前記第４の電圧を印加する際には、複数の前記メモリセルトランジスタが形成されたウェルを介して複数の前記メモリセルトランジスタの前記ソースに前記第４の電圧を印加する
ことを特徴とする半導体記憶装置の駆動方法。

（付記１５） 付記１３記載の半導体記憶装置の駆動方法において、
複数の前記メモリセルトランジスタの前記ソースに前記第４の電圧を印加する際には、前記ソース線を介して複数の前記メモリセルトランジスタの前記ソースに前記第４の電圧を印加する
ことを特徴とする半導体記憶装置の駆動方法。

第１実施形態による半導体記憶装置の回路構成を示す概略図である。 第１実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す回路図である。 第１実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す平面図（その１）である。 第１実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す平面図（その２）である。 第１実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す平面図（その３）である。 第１実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す断面図である。 第１実施形態による半導体記憶装置において消去動作時に第１のトランジスタ及び第２のトランジスタに印加される電圧を説明する図である。 提案されている従来の半導体記憶装置において消去動作時にリーク防止用のトランジスタに印加される電圧を説明する図である。 第１実施形態による半導体記憶装置の駆動方法における各部の電圧を示す図である。 第１実施形態による半導体記憶装置の読み出し方法を示す回路図である。 第１実施形態による半導体記憶装置の書き込み方法を示す回路図である。 第１実施形態による半導体記憶装置の消去方法を示す回路図である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その４）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その５）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その６）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その７）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その８）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その９）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１０）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１１）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１２）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１３）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１４）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１５）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１７）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１８）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１９）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その２０）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その２１）である。 第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その２２）である。 第２実施形態による半導体記憶装置の駆動方法における各部の電圧を示す図である。 第３実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す断面図である。 第４実施形態による半導体記憶装置の回路構成を示す概略図である。 第４実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す回路図である。 第４実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す平面図である。 第４実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す断面図である。 第４実施形態による半導体記憶装置の駆動方法における各部の電圧を示す図である。 第４実施形態による半導体記憶装置の読み出し方法を示す回路図である。 第４実施形態による半導体記憶装置の書き込み方法を示す回路図である。 第４実施形態による半導体記憶装置の消去方法を示す回路図である。 第５実施形態による半導体記憶装置の駆動方法における各部の電圧を示す図である。 第６実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す平面図である。 第６実施形態による半導体記憶装置のメモリセルアレイ及びコラムリーク防止回路を示す断面図である。

符号の説明

２…メモリセルアレイ領域
４…周辺回路領域
６…高耐圧トランジスタが形成される領域
６Ｎ、６Ｎ′…高耐圧Ｎチャネルトランジスタが形成される領域
６Ｐ…高耐圧Ｐチャネルトランジスタが形成される領域
８…低電圧トランジスタが形成される領域
８Ｎ…低電圧Ｎチャネルトランジスタが形成される領域
８Ｐ…低電圧Ｐチャネルトランジスタが形成される領域
１０…メモリセルアレイ
１２…ワード線駆動回路
１４…ビット線駆動回路
１６…センスアンプ
１８…コラムリーク防止回路
２０…制御回路
２２…半導体基板
２４、２６…素子領域
２８…素子分離領域
３０…埋め込みＮ型ウェル
３２…第１のＰ型ウェル
３４…第２のＰ型ウェル
３６…トンネル絶縁膜
３８…フローティングゲート
４０…絶縁膜（ＯＮＯ膜）
４２ａ…コントロールゲート
４２ｂ…ゲート電極
４２ｃ…ゲート電極
４４ａ、４４ｂ…不純物拡散層
４６…ゲート絶縁膜
４８ａ、４８ｂ、４８ｃ…不純物拡散層
５０、５２、５４、５６、５８、６０…導体プラグ
６２、６４、６６…配線
６８、７０…導体プラグ
７２…熱酸化膜
７４…シリコン窒化膜
７６…素子分離溝
７８…犠牲酸化膜
８０…Ｎ型ウェル
８２…Ｐ型ウェル
８４…Ｎ型ウェル
８６…ゲート絶縁膜
８８…ゲート絶縁膜
９０…反射防止膜
９２…シリコン酸化膜
９４…サイドウォール絶縁膜
９６…ゲート電極
９８…ゲート電極
１００…低濃度拡散層
１０２…低濃度拡散層
１０４…低濃度拡散層
１０６…低濃度拡散層
１０８…サイドウォール絶縁膜
１１０…高濃度拡散層
１１２…ソース／ドレイン拡散層
１１４Ｎ、１１４Ｎ′…高耐圧Ｎチャネルトランジスタ
１１４Ｐ…高耐圧Ｐチャネルトランジスタ
１１６…高濃度拡散層
１１８…ソース／ドレイン拡散層
１２０…高濃度拡散層
１２２…ソース／ドレイン拡散層
１２４Ｎ…低電圧Ｎチャネルトランジスタ
１２４Ｐ…低電圧Ｐチャネルトランジスタ
１２６…高濃度拡散層
１２８…ソース／ドレイン拡散層
１３０…コバルトシリサイド膜
１３２…シリコン窒化膜
１３４…ＢＰＳＧ膜
１３６…層間絶縁膜
１３８…コンタクトホール
１４０…導体プラグ
１４２…第１金属配線層
１４４…シリコン酸化膜
１４６…シリコン酸化膜
１４８…層間絶縁膜
１５０…コンタクトホール
１５２…導体プラグ
１５４…第２金属配線層
１５６…シリコン酸化膜
１５８…シリコン酸化膜
１６０…層間絶縁膜
１６２…コンタクトホール
１６４…導体プラグ
１６６…第３金属配線層
１６８…シリコン酸化膜
１７０…シリコン酸化膜
１７２…層間絶縁膜
１７４…コンタクトホール
１７６…導体プラグ
１７８…第４金属配線層
１８０…シリコン酸化膜
１８２…シリコン酸化膜
１８４…層間絶縁膜
１８６…コンタクトホール
１８８…導体プラグ
１９０…第５金属配線層
１９２…シリコン酸化膜
１９４…カバー膜
１９６…ソース線電圧印加回路
１９８…シリコン酸化膜
２００…シリコン窒化膜
２０２…シリコン酸化膜
２０４…ＯＮＯ膜
ＭＴ…メモリセルトランジスタ
Ｔ１…第１のトランジスタ
Ｔ２…第２のトランジスタ
ＷＬ…ワード線
ＢＬ…ビット線
ＳＬ…ソース線
ＣＬ…制御線
ＧＬ…接地線（ＧＮＤ線）
Ｔ′…トランジスタ

Claims (10)

1. マトリクス状に配列された複数のメモリセルトランジスタと、
   同一の一の方向に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と、
   同一の一の方向に存在する複数の前記メモリセルトランジスタのソースを共通接続する複数のソース線と、
   前記一の方向に交差する同一の他の方向に存在する複数の前記メモリセルトランジスタのドレインを共通接続する複数のビット線と、
   前記ソース線にドレインが接続された第１のトランジスタと、
   前記第１のトランジスタのソースにドレインが接続され、前記ワード線にゲートが接続され、ソースが接地された第２のトランジスタと、
   複数の前記第１のトランジスタのゲートを共通接続する制御線と
   を有することを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記制御線に接続され、複数の前記第１のトランジスタを制御するための制御回路を更に有する
   ことを特徴とする半導体記憶装置。
3. 請求項１又は２記載の半導体記憶装置において、
   前記メモリセルトランジスタは、半導体基板に形成された第１のウェルに形成されており、
   前記第１のトランジスタ及び前記第２のトランジスタは、前記半導体基板に形成された第２のウェルに形成されており、
   前記第１のウェルと前記第２のウェルとは、互いに電気的に分離されている
   ことを特徴とする半導体記憶装置。
4. 請求項１乃至３のいずれか１項に記載の半導体記憶装置において、
   前記第１のトランジスタ及び前記第２のトランジスタは、前記メモリセルトランジスタに記憶された情報を消去する際に前記メモリセルトランジスタに印加される消去電圧以下のゲート耐圧を有する
   ことを特徴とする半導体記憶装置。
5. 請求項１乃至４のいずれか１項に記載の半導体記憶装置において、
   前記メモリセルトランジスタは、半導体基板上に形成された電荷蓄積層としてのフローティングゲートと、前記フローティングゲート上に形成された前記コントロールゲートとを有する
   ことを特徴とする半導体記憶装置。
6. 請求項１乃至４のいずれか１項に記載の半導体記憶装置において、
   前記メモリセルトランジスタは、半導体基板上に形成された電荷蓄積層としての絶縁膜と、前記絶縁膜上に形成された前記コントロールゲートとを有する
   ことを特徴とする半導体記憶装置。
7. 請求項６記載の半導体記憶装置において、
   前記メモリセルトランジスタの前記コントロールゲートと、前記第２のトランジスタの前記ゲートとが同一の導電膜により一体的に形成されている
   ことを特徴とする半導体記憶装置。
8. マトリクス状に配列された複数のメモリセルトランジスタと；同一の一の方向に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と；同一の一の方向に存在する複数の前記メモリセルトランジスタのソースを共通接続する複数のソース線と；前記一の方向に交差する同一の他の方向に存在する複数の前記メモリセルトランジスタのドレインを共通接続する複数のビット線と；前記ソース線にドレインが接続された第１のトランジスタと；前記第１のトランジスタのソースにドレインが接続され、前記ワード線にゲートが接続され、ソースが接地された第２のトランジスタと；複数の前記第１のトランジスタのゲートを共通接続する制御線とを有する半導体記憶装置の駆動方法であって、
   前記制御線を介して複数の前記第１のトランジスタをオン状態とし、
   一の前記メモリセルトランジスタの前記ドレインに接続された一の前記ビット線に第１の電圧を印加し、前記一のメモリセルトランジスタの前記ゲートに接続された一の前記ワード線に第２の電圧を選択的に印加し、
   前記一のビット線に流れる電流に基づき、前記一のメモリセルトランジスタに記憶された情報を読み出す
   ことを特徴とする半導体記憶装置の駆動方法。
9. 請求項８記載の半導体記憶装置の駆動方法において、
   前記一のビット線を含む複数の前記ビット線に、前記第１の電圧を常時印加する
   ことを特徴とする半導体記憶装置の駆動方法。
10. マトリクス状に配列された複数のメモリセルトランジスタと；同一の一の方向に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と；同一の一の方向に存在する複数の前記メモリセルトランジスタのソースを共通接続する複数のソース線と；前記一の方向に交差する同一の他の方向に存在する複数の前記メモリセルトランジスタのドレインを共通接続する複数のビット線と；前記ソース線にドレインが接続された第１のトランジスタと；前記第１のトランジスタのソースにドレインが接続され、前記ワード線にゲートが接続され、ソースが接地された第２のトランジスタと；複数の前記第１のトランジスタのゲートを共通接続する制御線とを有する半導体記憶装置の駆動方法であって、
    前記制御線を介して複数の前記第１のトランジスタをオフ状態とし、
    複数の前記ワード線に第３の電圧を印加し、複数の前記メモリセルトランジスタの前記ソースに第４の電圧を印加することにより、複数の前記メモリセルトランジスタに記憶された情報を消去する
    ことを特徴とする半導体記憶装置の駆動方法。

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