EEPROMは、電気的にデータの書き換えが可能な不揮発性半導体記憶装置の一種であり、そのメモリセル構造としては、浮遊ゲート(電荷蓄積層)と制御ゲートの積層構造を持つMOSトランジスタを用いたものが知られている。
図15及び図16は、EEPROMの一つであるFETMOS型EEPROMのメモリセル構造を示している。
シリコン基板101上の素子分離領域には、素子分離絶縁膜102が形成されている。素子分離絶縁膜102の直下には、チャネルストッパとしてのp+型拡散層103が形成されている。シリコン基板101の活性領域には、トンネル電流が流れ得る薄いゲート絶縁膜104が形成されている。ゲート絶縁膜104上には、浮遊ゲート(電荷蓄積層)105が形成され、浮遊ゲート105上には、絶縁膜106を介して制御ゲート107が形成されている。
浮遊ゲート105と制御ゲート107は、チャネル長方向については、同じマスクにより同時に形成されるため、両ゲートのチャネル長方向のエッジは、互いに揃っている。メモリセルのソース・ドレイン拡散層108は、浮遊ゲート105及び制御ゲート107をマスクにしてイオン注入法により自己整合的に形成される。
従来、素子分離絶縁膜102には、シリコン基板101を熱酸化して形成したフィールド酸化膜が用いられている。フィールド酸化膜の形成方法としては、LOCOS法がよく知られている。LOCOS法では、シリコン窒化膜をマスクとして用い、熱酸化によりシリコン窒化膜で覆われていない領域に厚いシリコン酸化膜(素子分離絶縁膜)を形成する。
しかし、LOCOS法により素子分離絶縁膜(フィールド酸化膜)102を形成する場合、素子分離絶縁膜102には、バーズビークと呼ばれるくさび型の部分が形成される。このバーズビークは、実際に形成される素子分離絶縁膜102の寸法を、デザイン上の素子分離領域の寸法よりも大きくすることはよく知られている。このため、一般に、LOCOS法では、0.5μm以下の微細な素子分離領域を形成することに向いていない。
また、LOCOS法では、素子分離絶縁膜102のうちシリコン基板101表面よりも内部に潜り込む部分は、素子分離絶縁膜102のおよそ下半分でしかないため、素子分離能力が非常に劣っている。つまり、この点からしても、LOCOS法では、素子分離間隔を狭くすることが非常に困難であるといえる。
さらに、LOCOS法の場合、素子分離絶縁膜102のうちシリコン基板101表面よりも上部に突出している部分は、シリコン基板101上における段差の原因となる。シリコン基板101上の段差は、フォトリソグラフィ工程において微細な寸法のパターンの加工マージンを低下させる。
以上の問題を解決する素子分離技術として、シリコン基板にトレンチ溝を形成し、このトレンチ溝を絶縁材で埋め込むトレンチ素子分離法(“Shallow Trench Isolation”と呼ばれる)が知られている。
図17は、トレンチ素子分離法を適用した不揮発性半導体記憶装置のメモリセルを示している。
トレンチ素子分離法は、LOCOS法と比べると、実際の寸法がデザイン上の寸法にほぼ等しくなり、微細な素子分離領域の形成に向いている、素子分離絶縁膜102のほぼ全体がシリコン基板101表面よりも内部に形成されるため、素子分離能力に優れている、素子分離絶縁膜102の表面が平坦でシリコン基板101の表面にほぼ一致しているため、シリコン基板101上の段差の原因とならない、などの利点を有する。
本例の素子分離絶縁膜102は、浮遊ゲート(電荷蓄積層)105と自己整合的に形成されるため、浮遊ゲート105には、素子分離絶縁膜102とのオーバーラップ部(“ウイング部”と呼ばれる)が存在しない。よって、本例の場合、素子分離絶縁膜102の幅は、素子分離特性のみによって決まる。
しかし、トレンチ素子分離法であっても、素子分離能力は、隣接する素子(メモリセル)間の距離、即ち、素子分離絶縁膜102の幅(トレンチの幅)と素子分離絶縁膜102の深さ(トレンチの深さ)に依存する。よって、微細化のために素子分離絶縁膜102の幅を狭くすると、十分な素子分離能力を得るためには、素子分離膜102の深さをより深くしなければならない。これは、トレンチ溝のアスペクト比を高くすることを意味しているため、トレンチ溝形成時のエッチングやトレンチ溝への絶縁材埋め込みなどのプロセスの実現が非常に困難となる。
一方、トランジスタとしての性能の面から考えると、シリコン基板表面を熱酸化して素子領域の基板表面を露出させて素子を形成するプレーナ技術は、集積回路の大規模化、高集積化に極めて有効であったが、半導体素子の微細化及び集積化が進み半導体素子の動作速度が高まるに連れて素子間の金属配線とシリコン基板の間の寄生容量の影響が非常に大きくなってきた。
半導体素子に印加する電圧とこれにより流れる電流による消費電力と半導体素子の遅延時間の積は、寄生容量及び寄生抵抗からなるCR時定数として一定値となる。従って、消費電力を下げつつ、高速動作を実現するためには、寄生CRを低減しなければならない。
寄生抵抗の原因となる配線抵抗、コンタクト抵抗、素子抵抗などは、プロセスの改良により大幅に低減されつつある。一方、寄生容量は、素子同士の距離が狭くなるに連れて一層大きくなるため、非常に問題となる。例えば、配線間容量は、微細化により急激に増加するため、低誘電率絶縁材による層間埋め込み等が必要となる。しかし、シリコン基板上に素子を形成している以上、基板と配線間の寄生容量は無くすことができない。
さらなる高集積化の点から考えると、半導体素子の3次元集積化が必要となる。半導体素子を垂直方向に集積化できれば、単位面積当たりの素子密度を高めることができるため、半導体集積回賂の低コスト化が図れる。ところが、従来の半導体素子は、一部の抵抗や容量などを除けば、シリコン基板上に形成されているため、3次元集積化を行うことができない。
以上のように、従来の不揮発性半導体記憶装置では、素子の微細化、高集積化により十分な素子分離特性を備えた素子分離絶縁膜を形成することが非常に困難になっている。また、寄生抵抗や寄生容量なども大きくなり、これらを簡易に低減できる技術の開発が望まれている。
特開平6−326277号公報
特開平9−97851号公報
特開平9−260617号公報
以下、図面を参照しながら本発明の不揮発性半導体記憶装置について詳細に説明する。
図1は、本発明の実施の形態に関わるNAND型フラッシュEEPROMのレイアウトを示している。図2は、図1のII−II線に沿う断面図、図3は、図1のIII−III線に沿う断面図である。
シリコン基板10上には、絶縁層11が形成され、絶縁層11上には、シリコン薄膜12が形成されている。絶縁層11は、シリコン基板10を熱酸化したり、又はシリコン基板10中に酸素をイオン注入することにより形成される。シリコン薄膜12は、例えば、非晶質シリコンや多結晶シリコンを単結晶化することにより形成される。このように、シリコン薄膜12を絶縁層11上に形成する技術は、SOI(Silicon On Insulator)と呼ばれている。
シリコン薄膜12は、絶縁層11上において格子状に形成され、活性層として用いられる。格子状のシリコン薄膜12の間には、絶縁材料(シリコン酸化膜など)13が満たされ、この絶縁材料13は、素子分離の機能を果たす。本例では、シリコン薄膜12を格子状にパターニングした後に、格子状のシリコン薄膜12の間に絶縁材料13を満たすことでロウ方向に隣接する素子同士を完全に分離できる。このため、ロウ方向における絶縁材料13の幅(素子の間隔)は、原則としてリソグラフィ技術やエッチング技術により定まる最小幅に設定可能である。
シリコン薄膜12には、例えば、p型の不純物が導入されている。格子状のシリコン薄膜12のうちロウ方向に伸びる部分には、n型のソース拡散層18−Sが形成されている。格子状のシリコン薄膜12のうちカラム方向に伸びる部分であってソース拡散層18−Sの間には、ドレイン拡散層18−Dが形成されている。ソース拡散層18−Sとドレイン拡散層18−Dの間には、例えば、直列接続された16個のメモリセルトランジスタからなるNANDストリングとその両端に1つずつ配置される2つの選択ゲートトランジスタが形成されている。
各メモリセルトランジスタは、n型拡散層18と、n型拡散層18間のチャネル領域上にゲート酸化膜(トンネル酸化膜)14を介して形成された電荷蓄積層としての浮遊ゲート電極15と、浮遊ゲート電極15上に絶縁膜(ONO膜など)16を介して形成された制御ゲート電極17とから構成されている。
各選択ゲートトランジスタは、n型拡散層18,18−S,18−Dと、n型拡散層18,18−S,18−D間のチャネル上にゲート酸化膜14Aを介して形成されたゲート電極SGS,SGDとから構成されている。
なお、19は、ドレインコンタクト部、20は、層間絶縁膜である。また、ドレインコンタクト部19には、ビット線が形成され、ソース拡散層18−Sには、ソースコンタクト部を介してソース配線が接続される。
上記NAND型フラッシュEEPROMの特徴は、メモリセルセルアレイがSOI基板上のシリコン薄膜12に形成されている点にある。しかも、シリコン薄膜12は、格子状を有しており、格子状のシリコン薄膜12の間には、素子分離の機能を有する絶縁材料13が満たされている。このため、ロウ方向に隣接する素子同士を完全に分離でき、ロウ方向における絶縁材料13の幅(素子の間隔)は、原則としてリソグラフィ技術やエッチング技術により定まる最小幅に設定可能となる(メモリセル間のパンチスルー耐圧やフィールド反転耐圧などを考慮する必要がなくなる)。
また、絶縁層11上にメモリセルが形成されるため、ビット線などの配線の寄生容量が非常に小さくなり、メモリの高性能化を図ることができる。また、絶縁層11上にトランジスタなどの薄膜素子を形成しているため、将来的には、絶縁層上の薄膜素子上に、さらに絶縁層を形成し、その絶縁層上のシリコン薄膜に新たに薄膜素子を形成するという3次元集積化も可能である。
しかし、上述のNAND型フラッシュEEPROMの場合、各NANDストリングは、SOIを構成する絶縁層11と素子分離用の絶縁材料13により完全に分離されている。つまり、各NANDストリングに共通のウエルをシリコン薄膜12に形成することができない。
ところで、メモリセルのしきい値は、浮遊ゲート電極と活性領域(チャネル)との間における電荷の授受によって可変することができる。例えば、制御ゲート電極に正の高電圧を印加し、ビット線及びソース線に0Vを印加すれば、メモリセルの活性領域に反転電子チャネルが形成されるため、活性領域の反転チャネルから浮遊ゲートに電子の注入が行われてメモリセルのしきい値が高くなる。
データの読み出しは、選択されたメモリセルの制御ゲート電極に0Vを印加し、メモリセルに電流が流れるか否かによって、メモリセルのしきい電圧が0Vより高いか低いかを判別する。即ち、しきい値が0Vより高くなっていると、メモリセルがオンしないのでチャネル電流が流れない。一方、しきい値が0Vより低くなっていると、メモリセルがオンするのでチャネル電流が流れる。この時、非選択メモリセルの制御ゲート電極には、しきい値が高くなっていてもチャネル電流が流れるように、データの値にかかわらずメモリセルがオンするような正の電位を印加する。
しかし、このような動作を行うSOI基板を用いたNAND型フラッシュEEPROMでは、浮遊ゲート電極から活性領域に電子を引き抜いて、しきい値を0V以下にすることが非常に困難であるという問題がある。
即ち、制御ゲート電極に負の高電圧を印加し、ビット線及びソース線に0Vを印加すると、メモリセルの活性領域表面に正孔が蓄積されるが、活性領域と拡散層からなるPN接合が正孔の拡散層への流出入をブロックするので、ビット線及びソース線の電位をメモリセルの活性領域に転送することができない。
つまり、NANDストリングを構成する全メモリセルトランジスタのワード線WL0〜WL15に負の高電圧を印加したのでは、ビット線及びソース線の電位が転送されないメモリセルにおいては、フローティング状態にある活性領域が制御ゲート電極との容量結合により負の電位となり、浮遊ゲート電極と活性領域間に高電界が印加されないので、電子の浮遊ゲート電極からの引き抜きを行うことができない。
従って、図1乃至図3に示すようなSOI基板を用いたNAND型フラッシュEEPROMでは、データ消去が行われるメモリセルトランジスタよりビット線側又はソース線側のメモリセルトランジスタにはビット線又はソース線に印加された電位、例えば0Vを転送できる正の電圧を印加して、NANDストリング中のメモリセルトランジスタごとに順次データ消去を行うことが必要となり、NANDストリング中の全メモリセルトランジスタの浮遊ゲート電極からの電子の引き抜きによるブロック一括消去が出来ないという問題がある。
以下に説明する実施の形態は、このような問題を解決したNAND型フラッシュEEPROMに関する。
図4は、本発明の実施の形態に関わるNAND型フラッシュEEPROMのレイアウトを示している。図5は、図4のV−V線に沿う断面図、図6は、図4のVI−VI線に沿う断面図である。
シリコン基板10上には、絶縁層11が形成され、絶縁層11上には、シリコン薄膜12が形成されている。絶縁層11は、シリコン基板10を熱酸化したり、又はシリコン基板10中に酸素をイオン注入することにより形成される。シリコン薄膜12は、例えば、非晶質シリコンや多結晶シリコンを単結晶化することにより形成される。このように、シリコン薄膜12を絶縁層11上に形成する技術は、SOI(Silicon On Insulator)と呼ばれている。
シリコン薄膜12は、絶縁層11上において格子状に形成され、活性層として用いられる。格子状のシリコン薄膜12の間には、絶縁材料(シリコン酸化膜など)13が満たされ、この絶縁材料13は、素子分離の機能を果たす。本例では、シリコン薄膜12を格子状にパターニングした後に、格子状のシリコン薄膜12の間に絶縁材料13を満たすことでロウ方向に隣接する素子同士を完全に分離できる。このため、ロウ方向における絶縁材料13の幅(素子の間隔)は、原則としてリソグラフィ技術やエッチング技術により定まる最小幅に設定可能である。
シリコン薄膜12のうち選択ゲートトランジスタが形成される部分には、p型不純物が導入されている。また、シリコン薄膜12のうちNANDストリング(直列接続された16個のメモリセルトランジスタ)が形成される部分には、微量のn型不純物(高抵抗で、真性半導体に近くなっている)が導入されている。メモリセルが形成される部分の活性層は、例えば、不純物濃度が1×1012cm−3以下で、抵抗率が1×105Ωcm以上となるように設定される。
シリコン薄膜12のうちロウ方向に伸びる部分には、n型のソース拡散層18−Sが形成されている。格子状のシリコン薄膜12のうちカラム方向に伸びる部分であってソース拡散層18−Sの間には、ドレイン拡散層18−Dが形成されている。ソース拡散層18−Sとドレイン拡散層18−Dの間には、例えば、直列接続された16個のメモリセルトランジスタからなるNANDストリングとその両端に1つずつ配置される2つの選択ゲートトランジスタが形成されている。
各メモリセルトランジスタは、n型拡散層18と、n型拡散層18間のチャネル領域上にゲート酸化膜(トンネル酸化膜)14を介して形成された電荷蓄積層としての浮遊ゲート電極15と、浮遊ゲート電極15上に絶縁膜(ONO膜など)16を介して形成された制御ゲート電極17とから構成されている。
各選択ゲートトランジスタは、n型拡散層18,18−S,18−Dと、n型拡散層18,18−S,18−D間のチャネル上にゲート酸化膜14Aを介して形成されたゲート電極SGS,SGDとから構成されている。
なお、19は、ドレインコンタクト部、20は、層間絶縁膜である。また、ドレインコンタクト部19には、ビット線が形成され、ソース拡散層18−Sには、ソースコンタクト部を介してソース配線が接続される。
図7は、図4乃至図6のNAND型フラッシュEEPROMの消去(Erase)、書き込み(Write)、読み出し(Read)時の電位関係を示している。
ブロックー括消去は、ブロック内のビット線BL1,BL2…及びソース線SLを低電位(例えば、基準電位0V)とし、選択ゲートトランジスタのゲート電極SGD,SGSにそれらがオン状態となるような中間電圧(例えば、4V)を印加する。メモリセルのワード線WL0〜WL15には、全て負の高電圧(例えば、−18V)を印加する。この時、活性領域(チャネル)と浮遊ゲート電極(電荷蓄積層)の間には高電界が印加され、電子が電荷蓄積層からゲート酸化膜を介して活性領域に移動する。その結果、ブロック内のメモリセルのしきい値は、基準電位(例えば、0V)よりも低くなる。
選択書き込みは、選択ビット線BL1に、0V、非選択ビット線BL2に、書き込み禁止電圧(例えば、8V)を印加する。選択ワード線WL1に正の高電圧(例えば、18V)を印加し、選択ワード線WL1以外の非選択ワード線WL0,WL2〜WL15及びドレイン側の選択ゲートトランジスタのゲート電極SGDに、書き込み禁止電圧を転送するための電圧(例えば、10V)を印加する。この電圧は、書き込み禁止電圧よりもメモリセルトランジスタ及び選択ゲートトランジスタのしきい値分だけ高い。
ソース側の選択ゲートトランジスタのゲート電極SGSには、低電圧(例えば、0V)を印加してこれをオフ状態とし、ビット線BL1,BL2,…からソース線SLに貫通する電流をカットオフする。これにより、選択ワード線WL1下の活性領域と浮遊ゲート電極(電荷蓄積層)間に高電界が印加されるため、電子が活性領域からゲート酸化膜を介して浮遊ゲート電極に注入される。その結果、選択メモリセルのしきい値は、基準電位よりも高くなる。
読み出しは、選択ビット線BL1に、例えば、1V、非選択ビット線BL2に、例えば、0Vを印加する。選択ワード線WL1に、低電圧(例えば0V)を印加し、選択ワード線WL1以外の非選択ワード線WL0,WL2〜WL15及び選択ゲートトランジスタのゲート電極SGD,SGSに中間電位(例えば、4V)を印加してオン状態とする。この時、選択セルが消去状態であれば電流が流れ、選択セルが書き込み状態であれば電流が流れないため、メモリセルのしきい値の判別を行うことができる。
SOI基板に形成されたNAND型フラッシュEEPROMにおいて、上述の一括消去、選択書き込み及び読み出しを行うためには、特に以下の2つの点を満足させなければならない。
第一の点は、一括消去時において、全てのメモリセルトランジスタをオン状態にしてビット線及び(又は)ソース線の低電位(0V)を、消去を実行する全てのメモリセルに転送しなければならないことである。しかし、通常のメモリセルでは、そのしきい値以下においてはカットオフ状態となる。このため、負の高電圧をメモリセルの制御ゲート電極に印加すると、消去を実行する全てのメモリセルにビット線及び(又は)ソース線の低電位(0V)を転送することができない。
第二の点は、読み出し時に選択メモリセルが書き込み状態にある場合、制御ゲート電極に印加される低電位(0V)で、メモリセルが確実にカットオフしなければならないことである。しかし、リーク電流などによってメモリセルに電流が流れると、センスアンプにおいて選択メモリセルが消去状態であるように認識されてしまう。
図8は、以上の二つの条件を満足するメモリセルの電流電圧特性の理想特性を示している。
メモリセルトランジスタとしては、図8(a)に示されるように、そのしきい値以上の正の電圧を印加した場合と消去時に印加されるような負の高電圧を印加した場合に、ソース・ドレイン間に電流が流れ、書き込み時のしきい値と読み出し時に印加される電圧(0V程度)の差(4V程度)だけ、しきい値よりも低いゲート電圧では、カットオフして電流が流れないようなものを用いなければならない。
但し、NANDセルアレイでは、メモリセルのソース、ドレイン間に電位差が発生する動作は読み出し時のみであり、印加される電圧も、例えば3V以下と非常に低い。また、消去状態のメモリセルにゲート電圧0Vを印加して、ソース・ドレイン間に流れるセル電流、例えば数μAに対して、書き込み状態としてセンスアンプにより認識が可能なオフ電流とのオン/オフ比は、4桁以上である。
従って、上記の二つの条件でのメモリセルトランジスタのオン/オフ比を4桁以上にすれば十分である。換言すれば、基準電圧(例えば0V)でのセル電流に対しデータ書き込み時にビット線の電圧を転送するために、非選択ワード線に印加される正の電圧の領域(図8(b)中の第1領域)及びデータ消去時に制御ゲート電極に印加される負の電圧の領域(図8(b)中の第2領域)におけるセル電流が104倍以上程度に設定されればよい。
一方、選択ゲートトランジスタは、消去時、書き込み時、読み出し時のいずれにおいてもビット線電位を転送しなければならず、かつ、書き込み時においてソース側の選択ゲートトランジスタは、ゲートに低電圧(0V)を印加したときにカットオフしていなければならない。特に、カットオフ状態は、ビット線からソース線に流れる貫通電流をなくして、昇圧回路における消費電力を低減するために1pA以下に十分低くしなければならない。
図9は、上記の条件を満たすメモリセル特性を有するセルトランジスタ構造を示している。
シリコン基板10上には、絶縁層(酸化シリコンなど)11が形成され、絶縁層11上には、シリコン薄膜(活性領域)12が形成されている。シリコン薄膜12は、真性半導体に近いn型低不純物密度状態、例えば、1×1012cm−3以下のn型不純物を含んでいるとする。シリコン薄膜(活性領域)12の抵抗率は、1×105Ωcm以上と非常に高抵抗である。
図10は、図9のメモリセルトランジスタの書き込み状態における電流電圧特性を示している。
ゲートに正の電圧、ソースに0V、ドレインに正の電圧を印加すると、n+拡散層18から電子が供給されて活性領域界面に蓄積電子層が形成される。従って、メモリセルのソース・ドレイン間に電子電流が流れる。実際は、拡散によってしきい値以下でも電子電流が流れる。
一方、ゲートに負の電圧、ソースに0V、ドレインに正の電圧を印加した場合、熱エネルギーにより発生する電子・正孔対の内電子は、ドレインに流れ出て正孔がゲート界面に蓄積する。正孔は、ソース・ドレイン間電界によりソース側へ流れ出る。n+拡散層18とn−シリコン薄膜(活性領域)12間におけるn+−n−接合は、pn接合と異なり、正孔に対するブロッキング効果は非常に小さい。よって、ソース側へ流れ出た正孔を補うようにドレイン側から正孔が供給されて正孔電流が流れる。電子電流と正孔電流の最も小さい状態において、ドレイン電流は最小値を示す。但し、この値は、ドレイン電圧により変化する。
図10のメモリセルトランジスタでは、ゲートに負の高電圧を印加した場合に正孔電流によってビット線の電位を転送することができるため、ブロック一括消去が実現できる。しかし、オフ状態は、非常に狭いゲート電圧領域にしか生じないため、メモリセルが書き込み状態にある場合に、ゲート電圧0Vでは正孔電流が流れてしまい、読み出し時にカットオフすることができない問題点が残る。
図11は、上記の問題を解決するセルトランジスタ構造を示している。
メモリセルトランジスタのソース・ドレインの間の活性領域(チャネル)を、少なくともしきい電圧の異なる2つの領域で構成する。また、しきい値の最も低い活性領域をドレイン側に配置し、しきい値の最も高い活性領域をソース側に配置する。本例では、2つのしきい値(VthL、VthH)を有する活性領域で構成されたセルトランジスタを示している。
このセルトランジスタの電気的特性を考察するために、図12に、図11のセルトランジスタの簡単な等価回路を示す。また、図13には、図11のセルトランジスタの書き込み状態における電流電圧特性を示す。
異なる2つのしきい値を有するトランジスタが直列接続されて、ソースに0V、ドレインに4V、ゲートにVgが印加された場合を考える。2つのトランジスタのドレインとソースは短絡されて中間電位VMとなっている。VthHのトランジスタ特性は、VM電位を1Vから4Vまで変化させた場合、サブスレッシホールド領域の電子電流はほとんど変わらない。しかし、正孔電流は、VM電位の増加分だけ正側に水平移動した特性となる。
一方、VthLのトランジスタ特性は、VM電位を0Vから3Vまで変化させた場合、サブスレッシホールド領域の正孔電流はほとんど変わらない。しかし、電子電流は、VM電位の増加分だけ正側に水平移動した特性となる。VM電位が同一の両者の特性の交点が実際のトランジスタの特性を示している。
図13で示されているトランジスタ特性では、しきい値の異なる2つのトランジスタを直列接続することにより、オフ状態のゲート電圧範囲は、VthHとVthLとの差以上に広がり、単一のトランジスタよりもオフ状態のゲート電圧範囲を広げることができることがわかる。
また、このとき、オフ状態のゲート電圧範囲は、メモリセルが書き込み状態である場合のしきい値(Vthw)以下の領域で少なくともデータ読み出し時にトランジスタのゲート電極に印加される読み出し電圧0Vに至る範囲までが含まれればよいことが、図10より明らかである。
従って、しきい値の異なる領域における最も高いしきい値と最も低いしきい値の差は、書き込まれたセルのしきい値の最大値と読み出し時の選択ワード線に印加される電位(例えば0V)の間の電位差以上、換言すれば、NAND型フラッシュEEPROMの場合、NANDストリング中の選択されたメモリセルの制御ゲート電極に印加される電位とそれ以外の制御ゲート電極に印加される電位との電位差以上に設定しておけば、読み出し時にゲートに0Vが印加された場合にオフ状態にすることができる。
また、消去状態であるメモリセルトランジスタでは、図13に示される電流電圧特性がそのまま負側に水平移動した特性となるので、読み出し時に制御ゲート電極にしきい値電圧よりも高い0Vが印加されることでオン状態となる。
本実施の形態で示されているセルトランジスタのオフ状態は、pn接合による正孔のブロッキングとは異なり、活性領域(チャネル)の抵抗値によって得られるため、活性領域の抵抗率をできるだけ高くする必要がある。読み出し時のセル電流を数μA程度とすれば、オン/オフ比を4桁程度得るためには、オフ電流は、数十nA以下にしなければならない。
また、活性領域厚さを、例えば、100nm程度として、ドレインに1Vを印加した場合、抵抗率は、1×105Ωcm程度が必要となる。これは、n型シリコンの場合、不純物密度が1×1012cm−3以下の場合である。
なお、本実施の形態では、セルトランジスタのソース・ドレインの間の活性領域をしきい電圧の異なる2つの領域で構成したが、セルトランジスタのソース・ドレインの間の活性領域は、しきい電圧の異なる3つ以上の領域で構成してもよい。その一例として、図14に、活性領域を、しきい電圧の異なる3つの領域で構成した場合を示す。
この場合、二つの拡散層18のいずれか一方をソース、他方をドレインと固定する必要がなく、いずれの拡散層18も、ソース又はドレインとして使用可能となる。つまり、双方向に電流を流すことができるMOSトランジスタを提供することができる。
また、上述したように、メモリセルのソース・ドレイン間に印加される電位差は、読み出し時のビット線電位(例えば1V)程度であるが、選択ゲートトランジスタでは、8V程度が印加される。また、選択ゲートトランジスタは、書き込み時にビット線からソース線の間の貫通電流を抑制するために、非常にリーク電流が小さいことが要とされる。そのため、本実施例で示したようなメモリセルの電流電圧特性では用いることができない。
図4乃至図6に示した実施の形態では、選択ゲートトランジスタが形成される活性領域(基板面)は、従来のバルクシリコントランジスタと同様にp型としており、n型拡散層とp型活性領域によって形成されるpn接合によって正孔電流をプロッキングする構造となっている。一方、メモリセルが形成される活性領域(基板面)は、n型であり、拡散層も、n型である。つまり、選択ゲートトランジスタの活性領域とメモリセルの活性領域は、逆極性であり、選択ゲートトランジスタの活性領域は、その拡散層と逆極性であり、メモリセルの活性領域は、その拡散層と同一極性である。
なお、メモリセルを駆動する周辺回路(MOSトランジスタ)も、SOI領域上に形成することが可能である。CMOS回路に用いられるNチャネルMOSトランジスタでは、選択ゲートトランジスタと同様に、p型活性領域とn型拡散層を用い、CMOS回路に用いられるPチャネルMOSトランジスタでは、n型活性領域とp型拡散層を用いればよい。
また、所望の設定値に合わせたしきい値を選択することは可能であり、メモリセルは、張り合わせSOI基板上に形成しても、SIMOX基板上に形成しても、あるいは絶縁性基板上の固層成長によるエピタキシャル層に形成しても構わない。活性領域の材料としては、単結晶シリコンにとどまらず、多結晶シリコンでも非晶質シリコンであっても構わないし、シリコン系材料以外であっても構わない。
また、絶縁性材料としては層間絶縁膜を用いて3次元集積化しても構わない。あるいは、ガラス基板等の透明絶縁基板上に形成して、ディスプレイデバイス等とオンチップ化しても構わない。
図11に示したように、活性領域内に、しきい値の異なる2つの領域を形成する方法としては、例えば、チャネルイオン注入量を部分的に変える方法や、ゲート絶縁膜厚を部分的に変える方法などが考えられるが、これに限定されるものではない。
以下に、図4乃至図6のNAND型フラッシュEEPROMの製造方法の一例について述べる。
まず、絶縁材(例えば、シリコン基板上の絶縁層)上に活性層となる低不純物濃度のシリコン膜を形成し、SOI基板を形成する。なお、SOI基板の絶縁材は、例えば、シリコン基板の表面を熱酸化することにより、又はシリコン基板上に二酸化シリコン膜や窒化シリコン膜などの絶縁膜を堆積することにより形成することができる。また、SOI基板自体は、上記の他に、張り合せ法によるものや、SIMOX基板などを使用することができる。
次に、絶縁材上のシリコン膜のうち不純物濃度を高めたい領域、例えば、周辺回路(MOSトランジスタ)が形成される領域や、選択ゲートトランジスタが形成される領域に、リン(P)やボロン(B)など不純物を所望のドーズ量だけイオン注入する。
また、メモリセルのチャネル領域にしきい値の異なる少なくとも2つの領域を形成するために、例えば、少なくとも2回のイオン注入を実行し、メモリセルのチャネル領域に、不純物濃度の異なる少なくとも2つの領域を形成する。
続いて、リソグラフィ技術を用いて、シリコン膜上に格子パターンのマスクを形成する。この格子パターンにおいて、カラム方向に伸びる複数本のラインパターンのピッチは、リソグラフィの限界まで微細化しても問題ない。そして、この格子パターンのマスクを用いて、絶縁材上のシリコン膜をエッチングし、格子状の活性層を形成する。
次に、絶縁材、例えば、TEOS膜や窒化シリコン膜などを用いて、活性層の間の溝を埋め込み、かつ、CMPやRIEなどを用いて、絶縁材の表面を平坦化し、素子分離を完了させる。
熱酸化により、活性層の表面にゲート酸化膜(トンネル酸化膜)を形成し、また、LPCVD法により、ゲート酸化膜上に浮遊ゲート電極となる導電体を形成する。浮遊ゲート電極となる導電体にスリット状の溝を形成した後、この導電体上にONO(Silicon oxide-Silicon nitride-Silicon oxide)膜などの絶縁膜を形成し、さらに、LPCVD法により、絶縁膜上に制御ゲート電極となる導電体を形成する。
次に、リソグラフィ工程により、ロウ方向に伸びるラインパターンのマスクを形成する。そして、このラインパターンのマスクを用いて、各導電体をエッチングし、制御ゲート電極及び浮遊ゲート電極を形成する。また、これらゲートをマスクにして、シリコン膜(活性層)中に、当該シリコン膜と同極性の不純物(例えば、リンやヒ素など)をイオン注入し、ソース・ドレイン拡散層を形成する。
以上の工程によりメモリセルが形成される。これ以降は、通常の層間膜形成、配線形成などの工程を行う。
本発明は、上述した各実施の形態に限定されるものではない。例えば、図4乃至図6に示したNANDフラッシュEEPROMについてブロック一括消去を行わず、NANDストリング中のメモリセルごとに順次データ消去を行っても何ら差し支えない。つまり、本発明は、その要旨を逸脱しない範囲で、種々変形して実施する事ができる。
本発明の効果は、以下の通りである。
第一に、SOI基板上にNAND型フラッシュEEPROMを形成し、かつ、素子領域(活性層)は、格子パターンを有し、素子領域間の溝は、絶縁材により埋め込まれている。つまり、ロウ方向の素子同士は、完全に絶縁材により分離され、カラム方向に伸びるライン同士(ロウ方向の素子同士)の間隔をリソグラフィ工程で可能な最小幅に設定できる。これにより、素子の微細化、高集積化が可能であり、素子分離能力に優れ、寄生抵抗や寄生容量なども低減されたNAND型フラッシュEEPROMを提供できる。
第二に、上記のように、SOI基板上にNAND型フラッシュEEPROMを形成する場合、ブロック内のメモリセルのデータを同時に消去する一括ブロック消去を実現可能にすることが望まれる。そこで、NANDストリングを構成する各メモリセルのチャネルを、しきい値の異なる少なくとも2つの領域から構成するようにした。これにより、上記第一の効果(SOIによる特徴)を生かしつつ、フラッシュEEPROMの特徴である一括ブロック消去も実現可能としている。
なお、第二の効果は、SOI構造又はNAND型フラッシュEEPROMに限定されるものではない。つまり、例えば、図13に示すような特性を有する新規なMISトランジスタを開発したことに意義を有するものである。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。