JP3646315B2 - 不揮発性半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、不揮発性半導体装置に関し、特にフラッシュ（一括消去型）ＥＥＰＲＯＭの回路に関するものである。
【０００２】
【従来の技術】
図１１は従来のフラッシュＥＥＰＲＯＭの回路図であり、説明を簡単にするために４つのメモリートランジスタ構成として示している。
【０００３】
さて、図１１に示すように、メモリートランジスタ１〜４のソース領域には共通ソースラインＳＬが接続され、この共通ソースラインＳＬにはＮチャネルトランジスタ１１、Ｐチャネルトランジスタ１２が接続されている。そして、Ｎチャネルトランジスタ１１のゲート電極には読み出し・書き込み信号が、Ｐチャネルトランジスタ１２のゲート電極にはインターフェイス回路８８を介して消去信号が入力される。なお、ここでインターフェイス回路８８は、Ｖｄｄ−ＧＮＤの電圧振幅入力をＶｐｐ−ＧＮＤの電圧振幅出力に変える働きを持つ。
【０００４】
メモリートランジスタ１〜４のコントロールゲート電極にはワードラインＷＬ１、ＷＬ２が、ドレイン領域にはビットラインＢＬ１、ＢＬ２が接続されている。
【０００５】
アドレス信号は、アドレスバッファ９０を介してＸデコーダ回路９２、Ｙデコーダ回路９４に入力される。Ｘデコーダ回路９２では、これによりワードラインＷＬ１、ＷＬ２へのワードライン信号が生成される。また、Ｙデコーダ回路９４では、これによりＹデコーダ信号が生成され、ビットライン制御回路９５、センスアンプ９６に、このＹデコーダ信号が出力される。
【０００６】
ビットライン制御回路９５では、このＹデコーダ信号により、データの書き込み制御が行われる。即ち、ビットライン制御回路９５により、データバッファ９８を介して入力されたデータ信号が、このＹデコーダ信号をアドレスとしてメモリートランジスタ１〜４に書き込まれる。更に、ビットライン制御回路９５では、メモリートランジスタ１〜４の消去制御、読み出し制御も行われる。
【０００７】
また、センスアンプ９６では、メモリートランジスタ１〜４に記憶されたデータが、Ｙデコーダ信号をアドレスとして読み出される。読み出されたデータは、データバッファ９８を介してデータ信号として出力される。
【０００８】
次に、この従来の回路の動作を、図１２の電位図を用いて説明する。
【０００９】
まず、書き込み動作について説明する。書き込み動作を行う場合は、図１２に示すように、読み出し・書き込み信号及び消去信号をＶＤＤレベルに設定して、トランジスタ１１をオン状態、１２をオフ状態とする。これにより共通ソースラインＳＬはＧＮＤレベルに設定される。そして、メモリートランジスタ１に対して書き込み動作を行う場合には、ＷＬ１、ＢＬ１を各々高電圧Ｖｐｐレベル（例えば１２Ｖ）、ＷＬ２、ＢＬ２を各々ＧＮＤレベルに設定する。
【００１０】
以上のように設定すると、メモリートランジスタ１のみコントロールゲート電極の電位とドレイン領域の電位とが同時にＶｐｐレベルとなるためチャンネル電流が発生する。この結果、ドレイン領域端部にホットエレクトロンが発生し、フローティングゲート電極に電子が注入される。これによりメモリートランジスタ１に書き込み動作が行われ、データ" ０" が記憶されることになる。一方、メモリートランジスタ２〜４では、コントロールゲート電極の電位とドレイン領域の電位とが同時にＶｐｐレベルとはならないため、チャンネル電流が発生しない。このためメモリートランジスタ２〜４には書き込み動作は行われないことになる。
【００１１】
次に、消去動作について説明する。消去動作を行う場合には、図１２に示すように、読み出し・書き込み信号、消去信号をＧＮＤレベルに設定して、トランジスタ１１をオフ状態、１２をオン状態とする。これにより共通ソースラインＳＬはＶｐｐレベルに設定される。更に、この状態でＷＬ１、ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々オープンレベルに設定する。
【００１２】
以上のように設定すると、メモリートランジスタ１〜４は、ソース領域が各々Ｖｐｐレベル、フローティングゲート電極が各々ＧＮＤレベルに設定されるため、フローティングゲート電極とソース領域との間にトンネル電流が発生する。この結果、フローティングゲート電極からソース領域に電子が放出され、消去動作が行われることになる。
【００１３】
次に読み出し動作について説明する。読み出し動作を行う場合には、図１２に示すように、読み出し、書き込み信号及び消去信号をＶＤＤレベルに設定して、トランジスタ１１をオン状態、１２をオフ状態とする。これにより共通ソースラインＳＬはＧＮＤレベルに設定される。そして、メモリートランジスタ１からデータを読み出す場合には、ＷＬ１をＶＤＤレベル、ＢＬ１を正の電位である読み出しレベルＶred （例えば１Ｖ）、ＷＬ２をＧＮＤレベル、ＢＬ２をオープンレベルに設定する。
【００１４】
以上のように設定すると、メモリートランジスタ１のみコントロールゲート電極がＶＤＤレベル、ドレイン領域がＶred レベル、ソース領域がＧＮＤレベルに設定されることになる。そして、メモリートランジスタ１に書き込み動作が行われている場合、即ち、データ" ０" が記憶されている場合にはビットラインＢＬ１にドレイン電流が流れない。逆に、メモリートランジスタ１に書き込み動作が行われていない場合、即ち、データ" １" が記憶されている場合にはドレイン電流が流れることになる。従って、センスアンプ９６によりこのドレイン電流を検出することにより、記憶されたデータを読み出すことが可能となる。
【００１５】
【発明が解決しようとする課題】
さて、上記従来技術では、上記消去動作時に電子の放出が進みすぎメモリートランジスタのしきい値電位が負になる現象、すなわち過剰消去現象が発生するという問題があった。
【００１６】
例えば、今、メモリートランジスタ３が上記消去動作により過剰消去されたと仮定する。また、メモリートランジスタ１には、上記書き込み動作によりデータ" ０" が記憶されていたとする。この状態で、メモリートランジスタ１からデータの読み出しを行った場合、メモリートランジスタ１にはデータ" ０" が記憶されているため、ビットラインＢＬ１には電流が流れないはずである。しかし、メモリートランジスタ３が過剰消去されている場合には、そのコントロールゲート電極がＧＮＤレベルでも図１１に示すようなドレイン電流が流れてしまう。このドレイン電流によりセンスアンプ９６が誤動作し、メモリートランジスタ１には" １" が記憶されているという誤った判断がなされてしまう。この結果、読み出し動作不良を引き起こすことになってしまう。
【００１７】
このような過剰消去を防止する従来技術として例えば特開平１−２９４２９７に示す技術がある。この従来技術では、消去動作時にメモリートランジスタに流れる電流を検出する。そして、電流が検出されると消去電圧を与えているトランジスタをオフ状態にして消去動作を停止するものである。
【００１８】
しかし、この従来技術では、電流を検出してトランジスタをオフ状態にする手段が複雑になってしまうという欠点があった。このため、回路が大規模化してしまうという問題が生じた。また、１つのメモリートランジスタが過剰消去された時点で、他のメモリートランジスタに対する消去動作も停止してしまうため、これらの他のメモリートランジスタの下限動作マージンが減少してしまうという事態も生じた。
【００１９】
更に、過剰消去を防止する他の従来技術としては、ベリファイ動作と呼ばれる手法を用いた技術がある（例えば特開平４−３３９５）。このベリファイ動作と呼ばれる手法では、消去動作の後、メモリートランジスタのしきい値電圧が随時モニタされる。そして、全てのメモリートランジスタのしきい値電圧があらかじめ設定されたベリファイ電圧以下であれば、メモリートランジスタの消去は適正に行われたとみなし、その時点で次回からの消去動作は中止される。一方、メモリートランジスタのしきい値電圧が１つでもベリファイ電圧より大きければ、消去は適正に行われていないとみなし、再度消去動作を行った後、ベリファイ動作が再び行われる。そして、全てのメモリートランジスタの消去動作が適正に行われるまで、これらのベリファイ動作、消去動作が繰り返される。
【００２０】
しかし、このベリファイ動作手法には、回路規模を大きくし、また、制御が複雑であるという問題があった。また、このベリファイ動作手法では、消去される速度の早いメモリートランジスタ、即ち消去動作の際、メモリートランジスタのしきい値電圧の負方向へのシフト量が大きいメモリートランジスタについては、過剰消去を防止できないという問題も生じた。
【００２１】
本発明は以上のような技術的課題を解決するものであり、その目的とするところは過剰消去されたメモリートランジスタが生じても、誤った読み出し動作が生ずるのを防止できる不揮発性半導体装置を提供することにある。
【００２２】
【課題を解決するための手段】
前記目的を達成するための本発明に係る不揮発性半導体装置は、フローティングゲート電極と、コントロールゲート電極と、ソース領域と、ドレイン領域とを備え、前記フローティングゲート電極に対する電子の注入・放出動作によりデータの書き込み動作、消去動作を行うメモリートランジスタをマトリクス状に配列し、前記メモリートランジスタのドレイン領域がビットラインに、ソース領域がソースラインに、コントロールゲート電極がワードラインに各々接続される不揮発性半導体装置において、
前記ソースラインに少なくとも書き込み・読み出し動作に必要なソース電源を供給する第一の共通ソースラインと、
前記ソースラインに少なくとも消去動作に必要なソース電源を供給する第二の共通ソースラインと、
同一のワードラインにコントロールゲート電極が接続された単数あるいは複数のメモリートランジスタのソース領域に接続されるソースラインと前記第一の共通ソースラインとの間に設けられ、そのゲート電極が前記ワードラインに接続されたＮチャネルトランジスタと、
前記ソースラインと前記第二の共通ソースラインとの間に設けられ、所定の制御信号により開閉されるスイッチ素子とを含み、
前記スイッチ素子はＰチャネルトランジスタであり、このＰチャネルトランジスタのゲート電極には前記制御信号として消去信号が入力され、この消去信号によりスイッチ素子であるＰチャネルトランジスタが開閉されることを特徴とする。
【００２３】
また、この場合、前記スイッチ素子はＮチャネルトランジスタであり、このＮチャネルトランジスタのゲート電極には前記制御信号として消去信号が入力され、この消去信号によりスイッチ素子であるＮチャネルトランジスタが開閉されてもよい。
【００２４】
また、この場合、前記第一、第二の共通ソースラインを同一の共通ソースラインで共用してもよい。
【００２５】
【作用】
本発明によれば、データの読み出し動作時に、非選択のメモリートランジスタに流れる電流が第１の共通ソースラインに流れ込むのを断つことができる。従って、過剰消去されたメモリートランジスタが存在しても、誤った読み出し動作が生ずるのを防ぐことが可能となる。また、この場合、スイッチ素子はＰチャネルトランジスタであるため、消去動作時に、このＰチャネルトランジスタにおいて電圧降下の問題が生じない。更に、この場合、Ｐチャネルトランジスタはゲート電極に入力された消去信号により開閉されため、消去動作をブロック単位で行う場合に非常に優位な構成となる。
【００２６】
また、本発明によれば、前記スイッチ素子をＮチャネルトランジスタにより構成することができる。このように構成すれば、電圧降下の問題は生ずるが、消去動作をブロック単位で行う場合に非常に優位な構成となる。
【００２７】
また、本発明によれば、前記第一、第二の共通ソースラインを同一の共通ソースラインで共用することができる。このように共通ソースラインで共用することにより、回路の小規模化を図ることが可能となる。
【００２８】
【実施例】
（１）第１の実施例
図１は本発明の第１の実施例を示すフラッシュＥＥＰＲＯＭの回路図である。説明を簡単にするため４つのメモリートランジスタ構成とした。但し、実際には、このメモリートランジスタから成るメモリー部は、所望の数のメモリートランジスタがマトリックス状に配列されることにより形成されている。なお、以下の説明では、図１１に示す従来例と同一のものについては同一符号を付して説明を省略する。
【００２９】
図１に示すようにメモリートランジスタ１、２のソース領域にはソースラインＳＬＷ１が接続され、メモリートランジスタ３、４のソース領域にはソースラインＳＬＷ２が接続される。また、メモリートランジスタ１〜４のコントロールゲート電極、ドレイン領域には、ワードラインＷＬ１、ＷＬ２、ビットラインＢＬ１、ＢＬ２も接続されている。
【００３０】
さて、ソースラインＳＬＷ１にはＮチャネルトランジスタ５及びＰチャネルトランジスタ７が接続され、また、ソースラインＳＬＷ２にはＮチャネルトランジスタ６及びＰチャネルトランジスタ８が接続される。そして、Ｎチャネルトランジスタ５、６のゲート電極には、各々ワードラインＷＬ１、ＷＬ２が接続され、これにより第１の共通ソースラインＳＬ１からソースラインＳＬＷ１、ＳＬＷ２へのソース電源（ＧＮＤレベル）の供給が行われる。また、Ｐチャネルトランジスタ７、８のゲート電極には、制御信号として例えば消去信号が入力され、これにより第２の共通ソースラインＳＬ２からソースラインＳＬＷ１、ＳＬＷ２へのソース電源（Ｖｐｐレベル）の供給が行われることになる。
【００３１】
このように本第１の実施例では、ソースラインＳＬＷ１、ＳＬＷ２に対して少なくとも書き込み・読み出し動作時に必要なソース電源を供給する第１の共通ソースラインと、少なくとも消去動作時に必要なソース電源を供給する第２の共通ソースラインとが設けられている。そして、ＷＬ１が選択状態（ＶＤＤレベル、Ｖｐｐレベル）になった場合は、ＳＬ１とＳＬＷ１とは接続状態となり、ＳＬ１からＳＬＷ１にソース電源（ＧＮＤレベル）が供給されるが、ＳＬＷ２には供給されない。逆に、ＷＬ２が選択状態になった場合は、ＳＬＷ２にはＳＬ１からソース電源（ＧＮＤレベル）が供給されるが、ＳＬＷ１には供給されないことになる。また、消去動作時には、消去信号によりトランジスタ７、８が導通し、ＳＬ２からソース電源（Ｖｐｐレベル）が供給されることになる。
【００３２】
次に本第１の実施例の動作について説明する。
【００３３】
まず、書き込み動作について説明する。書き込み動作を行う場合は、図２に示すように、消去信号をＶＤＤレベルに設定して、Ｐチャネルトランジスタ７、８をオフ状態とする。そして、メモリートランジスタ１に対して書き込み動作を行う場合には、ＷＬ１、ＢＬ１を各々高電圧Ｖｐｐレベル、ＷＬ２、ＢＬ２を各々ＧＮＤレベルに設定する。
【００３４】
以上のように設定すると、Ｐチャネルトランジスタ７、８はオフ状態であるため、ソースラインＳＬＷ１、ＳＬＷ２と第２の共通ソースラインＳＬ２との接続は断たれる。一方、ワードラインＷＬ１はＶｐｐレベルであるためＮチャネルトランジスタ５はオン状態となり、ソースラインＳＬＷ１のみ第１の共通ソースラインＳＬ１に接続される。以上よりソースラインＳＬＷ１のみＧＮＤレベルに設定されることになる。そして、上述のようにワードラインＷＬ１、ビットラインＢＬ１はＶｐｐレベルであるため、メモリートランジスタ１のみコントロールゲート電極の電位とドレイン領域の電位とが同時にＶｐｐレベルとなりチャンネル電流が発生する。この結果、ドレイン領域端部にホットエレクトロンが発生し、フローティングゲート電極に電子が注入される。これによりメモリートランジスタ１に書き込み動作が行われ、データ" ０" が記憶されることになる。一方、メモリートランジスタ２〜４では、コントロールゲート電極の電位とドレイン領域の電位とが同時にＶｐｐレベルとはならないため、チャンネル電流が発生しない。このためメモリートランジスタ２〜４には書き込み動作は行われないことになる。
【００３５】
次に、消去動作について説明する。消去動作を行う場合には、図２に示すように消去信号をＧＮＤレベルに設定して、Ｐチャネルトランジスタ７、８をオン状態にする。更に、この状態でＷＬ１、ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々オープンレベルに設定する。
【００３６】
以上のように設定すると、ワードラインＷＬ１、ＷＬ２はＧＮＤレベルであるためＮチャネルトランジスタ５、６はオフ状態となり、ソースラインＳＬＷ１、ＳＬＷ２と第１の共通ソースラインＳＬ１との接続は断たれる。一方、Ｐチャネルトランジスタ７、８はオン状態であるため、ソースラインＳＬＷ１、ＳＬＷ２は第２の共通ソースラインＳＬ２に接続される。これによりソースラインＳＬＷ１、ＳＬＷ２はＶｐｐレベルに設定されることになる。従って、メモリートランジスタ１〜４は、ソース領域が各々Ｖｐｐレベル、フローティングゲート電極が各々ＧＮＤレベルに設定され、これによりフローティングゲート電極とソース領域との間にトンネル電流が発生する。この結果、フローティングゲート電極からソース領域に電子が放出され、消去動作が行われることになる。
【００３７】
次に読み出し動作について説明する。読み出し動作を行う場合には、図２に示すように、消去信号をＶＤＤレベルに設定して、Ｐチャネルトランジスタ７、８をオフ状態とする。そして、メモリートランジスタ１からデータを読み出す場合には、ＷＬ１をＶＤＤレベル、ＢＬ１を正の電位である読み出しレベルＶred 、ＷＬ２をＧＮＤレベル、ＢＬ２をオープンレベルに設定する。
【００３８】
以上のように設定すると、Ｐチャネルトランジスタ７、８はオフ状態であるため、ソースラインＳＬＷ１、ＳＬＷ２と第２の共通ソースラインＳＬ２との接続は断たれる。一方、ワードラインＷＬ１はＶＤＤレベルであるためＮチャネルトランジスタ５はオン状態となり、ソースラインＳＬＷ１は第１の共通ソースラインに接続される。これによりソースラインＳＬＷ１はＧＮＤレベルに設定される。従って、メモリートランジスタ１のみコントロールゲート電極がＶＤＤレベル、ドレイン領域がＶred レベル、ソース領域がＧＮＤレベルに設定されることになる。そして、メモリートランジスタ１に書き込み動作が行われている場合、即ち、データ" ０" が記憶されている場合にはビットラインＢＬ１にドレイン電流が流れない。逆に、メモリートランジスタ１に書き込み動作が行われていない場合、即ち、データ" １" が記憶されている場合にはドレイン電流が流れることになる。従って、センスアンプ９６によりこのドレイン電流を検出することにより、記憶されたデータを読み出すことが可能となる。
【００３９】
さて、上述の状態では、ワードラインＷＬ２はＧＮＤレベルであるためＮチャネルトランジスタ６はオフ状態となり、ソースラインＳＬＷ２と第１の共通ソースラインＳＬ１との接続は断たれる。また、Ｐチャネルトランジスタ８もオフ状態であるため、ソースラインＳＬＷ２と第２の共通ソースラインとの接続も断たれている。従って、ビットラインＢＬ１からメモリートランジスタ３を介してソース電源へと通ずる電流経路は断たれることになる。
【００４０】
例えば、今、メモリートランジスタ３が上記消去動作により過剰消去されたと仮定する。また、メモリートランジスタ１には、上記書き込み動作によりデータ" ０" が記憶されていたとする。この状態で、メモリートランジスタ１からデータの読み出しを行った場合、図１１に示す前述の従来例では、メモリートランジスタ３にドレイン電流が流れてしまい、読み出し動作不良を引き起こしていた。これに対して、本第１の実施例では、たとえメモリートランジスタ３が過剰消去によりオン状態となっても、ＢＬ１からＳＬＷ２を介してソース電源に通ずる電流経路が断たれている。従って、このようなドレイン電流は生じず、この結果、このような読み出し動作不良も生じないことになる。
【００４１】
以上のように、本第１の実施例では、過剰消去されたメモリートランジスタが生じても、誤った読み出し動作が生ずるのを防止できる。従って、消去動作時にメモリートランジスタに流れる電流を検出して過剰消去を防止する手段や、ベリファイ動作手段等の複雑で大規模な制御手段を設ける必要がない。この結果、ハードウェアの小規模化、高速化を図ることが可能となる。また、本第１の実施例では、過剰消去されたメモリートランジスタからもデータの読み出しができるため、消去動作時にメモリートランジスタのしきい値電圧を十分に低くすることができる。この結果、全てのメモリートランジスタの下限動作マージンを非常に増加させることができるとともに、メモリートランジスタの読み出し速度の高速化を図ることも可能となる。
（２）第２の実施例
図３には、本発明の第２の実施例が示される。ここで図１と同一のものは同一符号を付す。
【００４２】
上述の第１の実施例では、読み出し動作時・書き込み動作時にソース電源を供給する第１の共通ソースラインＳＬ１と、消去動作時にソース電源を供給する第２の共通ソースラインとを別々に設けていた。これに対して、本第２の実施例では、図３に示すように、これらの第１、第２の共通ソースラインＳＬ１、ＳＬ２を同一の共通ソースラインＳＬで共用している。そして、共通ソースラインＳＬには、Ｎチャネルトランジスタ１１、Ｐチャネルトランジスタ１２が接続される。これにより、共通ソースラインＳＬは、読み出し動作時、書き込み動作時にＧＮＤレベルに、消去動作時にＶｐｐレベルに設定されることになる。
【００４３】
このように本第２の実施例と第１の実施例とは、第１、第２の共通ソースラインを同一の共通ソースラインＳＬで共用した他は同一の構成であり、その動作も同じものとなるため、詳しい説明は省略する。
【００４４】
なお、第１、第２の実施例では、スイッチ素子であるトランジスタ７、８の開閉は、ゲート電極に入力された消去信号により行われている。これに対して、後述する第３、第４の実施例では、図７、図９に示すように、スイッチ素子であるトランジスタ９、１０のゲート電極には、共通ソースライン（第３の実施例ではＳＬ、第４の実施例ではＳＬ２）が接続されている。このように接続することで、トランジスタ９、１０はソースラインＳＬＷ１、ＳＬＷ２方向を順方向とするダイオードと等価の回路となる。このため、メモリートランジスタ９、１０のソース、ドレイン間では、約２Ｖの電圧降下が生ずる。
【００４５】
これに対して、第１、第２の実施例では、トランジスタ７、８としてＰチャネルトランジスタを用い、ゲート電極に入力された消去信号によりトランジスタ７、８を開閉している。従って、第３、第４の実施例のような電圧降下の問題は生じない。このため、Ｖｐｐレベルをこの電圧降下を考慮して高くする必要がなく、回路の低電圧化を図れ、また、消費電力を低く抑えることが可能となる。
【００４６】
また、本第１、第２の実施例の構成は、メモリートランジスタのブロック単位での消去動作を行う場合に、第３、第４の実施例よりも有利な構成となる。
【００４７】
即ち、フラッシュＥＥＰＲＯＭでは、消去動作は、全てのメモリートランジスタを同時に消去する一括消去により行われる。しかし、このように全てのメモリートランジスタを一括消去すると、メモリートランジスタのしきい値電圧のばらつきが大きくなり、読み出し特性、例えばアクセスタイムの均一化を図ることが困難になるという問題が生ずる。そこで、このようなしきい値電圧のばらつきを防止する理由より、また、フラッシュＥＥＰＲＲＯＭに要求される１つの機能として、ブロック単位消去あるいはセクター単位消去などの機能が、フラッシュＥＥＰＲＯＭの仕様として必要とされている。
【００４８】
上記仕様上の必要からブロック単位の消去を考えた場合、例えばメモリー部が２５６Ｋｂｉｔの容量を持つ場合には、図４に示すように、メモリー部を６４Ｋｂｉｔ単位のブロックＡ１３５、ブロックＢ１３６、ブロックＣ１３７、ブロックＤ１３８に分割する。また、Ｘデコーダ回路等から成るブロック１３９、１４０は、これらのブロック間に配置されることになる。そして、メモリートランジスタの消去動作は、まずブロックＡ１３５、次にブロックＢ１３６というように、ブロック単位で順々に行うことになる。
【００４９】
さて、図５には、図９に示す第４の実施例でブロック単位の消去動作を行う場合の回路図が示される（第３の実施例の場合もこれと同様の回路となる）。
【００５０】
図５に示すように、第４の実施例でブロック単位の消去動作を行う場合には、共通ソースラインＳＬ２を、共通ソースラインＳＬ２Ａ〜ＳＬ２Ｄに分割する必要が生ずる。そのため、共通ソースラインＳＬ２と共通ソースラインＳＬ２Ａ〜ＳＬ２Ｄとの間には、各々Ｐチャネルトランジスタ１２Ａ〜１２Ｄが設けられ、Ｐチャネルトランジスタ１２Ａ〜１２Ｄのゲート電極には、選択信号Ａ〜Ｄが入力される。そして、消去動作時に、選択信号Ａ〜Ｄによりトランジスタ１２Ａ〜１２Ｄが順次選択され、これにより共通ソースラインＳＬ２Ａ〜ＳＬ２Ｄが順次共通ソースラインＳＬ２に接続され、ソース電源（Ｖｐｐレベル）が供給されることになる。以上のようにして、ブロック単位での消去動作が可能となる。
【００５１】
これに対して、本第１の実施例でブロック単位の消去を行う場合には、図６に示すような回路となる（第２の実施例の場合も同様である）。
【００５２】
図６に示すように、第１の実施例でブロック単位の消去動作を行う場合には、消去信号を消去信号Ａ〜Ｄに分割すればよいことになる。そのため、消去信号と消去信号Ａ〜Ｄとの間には、各々Ｐチャネルトランジスタ１４Ａ〜１４Ｄが設けられ、そのゲート電極には、選択信号Ａ〜Ｄが入力される。そして、消去動作時に、選択信号Ａ〜Ｄによりトランジスタ１４Ａ〜１４Ｄが順次選択され、これにより消去信号Ａ〜Ｄが順次Ｖｐｐレベルとなり、各ブロックのメモリートランジスタのソース領域に共通ソースラインＳＬ２からソース電源（Ｖｐｐレベル）が供給されることになる。以上のようにして、ブロック単位での消去動作が可能となる。
【００５３】
さて、上述のように第４の実施例でブロック単位の消去動作を行う場合には、共通ソースラインＳＬ２を共通ソースラインＳＬ２Ａ〜ＳＬ２Ｂに分割しなければならない。そして、各共通ソースラインＳＬ２Ａ〜ＳＬ２Ｂは、例えば６４Ｋｂｉｔものメモリートランジスタに電源を供給する電源ラインである。従って、トランジスタ１２Ａ〜１２Ｄには非常に大きな電流供給能力が必要であり、そのトランジスタサイズは極めて大きなものとしなければならない。このため、第４の実施例でブロック単位の消去動作を行うと、回路が大規模化してしまうという問題点が生ずる。また、トランジスタ１２Ａ〜１２Ｄのゲート容量も極めて大きくなるため、ブロック選択の切り替えに非常に時間がかかるという問題も生ずる。
【００５４】
これに対して、第１の実施例でブロック単位の消去動作を行う第６図の構成では、消去信号を消去信号Ａ〜Ｄに分割している。そして、これらの消去信号Ａ〜Ｄは、トランジスタ７Ａ〜７Ｄ、８Ａ〜８Ｄ等のゲート電極に入力される。このように消去信号Ａ〜Ｄは、電流の流れないゲート電極を駆動する信号となるため、トランジスタ１４Ａ〜１４Ｄの電流供給能力は小さなものでよく、そのトランジスタサイズも小さなものでよい。このため、第１の実施例でブロック単位の消去動作を行う図６の構成では、回路が大規模化してしまうという問題点が生じず、また、ブロック選択の切り替えに非常に時間がかかるという問題も生じない。
【００５５】
このように、第１、第２の実施例は、後述する第３、第４の実施例に比べて、ブロック単位の消去を行う場合に優位な構成となる。
【００５６】
なお、以上述べた第１、第２の実施例では、スイッチ素子であるトランジスター７、８はＰチャネルのトランジスタで構成されていたが、本発明はこれに限らず、トランジスタ７、８をＮチャネルのトランジスタで構成することも可能である。そして、Ｎチャネルトランジスタにした場合は、トランジスタ７、８における電圧降下が生じないという優位点はない。しかし、ブロック単位の消去を行う場合の優位点は、トランジスタ７、８がＮチャネル型でもＰチャネル型でも有していることになる。
（３）第３の実施例
図７は本発明の第３の実施例を示すフラッシュＥＥＰＲＯＭの回路図である。ここで図１と同一のものは同一符号を付す。
【００５７】
図７に示すように、ソースラインＳＬＷ１は、Ｎチャネルトランジスタ５、９を介して、ソースラインＳＬＷ２にはＮチャネルトランジスタ６、１０を介して共通ソースラインＳＬに接続される。そして、Ｎチャネルトランジスタ５、６のゲート電極には各々ワードラインＷＬ１、ＷＬ２が接続される。また、Ｎチャネルトランジスタ９、１０は、ゲート電極が共通ソースラインＳＬに接続され、これによりソースラインＳＬＷ１、ＳＬＷ２の方向を順方向とするダイオードと等価な回路となっている。
【００５８】
次に本第３の実施例の動作について説明する。
【００５９】
まず、書き込み動作について説明する。書き込み動作を行う場合は、図８に示すように、読み出し・書き込み信号及び消去信号をＶＤＤレベルに設定して、共通ソースラインＳＬをＧＮＤレベルに設定する。そして、メモリートランジスタ１に対して書き込み動作を行う場合には、ＷＬ１、ＢＬ１を各々高電圧Ｖｐｐレベル、ＷＬ２、ＢＬ２を各々ＧＮＤレベルに設定する。
【００６０】
以上のように設定すると、共通ソースラインＳＬはＧＮＤレベルとなるためＮチャネルトランジスタ９、１０はオフ状態となる。一方、ワードラインＷＬ１はＶｐｐレベルであるためＮチャネルトランジスタ５のみオン状態となり、ソースラインＳＬＷ１のみ共通ソースラインＳＬに接続される。これによりソースラインＳＬＷ１のみＧＮＤレベルに設定されることになる。そして、上述のようにＷＬ１、ビットラインＢＬ１はＶｐｐレベルであるため、メモリートランジスタ１のみチャンネル電流が発生し、フローティングゲート電極に電子が注入される。これによりメモリートランジスタ１にデータの書き込み動作が行われ、データ" ０" が記憶されることになる。一方、メモリートランジスタ２〜４では、コントロールゲート電極の電位とドレイン領域の電位とが同時にＶｐｐレベルとはならないため、データの書き込み動作は行われないことになる。
【００６１】
次に、消去動作について説明する。消去動作を行う場合には、図８に示すように、読み出し・書き込み信号及び消去信号をＧＮＤレベルに設定して、共通ソースラインＳＬをＶｐｐレベルに設定する。更に、この状態でＷＬ１、ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々オープンレベルに設定する。
【００６２】
以上のように設定すると、共通ソースラインＳＬはＶｐｐレベルであるため、Ｎチャネルトランジスタ９、１０はオン状態となり、ソースラインＳＬＷ１、ＳＬＷ２は共通ソースラインＳＬに接続される。これによりソースラインＳＬＷ１、ＳＬＷ２はＶｐｐレベル（実際にはＮチャネルトランジスタ９、１０のしきい値電圧分低い電位）に設定されることになる。従って、メモリートランジスタ１〜４は、ソース領域が各々Ｖｐｐレベル（上記と同様にしきい値電圧分低い電位）、フローティングゲート電極が各々ＧＮＤレベルに設定される。この結果、フローティングゲート電極からソース領域に電子が放出され、消去動作が行われることになる。
【００６３】
次に読み出し動作について説明する。読み出し動作を行う場合には、図８に示すように、読み出し・書き込み信号及び消去信号をＶＤＤレベルに設定して、共通ソースラインＳＬをＧＮＤレベルに設定する。そして、メモリートランジスタ１からデータを読み出す場合には、ＷＬ１をＶＤＤレベル、ＢＬ１を正の電位である読み出しレベルＶred 、ＷＬ２をＧＮＤレベル、ＢＬ２をオープンレベルに設定する。
【００６４】
以上のように設定すると、共通ソースラインＳＬはＧＮＤレベルとなるためＮチャネルトランジスタ９、１０はオフ状態となる。一方、ワードラインＷＬ１はＶＤＤレベルであるためＮチャネルトランジスタ５のみオン状態となり、ソースラインＳＬＷ１のみＧＮＤレベルに設定されることになる。従って、メモリートランジスタ１のみコントロールゲート電極がＶＤＤレベル、ドレイン領域がＶｒｅｄレベル、ソース領域がＧＮＤレベルに設定されることになる。そして、メモリートランジスタ１にデータ" ０" が記憶されている場合にはビットラインＢＬ１にドレイン電流が流れない。逆に、メモリートランジスタ１にデータ" １" が記憶されている場合にはドレイン電流が流れることになる。従って、センスアンプ９６によりこのドレイン電流を検出することにより、記憶されたデータを読み出すことが可能となる。
【００６５】
以上の状態では、ワードラインＷＬ２がＧＮＤレベルであり、共通ソースラインＳＬもＧＮＤレベルであるため、Ｎチャネルトランジスタ６、１０はともにオフ状態となる。従って、ソースラインＳＬＷ２と共通ソースラインＳＬとの接続も断たれ、ビットラインＢＬ１からメモリートランジスタ３を介してソース電源へと通ずる電流経路は断たれることになる。この結果、例えばメモリートランジスタ１からデータの読み出しを行う場合に、メモリートランジスタ３が過剰消去されていたとしても、ＢＬ１の電流はメモリートランジスタ３を通じて共通ソースラインＳＬに流れないことになる。
【００６６】
以上より、本第３の実施例は、本第１の実施例と同様の効果を奏する。即ち、過剰消去されたメモリートランジスタが生じても、誤った読み出し動作が生ずるのを防止できる。この結果、ベリファイ動作手段等の複雑な過剰消去防止手段を設ける必要がなく、ハードウェアの小規模化、高速化を図ることが可能となる。また、消去動作時にメモリートランジスタのしきい値電圧を十分に低くすることができるため、メモリートランジスタの下限動作マージンの増加、読み出し速度の高速化を図ることも可能となる。
（４）第４の実施例
図９には、本発明の第４の実施例が示される。ここで図７と同一のものは同一符号を付す。
【００６７】
上述の第３の実施例では、読み出し時・書き込み時及び消去動作時のソースラインを共通ソースラインＳＬで共用していた。これに対して、第４の実施例では、図９に示すように共通ソースラインＳＬを、第１、第２のの共通ソースラインＳＬ１、ＳＬ２に分けている。そして、読み出し動作時・書き込み動作時には、第１の共通ソースラインＳＬ１によりメモリートランジスタにソース電源（ＧＮＤレベル）を供給している。また、消去動作時には、第２の共通ソースラインＳＬ２によりメモリートランジスタにソース電源（Ｖｐｐレベル。但し、実際にはＮチャネルトランジスタのしきい値電圧分だけ低い電位）を供給している。
【００６８】
このように本第４の実施例と第３の実施例とは、共通ソースラインＳＬを第１、第２の共通ソースラインに分けた他は同一の構成であり、その動作も同じものとなるため、詳しい説明は省略する。
【００６９】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００７０】
例えば、上記第１〜第４の実施例では、同一のワードラインが接続されたメモリートランジスタが複数の場合について説明したが、本発明はこれに限らず、単数の場合でも適用できる。
【００７１】
本発明において、同一ワードラインが接続されたメモリートランジスタが単数の場合の適用例としては、例えばＰＬＤ（プログラマブルロジックデバイス）が考えられる。図１０（Ａ）には、本第１の実施例をこのＰＬＤに適用した場合の回路図の一例が示される。図１０（Ａ）に示すように、この例では、ワードラインＷＬ１〜ＷＬＮには、各々単数のメモリートランジスタ１-1〜１-nが接続されている。そして、これらのメモリートランジスタ１-1〜１-nのソース領域は、Ｎチャネルトランジスタ５-1〜５-n、Ｐチャネルトランジスタ７-1〜７-nを介して、第１、第２の共通ソースラインＳＬ１、ＳＬ２に接続される。また、ビットラインＢＬにはＰチャネルトランジスタ２０が接続され、そのゲート電極には、インバータ２２を介して読み出し・書き込み信号が入力されている。そして、このビットラインＢＬにはインバータ２４が接続され、このインバータ２４の出力が本回路の出力となる。
【００７２】
図１０（Ａ）に示す回路を用いれば、所定の論理回路を形成することができる。例えば、図１０（Ｂ）に示すＯＲ回路を実現する場合には、まず、全てのメモリートランジスタに１-1〜１-nに対して消去動作を行う。その後、ワードラインＷＬ２、ＷＬ３、ＷＬ４に接続されたメモリートランジスタ１-2、１-3、１-4以外のメモリートランジスタに対して書き込み動作を行う。これにより、メモリートランジスタ１-2、１-3、１-4には" １" が記憶され、それ以外のトランジスタには" ０" が記憶されることになる。
【００７３】
次に、データの読み出し動作を行う。この場合に、上記のようにメモリートランジスタ1-2 、1-3 、1-4 には" １" が記憶されており、また、Ｐチャネルトランジスタ２０はオン状態になっている。従って、ＷＬ２、ＷＬ３、ＷＬ４のいずれかＶＤＤレベルとなると、ビットラインＢＬにドレイン電流が流れ、インバータ２４の出力はＨレベルとなる。逆に、ＷＬ２、ＷＬ３、ＷＬ４のいずれもがＧＮＤレベルとなると、ビットラインＢＬにはドレイン電流が流れず、インバータ２４の出力はＬレベルとなる。従って、図１０（Ａ）に示す回路は、図１０（Ｂ）に示すＯＲ回路と同様の機能を有することになる。
【００７４】
さて、以上の構成の図１０（Ａ）に示す回路では、前述の実施例１と同様に、メモリートランジスタが過剰消去されても、読み出し不良が生ずるのを防止できる。従って、ベリファイ手段等の複雑な過剰消去防止手段を設ける必要がなく、非常に簡易な回路構成となる。
【００７５】
なお、同一のワードラインが接続されたメモリートランジスタが単数の場合の本発明の適用例は、図１０（Ａ）に示すものに限らない。例えば、本発明は、ＤＲＡＭ、ＳＲＡＭ等の大記憶容量メモリーにおいて生ずる不良メモリトランジスタの救済用の冗長メモリーの切り替えスイッチ等にも適用することが可能である。
【００７６】
【発明の効果】
本発明によれば、過剰消去されたメモリートランジスタが存在しても、誤った読み出し動作が生ずるのを防ぐことが可能となる。この結果、ベリファイ動作手段等の複雑な過剰消去防止手段を設ける必要がなく、ハードウェアの小規模化、高速化を図ることが可能となる。また、消去動作時にメモリートランジスタのしきい値電圧を十分に低くすることができるため、メモリートランジスタの下限動作マージンの増加、読み出し速度の高速化を図ることも可能となる。また、スイッチ素子であるＰチャネルトランジスタでは電圧降下の問題が生じず、消去動作に必要な高電圧レベルをこの電圧降下を考慮して高くする必要がなくなる。従って、回路の低電圧化を図れ、また、消費電力を低く抑えることが可能となる。更に、このＰチャネルトランジスタはゲート電極に入力された消去信号により開閉されため、消去動作をブロック単位で行う場合に、各ブロックの消去の選択は制御信号である消去信号を分割して行うことができる。従って、選択のためのトランジスタのサイズを小さくすることができ、回路の小規模化、高速化を図ることが可能となる。
【００７７】
また、本発明によれば、前記スイッチ素子をＮチャネルトランジスタにより構成することができる。このように構成すれば、電圧降下の問題は生ずるが、消去動作をブロック単位で行う場合に優位な構成となり、回路の小規模化、高速化を図ることが可能となる。
【００７８】
また、本発明によれば、共通ソースラインで共用することにより、回路の小規模化を図ることも可能となる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体装置の第１の実施例を示す回路図である。
【図２】第１の実施例の動作を説明するための電位図である。
【図３】本発明の不揮発性半導体装置の第２の実施例を示す回路図である。
【図４】メモリー部のブロック分割を説明するための概略図である。
【図５】第４の実施例でブロック単位の消去動作を行う場合の回路図である。
【図６】第１の実施例でブロック単位の消去動作を行う場合の回路図である。
【図７】本発明の不揮発性半導体装置の第３の実施例を示す回路図である。
【図８】第３の実施例の動作を説明するための電位図である。
【図９】本発明の不揮発性半導体装置の第４の実施例を示す回路図である。
【図１０】図１０（Ａ）は、本第１の実施例をＰＬＤに適用した場合の回路図であり、 図１０（Ｂ）は、この場合に実現される論理回路の一例である。
【図１１】従来の不揮発性半導体装置の実施例を示す回路図である。
【図１２】従来の不揮発性半導体装置の動作を説明するための電位図である。
【符号の説明】
１〜４ メモリートランジスタ
５、６、９、１０、１１ Ｎチャネルトランジスタ
７、８、１２ Ｐチャネルトランジスタ
９０ アドレスバッファ
９２ Ｘデコーダ回路
９４ Ｙデコーダ回路
９５ ビットライン制御回路
９６ センスアンプ
９８ データバッファ
ＢＬ１、ＢＬ２ ビットライン
ＷＬ１、ＷＬ２ ワードライン
ＳＬＷ１、ＳＬＷ２ ソースライン
ＳＬ 共通ソースライン
ＳＬ１ 第１の共通ソースライン
ＳＬ２ 第２の共通ソースライン
【産業上の利用分野】
本発明は、不揮発性半導体装置に関し、特にフラッシュ（一括消去型）ＥＥＰＲＯＭの回路に関するものである。
【０００２】
【従来の技術】
図１１は従来のフラッシュＥＥＰＲＯＭの回路図であり、説明を簡単にするために４つのメモリートランジスタ構成として示している。
【０００３】
さて、図１１に示すように、メモリートランジスタ１〜４のソース領域には共通ソースラインＳＬが接続され、この共通ソースラインＳＬにはＮチャネルトランジスタ１１、Ｐチャネルトランジスタ１２が接続されている。そして、Ｎチャネルトランジスタ１１のゲート電極には読み出し・書き込み信号が、Ｐチャネルトランジスタ１２のゲート電極にはインターフェイス回路８８を介して消去信号が入力される。なお、ここでインターフェイス回路８８は、Ｖｄｄ−ＧＮＤの電圧振幅入力をＶｐｐ−ＧＮＤの電圧振幅出力に変える働きを持つ。
【０００４】
メモリートランジスタ１〜４のコントロールゲート電極にはワードラインＷＬ１、ＷＬ２が、ドレイン領域にはビットラインＢＬ１、ＢＬ２が接続されている。
【０００５】
アドレス信号は、アドレスバッファ９０を介してＸデコーダ回路９２、Ｙデコーダ回路９４に入力される。Ｘデコーダ回路９２では、これによりワードラインＷＬ１、ＷＬ２へのワードライン信号が生成される。また、Ｙデコーダ回路９４では、これによりＹデコーダ信号が生成され、ビットライン制御回路９５、センスアンプ９６に、このＹデコーダ信号が出力される。
【０００６】
ビットライン制御回路９５では、このＹデコーダ信号により、データの書き込み制御が行われる。即ち、ビットライン制御回路９５により、データバッファ９８を介して入力されたデータ信号が、このＹデコーダ信号をアドレスとしてメモリートランジスタ１〜４に書き込まれる。更に、ビットライン制御回路９５では、メモリートランジスタ１〜４の消去制御、読み出し制御も行われる。
【０００７】
また、センスアンプ９６では、メモリートランジスタ１〜４に記憶されたデータが、Ｙデコーダ信号をアドレスとして読み出される。読み出されたデータは、データバッファ９８を介してデータ信号として出力される。
【０００８】
次に、この従来の回路の動作を、図１２の電位図を用いて説明する。
【０００９】
まず、書き込み動作について説明する。書き込み動作を行う場合は、図１２に示すように、読み出し・書き込み信号及び消去信号をＶＤＤレベルに設定して、トランジスタ１１をオン状態、１２をオフ状態とする。これにより共通ソースラインＳＬはＧＮＤレベルに設定される。そして、メモリートランジスタ１に対して書き込み動作を行う場合には、ＷＬ１、ＢＬ１を各々高電圧Ｖｐｐレベル（例えば１２Ｖ）、ＷＬ２、ＢＬ２を各々ＧＮＤレベルに設定する。
【００１０】
以上のように設定すると、メモリートランジスタ１のみコントロールゲート電極の電位とドレイン領域の電位とが同時にＶｐｐレベルとなるためチャンネル電流が発生する。この結果、ドレイン領域端部にホットエレクトロンが発生し、フローティングゲート電極に電子が注入される。これによりメモリートランジスタ１に書き込み動作が行われ、データ" ０" が記憶されることになる。一方、メモリートランジスタ２〜４では、コントロールゲート電極の電位とドレイン領域の電位とが同時にＶｐｐレベルとはならないため、チャンネル電流が発生しない。このためメモリートランジスタ２〜４には書き込み動作は行われないことになる。
【００１１】
次に、消去動作について説明する。消去動作を行う場合には、図１２に示すように、読み出し・書き込み信号、消去信号をＧＮＤレベルに設定して、トランジスタ１１をオフ状態、１２をオン状態とする。これにより共通ソースラインＳＬはＶｐｐレベルに設定される。更に、この状態でＷＬ１、ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々オープンレベルに設定する。
【００１２】
以上のように設定すると、メモリートランジスタ１〜４は、ソース領域が各々Ｖｐｐレベル、フローティングゲート電極が各々ＧＮＤレベルに設定されるため、フローティングゲート電極とソース領域との間にトンネル電流が発生する。この結果、フローティングゲート電極からソース領域に電子が放出され、消去動作が行われることになる。
【００１３】
次に読み出し動作について説明する。読み出し動作を行う場合には、図１２に示すように、読み出し、書き込み信号及び消去信号をＶＤＤレベルに設定して、トランジスタ１１をオン状態、１２をオフ状態とする。これにより共通ソースラインＳＬはＧＮＤレベルに設定される。そして、メモリートランジスタ１からデータを読み出す場合には、ＷＬ１をＶＤＤレベル、ＢＬ１を正の電位である読み出しレベルＶred （例えば１Ｖ）、ＷＬ２をＧＮＤレベル、ＢＬ２をオープンレベルに設定する。
【００１４】
以上のように設定すると、メモリートランジスタ１のみコントロールゲート電極がＶＤＤレベル、ドレイン領域がＶred レベル、ソース領域がＧＮＤレベルに設定されることになる。そして、メモリートランジスタ１に書き込み動作が行われている場合、即ち、データ" ０" が記憶されている場合にはビットラインＢＬ１にドレイン電流が流れない。逆に、メモリートランジスタ１に書き込み動作が行われていない場合、即ち、データ" １" が記憶されている場合にはドレイン電流が流れることになる。従って、センスアンプ９６によりこのドレイン電流を検出することにより、記憶されたデータを読み出すことが可能となる。
【００１５】
【発明が解決しようとする課題】
さて、上記従来技術では、上記消去動作時に電子の放出が進みすぎメモリートランジスタのしきい値電位が負になる現象、すなわち過剰消去現象が発生するという問題があった。
【００１６】
例えば、今、メモリートランジスタ３が上記消去動作により過剰消去されたと仮定する。また、メモリートランジスタ１には、上記書き込み動作によりデータ" ０" が記憶されていたとする。この状態で、メモリートランジスタ１からデータの読み出しを行った場合、メモリートランジスタ１にはデータ" ０" が記憶されているため、ビットラインＢＬ１には電流が流れないはずである。しかし、メモリートランジスタ３が過剰消去されている場合には、そのコントロールゲート電極がＧＮＤレベルでも図１１に示すようなドレイン電流が流れてしまう。このドレイン電流によりセンスアンプ９６が誤動作し、メモリートランジスタ１には" １" が記憶されているという誤った判断がなされてしまう。この結果、読み出し動作不良を引き起こすことになってしまう。
【００１７】
このような過剰消去を防止する従来技術として例えば特開平１−２９４２９７に示す技術がある。この従来技術では、消去動作時にメモリートランジスタに流れる電流を検出する。そして、電流が検出されると消去電圧を与えているトランジスタをオフ状態にして消去動作を停止するものである。
【００１８】
しかし、この従来技術では、電流を検出してトランジスタをオフ状態にする手段が複雑になってしまうという欠点があった。このため、回路が大規模化してしまうという問題が生じた。また、１つのメモリートランジスタが過剰消去された時点で、他のメモリートランジスタに対する消去動作も停止してしまうため、これらの他のメモリートランジスタの下限動作マージンが減少してしまうという事態も生じた。
【００１９】
更に、過剰消去を防止する他の従来技術としては、ベリファイ動作と呼ばれる手法を用いた技術がある（例えば特開平４−３３９５）。このベリファイ動作と呼ばれる手法では、消去動作の後、メモリートランジスタのしきい値電圧が随時モニタされる。そして、全てのメモリートランジスタのしきい値電圧があらかじめ設定されたベリファイ電圧以下であれば、メモリートランジスタの消去は適正に行われたとみなし、その時点で次回からの消去動作は中止される。一方、メモリートランジスタのしきい値電圧が１つでもベリファイ電圧より大きければ、消去は適正に行われていないとみなし、再度消去動作を行った後、ベリファイ動作が再び行われる。そして、全てのメモリートランジスタの消去動作が適正に行われるまで、これらのベリファイ動作、消去動作が繰り返される。
【００２０】
しかし、このベリファイ動作手法には、回路規模を大きくし、また、制御が複雑であるという問題があった。また、このベリファイ動作手法では、消去される速度の早いメモリートランジスタ、即ち消去動作の際、メモリートランジスタのしきい値電圧の負方向へのシフト量が大きいメモリートランジスタについては、過剰消去を防止できないという問題も生じた。
【００２１】
本発明は以上のような技術的課題を解決するものであり、その目的とするところは過剰消去されたメモリートランジスタが生じても、誤った読み出し動作が生ずるのを防止できる不揮発性半導体装置を提供することにある。
【００２２】
【課題を解決するための手段】
前記目的を達成するための本発明に係る不揮発性半導体装置は、フローティングゲート電極と、コントロールゲート電極と、ソース領域と、ドレイン領域とを備え、前記フローティングゲート電極に対する電子の注入・放出動作によりデータの書き込み動作、消去動作を行うメモリートランジスタをマトリクス状に配列し、前記メモリートランジスタのドレイン領域がビットラインに、ソース領域がソースラインに、コントロールゲート電極がワードラインに各々接続される不揮発性半導体装置において、
前記ソースラインに少なくとも書き込み・読み出し動作に必要なソース電源を供給する第一の共通ソースラインと、
前記ソースラインに少なくとも消去動作に必要なソース電源を供給する第二の共通ソースラインと、
同一のワードラインにコントロールゲート電極が接続された単数あるいは複数のメモリートランジスタのソース領域に接続されるソースラインと前記第一の共通ソースラインとの間に設けられ、そのゲート電極が前記ワードラインに接続されたＮチャネルトランジスタと、
前記ソースラインと前記第二の共通ソースラインとの間に設けられ、所定の制御信号により開閉されるスイッチ素子とを含み、
前記スイッチ素子はＰチャネルトランジスタであり、このＰチャネルトランジスタのゲート電極には前記制御信号として消去信号が入力され、この消去信号によりスイッチ素子であるＰチャネルトランジスタが開閉されることを特徴とする。
【００２３】
また、この場合、前記スイッチ素子はＮチャネルトランジスタであり、このＮチャネルトランジスタのゲート電極には前記制御信号として消去信号が入力され、この消去信号によりスイッチ素子であるＮチャネルトランジスタが開閉されてもよい。
【００２４】
また、この場合、前記第一、第二の共通ソースラインを同一の共通ソースラインで共用してもよい。
【００２５】
【作用】
本発明によれば、データの読み出し動作時に、非選択のメモリートランジスタに流れる電流が第１の共通ソースラインに流れ込むのを断つことができる。従って、過剰消去されたメモリートランジスタが存在しても、誤った読み出し動作が生ずるのを防ぐことが可能となる。また、この場合、スイッチ素子はＰチャネルトランジスタであるため、消去動作時に、このＰチャネルトランジスタにおいて電圧降下の問題が生じない。更に、この場合、Ｐチャネルトランジスタはゲート電極に入力された消去信号により開閉されため、消去動作をブロック単位で行う場合に非常に優位な構成となる。
【００２６】
また、本発明によれば、前記スイッチ素子をＮチャネルトランジスタにより構成することができる。このように構成すれば、電圧降下の問題は生ずるが、消去動作をブロック単位で行う場合に非常に優位な構成となる。
【００２７】
また、本発明によれば、前記第一、第二の共通ソースラインを同一の共通ソースラインで共用することができる。このように共通ソースラインで共用することにより、回路の小規模化を図ることが可能となる。
【００２８】
【実施例】
（１）第１の実施例
図１は本発明の第１の実施例を示すフラッシュＥＥＰＲＯＭの回路図である。説明を簡単にするため４つのメモリートランジスタ構成とした。但し、実際には、このメモリートランジスタから成るメモリー部は、所望の数のメモリートランジスタがマトリックス状に配列されることにより形成されている。なお、以下の説明では、図１１に示す従来例と同一のものについては同一符号を付して説明を省略する。
【００２９】
図１に示すようにメモリートランジスタ１、２のソース領域にはソースラインＳＬＷ１が接続され、メモリートランジスタ３、４のソース領域にはソースラインＳＬＷ２が接続される。また、メモリートランジスタ１〜４のコントロールゲート電極、ドレイン領域には、ワードラインＷＬ１、ＷＬ２、ビットラインＢＬ１、ＢＬ２も接続されている。
【００３０】
さて、ソースラインＳＬＷ１にはＮチャネルトランジスタ５及びＰチャネルトランジスタ７が接続され、また、ソースラインＳＬＷ２にはＮチャネルトランジスタ６及びＰチャネルトランジスタ８が接続される。そして、Ｎチャネルトランジスタ５、６のゲート電極には、各々ワードラインＷＬ１、ＷＬ２が接続され、これにより第１の共通ソースラインＳＬ１からソースラインＳＬＷ１、ＳＬＷ２へのソース電源（ＧＮＤレベル）の供給が行われる。また、Ｐチャネルトランジスタ７、８のゲート電極には、制御信号として例えば消去信号が入力され、これにより第２の共通ソースラインＳＬ２からソースラインＳＬＷ１、ＳＬＷ２へのソース電源（Ｖｐｐレベル）の供給が行われることになる。
【００３１】
このように本第１の実施例では、ソースラインＳＬＷ１、ＳＬＷ２に対して少なくとも書き込み・読み出し動作時に必要なソース電源を供給する第１の共通ソースラインと、少なくとも消去動作時に必要なソース電源を供給する第２の共通ソースラインとが設けられている。そして、ＷＬ１が選択状態（ＶＤＤレベル、Ｖｐｐレベル）になった場合は、ＳＬ１とＳＬＷ１とは接続状態となり、ＳＬ１からＳＬＷ１にソース電源（ＧＮＤレベル）が供給されるが、ＳＬＷ２には供給されない。逆に、ＷＬ２が選択状態になった場合は、ＳＬＷ２にはＳＬ１からソース電源（ＧＮＤレベル）が供給されるが、ＳＬＷ１には供給されないことになる。また、消去動作時には、消去信号によりトランジスタ７、８が導通し、ＳＬ２からソース電源（Ｖｐｐレベル）が供給されることになる。
【００３２】
次に本第１の実施例の動作について説明する。
【００３３】
まず、書き込み動作について説明する。書き込み動作を行う場合は、図２に示すように、消去信号をＶＤＤレベルに設定して、Ｐチャネルトランジスタ７、８をオフ状態とする。そして、メモリートランジスタ１に対して書き込み動作を行う場合には、ＷＬ１、ＢＬ１を各々高電圧Ｖｐｐレベル、ＷＬ２、ＢＬ２を各々ＧＮＤレベルに設定する。
【００３４】
以上のように設定すると、Ｐチャネルトランジスタ７、８はオフ状態であるため、ソースラインＳＬＷ１、ＳＬＷ２と第２の共通ソースラインＳＬ２との接続は断たれる。一方、ワードラインＷＬ１はＶｐｐレベルであるためＮチャネルトランジスタ５はオン状態となり、ソースラインＳＬＷ１のみ第１の共通ソースラインＳＬ１に接続される。以上よりソースラインＳＬＷ１のみＧＮＤレベルに設定されることになる。そして、上述のようにワードラインＷＬ１、ビットラインＢＬ１はＶｐｐレベルであるため、メモリートランジスタ１のみコントロールゲート電極の電位とドレイン領域の電位とが同時にＶｐｐレベルとなりチャンネル電流が発生する。この結果、ドレイン領域端部にホットエレクトロンが発生し、フローティングゲート電極に電子が注入される。これによりメモリートランジスタ１に書き込み動作が行われ、データ" ０" が記憶されることになる。一方、メモリートランジスタ２〜４では、コントロールゲート電極の電位とドレイン領域の電位とが同時にＶｐｐレベルとはならないため、チャンネル電流が発生しない。このためメモリートランジスタ２〜４には書き込み動作は行われないことになる。
【００３５】
次に、消去動作について説明する。消去動作を行う場合には、図２に示すように消去信号をＧＮＤレベルに設定して、Ｐチャネルトランジスタ７、８をオン状態にする。更に、この状態でＷＬ１、ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々オープンレベルに設定する。
【００３６】
以上のように設定すると、ワードラインＷＬ１、ＷＬ２はＧＮＤレベルであるためＮチャネルトランジスタ５、６はオフ状態となり、ソースラインＳＬＷ１、ＳＬＷ２と第１の共通ソースラインＳＬ１との接続は断たれる。一方、Ｐチャネルトランジスタ７、８はオン状態であるため、ソースラインＳＬＷ１、ＳＬＷ２は第２の共通ソースラインＳＬ２に接続される。これによりソースラインＳＬＷ１、ＳＬＷ２はＶｐｐレベルに設定されることになる。従って、メモリートランジスタ１〜４は、ソース領域が各々Ｖｐｐレベル、フローティングゲート電極が各々ＧＮＤレベルに設定され、これによりフローティングゲート電極とソース領域との間にトンネル電流が発生する。この結果、フローティングゲート電極からソース領域に電子が放出され、消去動作が行われることになる。
【００３７】
次に読み出し動作について説明する。読み出し動作を行う場合には、図２に示すように、消去信号をＶＤＤレベルに設定して、Ｐチャネルトランジスタ７、８をオフ状態とする。そして、メモリートランジスタ１からデータを読み出す場合には、ＷＬ１をＶＤＤレベル、ＢＬ１を正の電位である読み出しレベルＶred 、ＷＬ２をＧＮＤレベル、ＢＬ２をオープンレベルに設定する。
【００３８】
以上のように設定すると、Ｐチャネルトランジスタ７、８はオフ状態であるため、ソースラインＳＬＷ１、ＳＬＷ２と第２の共通ソースラインＳＬ２との接続は断たれる。一方、ワードラインＷＬ１はＶＤＤレベルであるためＮチャネルトランジスタ５はオン状態となり、ソースラインＳＬＷ１は第１の共通ソースラインに接続される。これによりソースラインＳＬＷ１はＧＮＤレベルに設定される。従って、メモリートランジスタ１のみコントロールゲート電極がＶＤＤレベル、ドレイン領域がＶred レベル、ソース領域がＧＮＤレベルに設定されることになる。そして、メモリートランジスタ１に書き込み動作が行われている場合、即ち、データ" ０" が記憶されている場合にはビットラインＢＬ１にドレイン電流が流れない。逆に、メモリートランジスタ１に書き込み動作が行われていない場合、即ち、データ" １" が記憶されている場合にはドレイン電流が流れることになる。従って、センスアンプ９６によりこのドレイン電流を検出することにより、記憶されたデータを読み出すことが可能となる。
【００３９】
さて、上述の状態では、ワードラインＷＬ２はＧＮＤレベルであるためＮチャネルトランジスタ６はオフ状態となり、ソースラインＳＬＷ２と第１の共通ソースラインＳＬ１との接続は断たれる。また、Ｐチャネルトランジスタ８もオフ状態であるため、ソースラインＳＬＷ２と第２の共通ソースラインとの接続も断たれている。従って、ビットラインＢＬ１からメモリートランジスタ３を介してソース電源へと通ずる電流経路は断たれることになる。
【００４０】
例えば、今、メモリートランジスタ３が上記消去動作により過剰消去されたと仮定する。また、メモリートランジスタ１には、上記書き込み動作によりデータ" ０" が記憶されていたとする。この状態で、メモリートランジスタ１からデータの読み出しを行った場合、図１１に示す前述の従来例では、メモリートランジスタ３にドレイン電流が流れてしまい、読み出し動作不良を引き起こしていた。これに対して、本第１の実施例では、たとえメモリートランジスタ３が過剰消去によりオン状態となっても、ＢＬ１からＳＬＷ２を介してソース電源に通ずる電流経路が断たれている。従って、このようなドレイン電流は生じず、この結果、このような読み出し動作不良も生じないことになる。
【００４１】
以上のように、本第１の実施例では、過剰消去されたメモリートランジスタが生じても、誤った読み出し動作が生ずるのを防止できる。従って、消去動作時にメモリートランジスタに流れる電流を検出して過剰消去を防止する手段や、ベリファイ動作手段等の複雑で大規模な制御手段を設ける必要がない。この結果、ハードウェアの小規模化、高速化を図ることが可能となる。また、本第１の実施例では、過剰消去されたメモリートランジスタからもデータの読み出しができるため、消去動作時にメモリートランジスタのしきい値電圧を十分に低くすることができる。この結果、全てのメモリートランジスタの下限動作マージンを非常に増加させることができるとともに、メモリートランジスタの読み出し速度の高速化を図ることも可能となる。
（２）第２の実施例
図３には、本発明の第２の実施例が示される。ここで図１と同一のものは同一符号を付す。
【００４２】
上述の第１の実施例では、読み出し動作時・書き込み動作時にソース電源を供給する第１の共通ソースラインＳＬ１と、消去動作時にソース電源を供給する第２の共通ソースラインとを別々に設けていた。これに対して、本第２の実施例では、図３に示すように、これらの第１、第２の共通ソースラインＳＬ１、ＳＬ２を同一の共通ソースラインＳＬで共用している。そして、共通ソースラインＳＬには、Ｎチャネルトランジスタ１１、Ｐチャネルトランジスタ１２が接続される。これにより、共通ソースラインＳＬは、読み出し動作時、書き込み動作時にＧＮＤレベルに、消去動作時にＶｐｐレベルに設定されることになる。
【００４３】
このように本第２の実施例と第１の実施例とは、第１、第２の共通ソースラインを同一の共通ソースラインＳＬで共用した他は同一の構成であり、その動作も同じものとなるため、詳しい説明は省略する。
【００４４】
なお、第１、第２の実施例では、スイッチ素子であるトランジスタ７、８の開閉は、ゲート電極に入力された消去信号により行われている。これに対して、後述する第３、第４の実施例では、図７、図９に示すように、スイッチ素子であるトランジスタ９、１０のゲート電極には、共通ソースライン（第３の実施例ではＳＬ、第４の実施例ではＳＬ２）が接続されている。このように接続することで、トランジスタ９、１０はソースラインＳＬＷ１、ＳＬＷ２方向を順方向とするダイオードと等価の回路となる。このため、メモリートランジスタ９、１０のソース、ドレイン間では、約２Ｖの電圧降下が生ずる。
【００４５】
これに対して、第１、第２の実施例では、トランジスタ７、８としてＰチャネルトランジスタを用い、ゲート電極に入力された消去信号によりトランジスタ７、８を開閉している。従って、第３、第４の実施例のような電圧降下の問題は生じない。このため、Ｖｐｐレベルをこの電圧降下を考慮して高くする必要がなく、回路の低電圧化を図れ、また、消費電力を低く抑えることが可能となる。
【００４６】
また、本第１、第２の実施例の構成は、メモリートランジスタのブロック単位での消去動作を行う場合に、第３、第４の実施例よりも有利な構成となる。
【００４７】
即ち、フラッシュＥＥＰＲＯＭでは、消去動作は、全てのメモリートランジスタを同時に消去する一括消去により行われる。しかし、このように全てのメモリートランジスタを一括消去すると、メモリートランジスタのしきい値電圧のばらつきが大きくなり、読み出し特性、例えばアクセスタイムの均一化を図ることが困難になるという問題が生ずる。そこで、このようなしきい値電圧のばらつきを防止する理由より、また、フラッシュＥＥＰＲＲＯＭに要求される１つの機能として、ブロック単位消去あるいはセクター単位消去などの機能が、フラッシュＥＥＰＲＯＭの仕様として必要とされている。
【００４８】
上記仕様上の必要からブロック単位の消去を考えた場合、例えばメモリー部が２５６Ｋｂｉｔの容量を持つ場合には、図４に示すように、メモリー部を６４Ｋｂｉｔ単位のブロックＡ１３５、ブロックＢ１３６、ブロックＣ１３７、ブロックＤ１３８に分割する。また、Ｘデコーダ回路等から成るブロック１３９、１４０は、これらのブロック間に配置されることになる。そして、メモリートランジスタの消去動作は、まずブロックＡ１３５、次にブロックＢ１３６というように、ブロック単位で順々に行うことになる。
【００４９】
さて、図５には、図９に示す第４の実施例でブロック単位の消去動作を行う場合の回路図が示される（第３の実施例の場合もこれと同様の回路となる）。
【００５０】
図５に示すように、第４の実施例でブロック単位の消去動作を行う場合には、共通ソースラインＳＬ２を、共通ソースラインＳＬ２Ａ〜ＳＬ２Ｄに分割する必要が生ずる。そのため、共通ソースラインＳＬ２と共通ソースラインＳＬ２Ａ〜ＳＬ２Ｄとの間には、各々Ｐチャネルトランジスタ１２Ａ〜１２Ｄが設けられ、Ｐチャネルトランジスタ１２Ａ〜１２Ｄのゲート電極には、選択信号Ａ〜Ｄが入力される。そして、消去動作時に、選択信号Ａ〜Ｄによりトランジスタ１２Ａ〜１２Ｄが順次選択され、これにより共通ソースラインＳＬ２Ａ〜ＳＬ２Ｄが順次共通ソースラインＳＬ２に接続され、ソース電源（Ｖｐｐレベル）が供給されることになる。以上のようにして、ブロック単位での消去動作が可能となる。
【００５１】
これに対して、本第１の実施例でブロック単位の消去を行う場合には、図６に示すような回路となる（第２の実施例の場合も同様である）。
【００５２】
図６に示すように、第１の実施例でブロック単位の消去動作を行う場合には、消去信号を消去信号Ａ〜Ｄに分割すればよいことになる。そのため、消去信号と消去信号Ａ〜Ｄとの間には、各々Ｐチャネルトランジスタ１４Ａ〜１４Ｄが設けられ、そのゲート電極には、選択信号Ａ〜Ｄが入力される。そして、消去動作時に、選択信号Ａ〜Ｄによりトランジスタ１４Ａ〜１４Ｄが順次選択され、これにより消去信号Ａ〜Ｄが順次Ｖｐｐレベルとなり、各ブロックのメモリートランジスタのソース領域に共通ソースラインＳＬ２からソース電源（Ｖｐｐレベル）が供給されることになる。以上のようにして、ブロック単位での消去動作が可能となる。
【００５３】
さて、上述のように第４の実施例でブロック単位の消去動作を行う場合には、共通ソースラインＳＬ２を共通ソースラインＳＬ２Ａ〜ＳＬ２Ｂに分割しなければならない。そして、各共通ソースラインＳＬ２Ａ〜ＳＬ２Ｂは、例えば６４Ｋｂｉｔものメモリートランジスタに電源を供給する電源ラインである。従って、トランジスタ１２Ａ〜１２Ｄには非常に大きな電流供給能力が必要であり、そのトランジスタサイズは極めて大きなものとしなければならない。このため、第４の実施例でブロック単位の消去動作を行うと、回路が大規模化してしまうという問題点が生ずる。また、トランジスタ１２Ａ〜１２Ｄのゲート容量も極めて大きくなるため、ブロック選択の切り替えに非常に時間がかかるという問題も生ずる。
【００５４】
これに対して、第１の実施例でブロック単位の消去動作を行う第６図の構成では、消去信号を消去信号Ａ〜Ｄに分割している。そして、これらの消去信号Ａ〜Ｄは、トランジスタ７Ａ〜７Ｄ、８Ａ〜８Ｄ等のゲート電極に入力される。このように消去信号Ａ〜Ｄは、電流の流れないゲート電極を駆動する信号となるため、トランジスタ１４Ａ〜１４Ｄの電流供給能力は小さなものでよく、そのトランジスタサイズも小さなものでよい。このため、第１の実施例でブロック単位の消去動作を行う図６の構成では、回路が大規模化してしまうという問題点が生じず、また、ブロック選択の切り替えに非常に時間がかかるという問題も生じない。
【００５５】
このように、第１、第２の実施例は、後述する第３、第４の実施例に比べて、ブロック単位の消去を行う場合に優位な構成となる。
【００５６】
なお、以上述べた第１、第２の実施例では、スイッチ素子であるトランジスター７、８はＰチャネルのトランジスタで構成されていたが、本発明はこれに限らず、トランジスタ７、８をＮチャネルのトランジスタで構成することも可能である。そして、Ｎチャネルトランジスタにした場合は、トランジスタ７、８における電圧降下が生じないという優位点はない。しかし、ブロック単位の消去を行う場合の優位点は、トランジスタ７、８がＮチャネル型でもＰチャネル型でも有していることになる。
（３）第３の実施例
図７は本発明の第３の実施例を示すフラッシュＥＥＰＲＯＭの回路図である。ここで図１と同一のものは同一符号を付す。
【００５７】
図７に示すように、ソースラインＳＬＷ１は、Ｎチャネルトランジスタ５、９を介して、ソースラインＳＬＷ２にはＮチャネルトランジスタ６、１０を介して共通ソースラインＳＬに接続される。そして、Ｎチャネルトランジスタ５、６のゲート電極には各々ワードラインＷＬ１、ＷＬ２が接続される。また、Ｎチャネルトランジスタ９、１０は、ゲート電極が共通ソースラインＳＬに接続され、これによりソースラインＳＬＷ１、ＳＬＷ２の方向を順方向とするダイオードと等価な回路となっている。
【００５８】
次に本第３の実施例の動作について説明する。
【００５９】
まず、書き込み動作について説明する。書き込み動作を行う場合は、図８に示すように、読み出し・書き込み信号及び消去信号をＶＤＤレベルに設定して、共通ソースラインＳＬをＧＮＤレベルに設定する。そして、メモリートランジスタ１に対して書き込み動作を行う場合には、ＷＬ１、ＢＬ１を各々高電圧Ｖｐｐレベル、ＷＬ２、ＢＬ２を各々ＧＮＤレベルに設定する。
【００６０】
以上のように設定すると、共通ソースラインＳＬはＧＮＤレベルとなるためＮチャネルトランジスタ９、１０はオフ状態となる。一方、ワードラインＷＬ１はＶｐｐレベルであるためＮチャネルトランジスタ５のみオン状態となり、ソースラインＳＬＷ１のみ共通ソースラインＳＬに接続される。これによりソースラインＳＬＷ１のみＧＮＤレベルに設定されることになる。そして、上述のようにＷＬ１、ビットラインＢＬ１はＶｐｐレベルであるため、メモリートランジスタ１のみチャンネル電流が発生し、フローティングゲート電極に電子が注入される。これによりメモリートランジスタ１にデータの書き込み動作が行われ、データ" ０" が記憶されることになる。一方、メモリートランジスタ２〜４では、コントロールゲート電極の電位とドレイン領域の電位とが同時にＶｐｐレベルとはならないため、データの書き込み動作は行われないことになる。
【００６１】
次に、消去動作について説明する。消去動作を行う場合には、図８に示すように、読み出し・書き込み信号及び消去信号をＧＮＤレベルに設定して、共通ソースラインＳＬをＶｐｐレベルに設定する。更に、この状態でＷＬ１、ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々オープンレベルに設定する。
【００６２】
以上のように設定すると、共通ソースラインＳＬはＶｐｐレベルであるため、Ｎチャネルトランジスタ９、１０はオン状態となり、ソースラインＳＬＷ１、ＳＬＷ２は共通ソースラインＳＬに接続される。これによりソースラインＳＬＷ１、ＳＬＷ２はＶｐｐレベル（実際にはＮチャネルトランジスタ９、１０のしきい値電圧分低い電位）に設定されることになる。従って、メモリートランジスタ１〜４は、ソース領域が各々Ｖｐｐレベル（上記と同様にしきい値電圧分低い電位）、フローティングゲート電極が各々ＧＮＤレベルに設定される。この結果、フローティングゲート電極からソース領域に電子が放出され、消去動作が行われることになる。
【００６３】
次に読み出し動作について説明する。読み出し動作を行う場合には、図８に示すように、読み出し・書き込み信号及び消去信号をＶＤＤレベルに設定して、共通ソースラインＳＬをＧＮＤレベルに設定する。そして、メモリートランジスタ１からデータを読み出す場合には、ＷＬ１をＶＤＤレベル、ＢＬ１を正の電位である読み出しレベルＶred 、ＷＬ２をＧＮＤレベル、ＢＬ２をオープンレベルに設定する。
【００６４】
以上のように設定すると、共通ソースラインＳＬはＧＮＤレベルとなるためＮチャネルトランジスタ９、１０はオフ状態となる。一方、ワードラインＷＬ１はＶＤＤレベルであるためＮチャネルトランジスタ５のみオン状態となり、ソースラインＳＬＷ１のみＧＮＤレベルに設定されることになる。従って、メモリートランジスタ１のみコントロールゲート電極がＶＤＤレベル、ドレイン領域がＶｒｅｄレベル、ソース領域がＧＮＤレベルに設定されることになる。そして、メモリートランジスタ１にデータ" ０" が記憶されている場合にはビットラインＢＬ１にドレイン電流が流れない。逆に、メモリートランジスタ１にデータ" １" が記憶されている場合にはドレイン電流が流れることになる。従って、センスアンプ９６によりこのドレイン電流を検出することにより、記憶されたデータを読み出すことが可能となる。
【００６５】
以上の状態では、ワードラインＷＬ２がＧＮＤレベルであり、共通ソースラインＳＬもＧＮＤレベルであるため、Ｎチャネルトランジスタ６、１０はともにオフ状態となる。従って、ソースラインＳＬＷ２と共通ソースラインＳＬとの接続も断たれ、ビットラインＢＬ１からメモリートランジスタ３を介してソース電源へと通ずる電流経路は断たれることになる。この結果、例えばメモリートランジスタ１からデータの読み出しを行う場合に、メモリートランジスタ３が過剰消去されていたとしても、ＢＬ１の電流はメモリートランジスタ３を通じて共通ソースラインＳＬに流れないことになる。
【００６６】
以上より、本第３の実施例は、本第１の実施例と同様の効果を奏する。即ち、過剰消去されたメモリートランジスタが生じても、誤った読み出し動作が生ずるのを防止できる。この結果、ベリファイ動作手段等の複雑な過剰消去防止手段を設ける必要がなく、ハードウェアの小規模化、高速化を図ることが可能となる。また、消去動作時にメモリートランジスタのしきい値電圧を十分に低くすることができるため、メモリートランジスタの下限動作マージンの増加、読み出し速度の高速化を図ることも可能となる。
（４）第４の実施例
図９には、本発明の第４の実施例が示される。ここで図７と同一のものは同一符号を付す。
【００６７】
上述の第３の実施例では、読み出し時・書き込み時及び消去動作時のソースラインを共通ソースラインＳＬで共用していた。これに対して、第４の実施例では、図９に示すように共通ソースラインＳＬを、第１、第２のの共通ソースラインＳＬ１、ＳＬ２に分けている。そして、読み出し動作時・書き込み動作時には、第１の共通ソースラインＳＬ１によりメモリートランジスタにソース電源（ＧＮＤレベル）を供給している。また、消去動作時には、第２の共通ソースラインＳＬ２によりメモリートランジスタにソース電源（Ｖｐｐレベル。但し、実際にはＮチャネルトランジスタのしきい値電圧分だけ低い電位）を供給している。
【００６８】
このように本第４の実施例と第３の実施例とは、共通ソースラインＳＬを第１、第２の共通ソースラインに分けた他は同一の構成であり、その動作も同じものとなるため、詳しい説明は省略する。
【００６９】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００７０】
例えば、上記第１〜第４の実施例では、同一のワードラインが接続されたメモリートランジスタが複数の場合について説明したが、本発明はこれに限らず、単数の場合でも適用できる。
【００７１】
本発明において、同一ワードラインが接続されたメモリートランジスタが単数の場合の適用例としては、例えばＰＬＤ（プログラマブルロジックデバイス）が考えられる。図１０（Ａ）には、本第１の実施例をこのＰＬＤに適用した場合の回路図の一例が示される。図１０（Ａ）に示すように、この例では、ワードラインＷＬ１〜ＷＬＮには、各々単数のメモリートランジスタ１-1〜１-nが接続されている。そして、これらのメモリートランジスタ１-1〜１-nのソース領域は、Ｎチャネルトランジスタ５-1〜５-n、Ｐチャネルトランジスタ７-1〜７-nを介して、第１、第２の共通ソースラインＳＬ１、ＳＬ２に接続される。また、ビットラインＢＬにはＰチャネルトランジスタ２０が接続され、そのゲート電極には、インバータ２２を介して読み出し・書き込み信号が入力されている。そして、このビットラインＢＬにはインバータ２４が接続され、このインバータ２４の出力が本回路の出力となる。
【００７２】
図１０（Ａ）に示す回路を用いれば、所定の論理回路を形成することができる。例えば、図１０（Ｂ）に示すＯＲ回路を実現する場合には、まず、全てのメモリートランジスタに１-1〜１-nに対して消去動作を行う。その後、ワードラインＷＬ２、ＷＬ３、ＷＬ４に接続されたメモリートランジスタ１-2、１-3、１-4以外のメモリートランジスタに対して書き込み動作を行う。これにより、メモリートランジスタ１-2、１-3、１-4には" １" が記憶され、それ以外のトランジスタには" ０" が記憶されることになる。
【００７３】
次に、データの読み出し動作を行う。この場合に、上記のようにメモリートランジスタ1-2 、1-3 、1-4 には" １" が記憶されており、また、Ｐチャネルトランジスタ２０はオン状態になっている。従って、ＷＬ２、ＷＬ３、ＷＬ４のいずれかＶＤＤレベルとなると、ビットラインＢＬにドレイン電流が流れ、インバータ２４の出力はＨレベルとなる。逆に、ＷＬ２、ＷＬ３、ＷＬ４のいずれもがＧＮＤレベルとなると、ビットラインＢＬにはドレイン電流が流れず、インバータ２４の出力はＬレベルとなる。従って、図１０（Ａ）に示す回路は、図１０（Ｂ）に示すＯＲ回路と同様の機能を有することになる。
【００７４】
さて、以上の構成の図１０（Ａ）に示す回路では、前述の実施例１と同様に、メモリートランジスタが過剰消去されても、読み出し不良が生ずるのを防止できる。従って、ベリファイ手段等の複雑な過剰消去防止手段を設ける必要がなく、非常に簡易な回路構成となる。
【００７５】
なお、同一のワードラインが接続されたメモリートランジスタが単数の場合の本発明の適用例は、図１０（Ａ）に示すものに限らない。例えば、本発明は、ＤＲＡＭ、ＳＲＡＭ等の大記憶容量メモリーにおいて生ずる不良メモリトランジスタの救済用の冗長メモリーの切り替えスイッチ等にも適用することが可能である。
【００７６】
【発明の効果】
本発明によれば、過剰消去されたメモリートランジスタが存在しても、誤った読み出し動作が生ずるのを防ぐことが可能となる。この結果、ベリファイ動作手段等の複雑な過剰消去防止手段を設ける必要がなく、ハードウェアの小規模化、高速化を図ることが可能となる。また、消去動作時にメモリートランジスタのしきい値電圧を十分に低くすることができるため、メモリートランジスタの下限動作マージンの増加、読み出し速度の高速化を図ることも可能となる。また、スイッチ素子であるＰチャネルトランジスタでは電圧降下の問題が生じず、消去動作に必要な高電圧レベルをこの電圧降下を考慮して高くする必要がなくなる。従って、回路の低電圧化を図れ、また、消費電力を低く抑えることが可能となる。更に、このＰチャネルトランジスタはゲート電極に入力された消去信号により開閉されため、消去動作をブロック単位で行う場合に、各ブロックの消去の選択は制御信号である消去信号を分割して行うことができる。従って、選択のためのトランジスタのサイズを小さくすることができ、回路の小規模化、高速化を図ることが可能となる。
【００７７】
また、本発明によれば、前記スイッチ素子をＮチャネルトランジスタにより構成することができる。このように構成すれば、電圧降下の問題は生ずるが、消去動作をブロック単位で行う場合に優位な構成となり、回路の小規模化、高速化を図ることが可能となる。
【００７８】
また、本発明によれば、共通ソースラインで共用することにより、回路の小規模化を図ることも可能となる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体装置の第１の実施例を示す回路図である。
【図２】第１の実施例の動作を説明するための電位図である。
【図３】本発明の不揮発性半導体装置の第２の実施例を示す回路図である。
【図４】メモリー部のブロック分割を説明するための概略図である。
【図５】第４の実施例でブロック単位の消去動作を行う場合の回路図である。
【図６】第１の実施例でブロック単位の消去動作を行う場合の回路図である。
【図７】本発明の不揮発性半導体装置の第３の実施例を示す回路図である。
【図８】第３の実施例の動作を説明するための電位図である。
【図９】本発明の不揮発性半導体装置の第４の実施例を示す回路図である。
【図１０】図１０（Ａ）は、本第１の実施例をＰＬＤに適用した場合の回路図であり、 図１０（Ｂ）は、この場合に実現される論理回路の一例である。
【図１１】従来の不揮発性半導体装置の実施例を示す回路図である。
【図１２】従来の不揮発性半導体装置の動作を説明するための電位図である。
【符号の説明】
１〜４ メモリートランジスタ
５、６、９、１０、１１ Ｎチャネルトランジスタ
７、８、１２ Ｐチャネルトランジスタ
９０ アドレスバッファ
９２ Ｘデコーダ回路
９４ Ｙデコーダ回路
９５ ビットライン制御回路
９６ センスアンプ
９８ データバッファ
ＢＬ１、ＢＬ２ ビットライン
ＷＬ１、ＷＬ２ ワードライン
ＳＬＷ１、ＳＬＷ２ ソースライン
ＳＬ 共通ソースライン
ＳＬ１ 第１の共通ソースライン
ＳＬ２ 第２の共通ソースライン
Claims (2)
- フローティングゲート電極と、コントロールゲート電極と、ソース領域と、ドレイン領域とを備え、前記フローティングゲート電極に対する電子の注入・放出動作によりデータの書き込み動作、消去動作を行うメモリートランジスタをマトリクス状に配列し、前記メモリートランジスタのドレイン領域がビットラインに、ソース領域がソースラインに、コントロールゲート電極がワードラインに各々接続される不揮発性半導体装置において、
前記ソースラインは、マトリクス上に配列された複数のメモリートランジスタのうち、１本のワードラインに共通接続される前記メモリートランジスタのソース領域を共通接続するように、各ワードラインに対応して配置され、
前記ソースラインに少なくとも書き込み動作・読み出し動作・消去動作に必要なソース電源を供給する共通ソースラインと、
前記ソースラインの各々と前記共通ソースラインとの間に設けられ、そのゲート電極が前記ワードラインに接続された第１のＮチャネルトランジスタと、
前記ソースラインの各々と前記共通ソースラインとの間に設けられ、所定の制御信号により開閉される第１のＰチャネルトランジスタとを含み、
前記第１のＰチャネルトランジスタのドレインと前記第１のＮチャネルトランジスタのドレインとが、前記ソースラインの各々に接続され、
前記第１のＰチャネルトランジスタのゲート電極には前記制御信号として消去信号が入力され、この消去信号により前記第１のＰチャネルトランジスタが開閉されることを特徴とする不揮発性半導体装置。 - 請求項１において、
前記書き込み動作及び前記読み出し動作の際に必要なソース電源である第１の電源と前記共通ソースラインとの間に第２のＮチャネルトランジスタが設けられ、
前記第２のＮチャネルトランジスタのゲート電極には、前記書き込み動作又は前記読み出し動作の際にアクティブな信号が供給され、
消去動作時に必要なソース電源である第２の電源と前記共通ソースラインとの間に第２のＰチャネルトランジスタが設けられ、
前記第２のＰチャネルトランジスタのゲート電極には、前記消去動作の際にアクティブな前記消去信号が供給されることを特徴とする不揮発性半導体装置。
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