JPH0778486A - 不揮発性半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 不揮発性半導体装置、特にフラッシュ（一括
消去型）ＥＥＰＲＯＭにおいて、過剰消去されたメモリ
ートランジスタがあっても誤った読み出し動作が生ずる
のを防止すること。 【構成】 メモリートランジスタ１のデータ読み出し動
作時には、ワードラインＷＬ２がＧＮＤレベルであるた
めＮチャネルトランジスタ６がオフ状態となり、また、
Ｐチャネルトランジスタ７、８もオフ状態となる。従っ
て、例えばメモリートランジスタ３が過剰消去されて
も、メモリートランジスタ３のドレイン電流がビットラ
インＢＬ１からソース電源に流れるのを防止でき、誤っ
た読み出し動作を防止できる。このように本発明によれ
ば、過剰消去されたメモリートランジスタが存在し、そ
れが非選択状態であっても、ビットラインからの電流が
流れないため誤った読み出し動作を防止できる。これに
より、過剰消去を防ぐためのベリファイ動作手段等を設
ける必要がなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体装置に
関し、特にフラッシュ（一括消去型）ＥＥＰＲＯＭの回
路に関するものである。

【０００２】

【従来の技術】図１１は従来のフラッシュＥＥＰＲＯＭ
の回路図であり、説明を簡単にするために４つのメモリ
ートランジスタ構成として示している。

【０００３】さて、図１１に示すように、メモリートラ
ンジスタ１〜４のソース領域には共通ソースラインＳＬ
が接続され、この共通ソースラインＳＬにはＮチャネル
トランジスタ１１、Ｐチャネルトランジスタ１２が接続
されている。そして、Ｎチャネルトランジスタ１１のゲ
ート電極には読み出し・書き込み信号が、Ｐチャネルト
ランジスタ１２のゲート電極にはインターフェイス回路
８８を介して消去信号が入力される。なお、ここでイン
ターフェイス回路８８は、Ｖｄｄ−ＧＮＤの電圧振幅入
力をＶｐｐ−ＧＮＤの電圧振幅出力に変える働きを持
つ。

【０００４】メモリートランジスタ１〜４のコントロー
ルゲート電極にはワードラインＷＬ１、ＷＬ２が、ドレ
イン領域にはビットラインＢＬ１、ＢＬ２が接続されて
いる。

【０００５】アドレス信号は、アドレスバッファ９０を
介してＸデコーダ回路９２、Ｙデコーダ回路９４に入力
される。Ｘデコーダ回路９２では、これによりワードラ
インＷＬ１、ＷＬ２へのワードライン信号が生成され
る。また、Ｙデコーダ回路９４では、これによりＹデコ
ーダ信号が生成され、ビットライン制御回路９５、セン
スアンプ９６に、このＹデコーダ信号が出力される。

【０００６】ビットライン制御回路９５では、このＹデ
コーダ信号により、データの書き込み制御が行われる。
即ち、ビットライン制御回路９５により、データバッフ
ァ９８を介して入力されたデータ信号が、このＹデコー
ダ信号をアドレスとしてメモリートランジスタ１〜４に
書き込まれる。更に、ビットライン制御回路９５では、
メモリートランジスタ１〜４の消去制御、読み出し制御
も行われる。

【０００７】また、センスアンプ９６では、メモリート
ランジスタ１〜４に記憶されたデータが、Ｙデコーダ信
号をアドレスとして読み出される。読み出されたデータ
は、データバッファ９８を介してデータ信号として出力
される。

【０００８】次に、この従来の回路の動作を、図１２の
電位図を用いて説明する。

【０００９】まず、書き込み動作について説明する。書
き込み動作を行う場合は、図１２に示すように、読み出
し・書き込み信号及び消去信号をＶＤＤレベルに設定し
て、トランジスタ１１をオン状態、１２をオフ状態とす
る。これにより共通ソースラインＳＬはＧＮＤレベルに
設定される。そして、メモリートランジスタ１に対して
書き込み動作を行う場合には、ＷＬ１、ＢＬ１を各々高
電圧Ｖｐｐレベル（例えば１２Ｖ）、ＷＬ２、ＢＬ２を
各々ＧＮＤレベルに設定する。

【００１０】以上のように設定すると、メモリートラン
ジスタ１のみコントロールゲート電極の電位とドレイン
領域の電位とが同時にＶｐｐレベルとなるためチャンネ
ル電流が発生する。この結果、ドレイン領域端部にホッ
トエレクトロンが発生し、フローティングゲート電極に
電子が注入される。これによりメモリートランジスタ１
に書き込み動作が行われ、データ" ０" が記憶されるこ
とになる。一方、メモリートランジスタ２〜４では、コ
ントロールゲート電極の電位とドレイン領域の電位とが
同時にＶｐｐレベルとはならないため、チャンネル電流
が発生しない。このためメモリートランジスタ２〜４に
は書き込み動作は行われないことになる。

【００１１】次に、消去動作について説明する。消去動
作を行う場合には、図１２に示すように、読み出し・書
き込み信号、消去信号をＧＮＤレベルに設定して、トラ
ンジスタ１１をオフ状態、１２をオン状態とする。これ
により共通ソースラインＳＬはＶｐｐレベルに設定され
る。更に、この状態でＷＬ１、ＷＬ２を各々ＧＮＤレベ
ル、ＢＬ１、ＢＬ２を各々オープンレベルに設定する。

【００１２】以上のように設定すると、メモリートラン
ジスタ１〜４は、ソース領域が各々Ｖｐｐレベル、フロ
ーティングゲート電極が各々ＧＮＤレベルに設定される
ため、フローティングゲート電極とソース領域との間に
トンネル電流が発生する。この結果、フローティングゲ
ート電極からソース領域に電子が放出され、消去動作が
行われることになる。

【００１３】次に読み出し動作について説明する。読み
出し動作を行う場合には、図１２に示すように、読み出
し、書き込み信号及び消去信号をＶＤＤレベルに設定し
て、トランジスタ１１をオン状態、１２をオフ状態とす
る。これにより共通ソースラインＳＬはＧＮＤレベルに
設定される。そして、メモリートランジスタ１からデー
タを読み出す場合には、ＷＬ１をＶＤＤレベル、ＢＬ１
を正の電位である読み出しレベルＶred （例えば１
Ｖ）、ＷＬ２をＧＮＤレベル、ＢＬ２をオープンレベル
に設定する。

【００１４】以上のように設定すると、メモリートラン
ジスタ１のみコントロールゲート電極がＶＤＤレベル、
ドレイン領域がＶred レベル、ソース領域がＧＮＤレベ
ルに設定されることになる。そして、メモリートランジ
スタ１に書き込み動作が行われている場合、即ち、デー
タ" ０" が記憶されている場合にはビットラインＢＬ１
にドレイン電流が流れない。逆に、メモリートランジス
タ１に書き込み動作が行われていない場合、即ち、デー
タ" １" が記憶されている場合にはドレイン電流が流れ
ることになる。従って、センスアンプ９６によりこのド
レイン電流を検出することにより、記憶されたデータを
読み出すことが可能となる。

【００１５】

【発明が解決しようとする課題】さて、上記従来技術で
は、上記消去動作時に電子の放出が進みすぎメモリート
ランジスタのしきい値電位が負になる現象、すなわち過
剰消去現象が発生するという問題があった。

【００１６】例えば、今、メモリートランジスタ３が上
記消去動作により過剰消去されたと仮定する。また、メ
モリートランジスタ１には、上記書き込み動作によりデ
ータ" ０" が記憶されていたとする。この状態で、メモ
リートランジスタ１からデータの読み出しを行った場
合、メモリートランジスタ１にはデータ" ０" が記憶さ
れているため、ビットラインＢＬ１には電流が流れない
はずである。しかし、メモリートランジスタ３が過剰消
去されている場合には、そのコントロールゲート電極が
ＧＮＤレベルでも図１１に示すようなドレイン電流が流
れてしまう。このドレイン電流によりセンスアンプ９６
が誤動作し、メモリートランジスタ１には" １" が記憶
されているという誤った判断がなされてしまう。この結
果、読み出し動作不良を引き起こすことになってしま
う。

【００１７】このような過剰消去を防止する従来技術と
して例えば特開平１−２９４２９７に示す技術がある。
この従来技術では、消去動作時にメモリートランジスタ
に流れる電流を検出する。そして、電流が検出されると
消去電圧を与えているトランジスタをオフ状態にして消
去動作を停止するものである。

【００１８】しかし、この従来技術では、電流を検出し
てトランジスタをオフ状態にする手段が複雑になってし
まうという欠点があった。このため、回路が大規模化し
てしまうという問題が生じた。また、１つのメモリート
ランジスタが過剰消去された時点で、他のメモリートラ
ンジスタに対する消去動作も停止してしまうため、これ
らの他のメモリートランジスタの下限動作マージンが減
少してしまうという事態も生じた。

【００１９】更に、過剰消去を防止する他の従来技術と
しては、ベリファイ動作と呼ばれる手法を用いた技術が
ある（例えば特開平４−３３９５）。このベリファイ動
作と呼ばれる手法では、消去動作の後、メモリートラン
ジスタのしきい値電圧が随時モニタされる。そして、全
てのメモリートランジスタのしきい値電圧があらかじめ
設定されたベリファイ電圧以下であれば、メモリートラ
ンジスタの消去は適正に行われたとみなし、その時点で
次回からの消去動作は中止される。一方、メモリートラ
ンジスタのしきい値電圧が１つでもベリファイ電圧より
大きければ、消去は適正に行われていないとみなし、再
度消去動作を行った後、ベリファイ動作が再び行われ
る。そして、全てのメモリートランジスタの消去動作が
適正に行われるまで、これらのベリファイ動作、消去動
作が繰り返される。

【００２０】しかし、このベリファイ動作手法には、回
路規模を大きくし、また、制御が複雑であるという問題
があった。また、このベリファイ動作手法では、消去さ
れる速度の早いメモリートランジスタ、即ち消去動作の
際、メモリートランジスタのしきい値電圧の負方向への
シフト量が大きいメモリートランジスタについては、過
剰消去を防止できないという問題も生じた。

【００２１】本発明は以上のような技術的課題を解決す
るものであり、その目的とするところは過剰消去された
メモリートランジスタが生じても、誤った読み出し動作
が生ずるのを防止できる不揮発性半導体装置を提供する
ことにある。

【００２２】

【課題を解決するための手段】前記目的を達成するため
の本発明に係る不揮発性半導体装置は、フローティング
ゲート電極と、コントロールゲート電極と、ソース領域
と、ドレイン領域とを備え、前記フローティングゲート
電極に対する電子の注入・放出動作によりデータの書き
込み動作、消去動作を行うメモリートランジスタをマト
リクス状に配列し、前記メモリートランジスタのドレイ
ン領域がビットラインに、ソース領域がソースライン
に、コントロールゲート電極がワードラインに各々接続
される不揮発性半導体装置において、前記ソースライン
に少なくとも書き込み・読み出し動作に必要なソース電
源を供給する第一の共通ソースラインと、前記ソースラ
インに少なくとも消去動作に必要なソース電源を供給す
る第二の共通ソースラインと、同一のワードラインにコ
ントロールゲート電極が接続された単数あるいは複数の
メモリートランジスタのソース領域に接続されるソース
ラインと前記第一の共通ソースラインとの間に設けら
れ、そのゲート電極が前記ワードラインに接続されたＮ
チャネルトランジスタと、前記ソースラインと前記第二
の共通ソースラインとの間に設けられ、所定の制御信号
により開閉されるスイッチ素子とを含み、前記スイッチ
素子はＰチャネルトランジスタであり、このＰチャネル
トランジスタのゲート電極には前記制御信号として消去
信号が入力され、この消去信号によりスイッチ素子であ
るＰチャネルトランジスタが開閉されることを特徴とす
る。

【００２３】また、この場合、前記スイッチ素子はＮチ
ャネルトランジスタであり、このＮチャネルトランジス
タのゲート電極には前記制御信号として消去信号が入力
され、この消去信号によりスイッチ素子であるＮチャネ
ルトランジスタが開閉されてもよい。

【００２４】また、この場合、前記第一、第二の共通ソ
ースラインを同一の共通ソースラインで共用してもよ
い。

【００２５】

【作用】本発明によれば、データの読み出し動作時に、
非選択のメモリートランジスタに流れる電流が第１の共
通ソースラインに流れ込むのを断つことができる。従っ
て、過剰消去されたメモリートランジスタが存在して
も、誤った読み出し動作が生ずるのを防ぐことが可能と
なる。また、この場合、スイッチ素子はＰチャネルトラ
ンジスタであるため、消去動作時に、このＰチャネルト
ランジスタにおいて電圧降下の問題が生じない。更に、
この場合、Ｐチャネルトランジスタはゲート電極に入力
された消去信号により開閉されため、消去動作をブロッ
ク単位で行う場合に非常に優位な構成となる。

【００２６】また、本発明によれば、前記スイッチ素子
をＮチャネルトランジスタにより構成することができ
る。このように構成すれば、電圧降下の問題は生ずる
が、消去動作をブロック単位で行う場合に非常に優位な
構成となる。

【００２７】また、本発明によれば、前記第一、第二の
共通ソースラインを同一の共通ソースラインで共用する
ことができる。このように共通ソースラインで共用する
ことにより、回路の小規模化を図ることが可能となる。

【００２８】

【実施例】

（１）第１の実施例 図１は本発明の第１の実施例を示すフラッシュＥＥＰＲ
ＯＭの回路図である。説明を簡単にするため４つのメモ
リートランジスタ構成とした。但し、実際には、このメ
モリートランジスタから成るメモリー部は、所望の数の
メモリートランジスタがマトリックス状に配列されるこ
とにより形成されている。なお、以下の説明では、図１
１に示す従来例と同一のものについては同一符号を付し
て説明を省略する。

【００２９】図１に示すようにメモリートランジスタ
１、２のソース領域にはソースラインＳＬＷ１が接続さ
れ、メモリートランジスタ３、４のソース領域にはソー
スラインＳＬＷ２が接続される。また、メモリートラン
ジスタ１〜４のコントロールゲート電極、ドレイン領域
には、ワードラインＷＬ１、ＷＬ２、ビットラインＢＬ
１、ＢＬ２も接続されている。

【００３０】さて、ソースラインＳＬＷ１にはＮチャネ
ルトランジスタ５及びＰチャネルトランジスタ７が接続
され、また、ソースラインＳＬＷ２にはＮチャネルトラ
ンジスタ６及びＰチャネルトランジスタ８が接続され
る。そして、Ｎチャネルトランジスタ５、６のゲート電
極には、各々ワードラインＷＬ１、ＷＬ２が接続され、
これにより第１の共通ソースラインＳＬ１からソースラ
インＳＬＷ１、ＳＬＷ２へのソース電源（ＧＮＤレベ
ル）の供給が行われる。また、Ｐチャネルトランジスタ
７、８のゲート電極には、制御信号として例えば消去信
号が入力され、これにより第２の共通ソースラインＳＬ
２からソースラインＳＬＷ１、ＳＬＷ２へのソース電源
（Ｖｐｐレベル）の供給が行われることになる。

【００３１】このように本第１の実施例では、ソースラ
インＳＬＷ１、ＳＬＷ２に対して少なくとも書き込み・
読み出し動作時に必要なソース電源を供給する第１の共
通ソースラインと、少なくとも消去動作時に必要なソー
ス電源を供給する第２の共通ソースラインとが設けられ
ている。そして、ＷＬ１が選択状態（ＶＤＤレベル、Ｖ
ｐｐレベル）になった場合は、ＳＬ１とＳＬＷ１とは接
続状態となり、ＳＬ１からＳＬＷ１にソース電源（ＧＮ
Ｄレベル）が供給されるが、ＳＬＷ２には供給されな
い。逆に、ＷＬ２が選択状態になった場合は、ＳＬＷ２
にはＳＬ１からソース電源（ＧＮＤレベル）が供給され
るが、ＳＬＷ１には供給されないことになる。また、消
去動作時には、消去信号によりトランジスタ７、８が導
通し、ＳＬ２からソース電源（Ｖｐｐレベル）が供給さ
れることになる。

【００３２】次に本第１の実施例の動作について説明す
る。

【００３３】まず、書き込み動作について説明する。書
き込み動作を行う場合は、図２に示すように、消去信号
をＶＤＤレベルに設定して、Ｐチャネルトランジスタ
７、８をオフ状態とする。そして、メモリートランジス
タ１に対して書き込み動作を行う場合には、ＷＬ１、Ｂ
Ｌ１を各々高電圧Ｖｐｐレベル、ＷＬ２、ＢＬ２を各々
ＧＮＤレベルに設定する。

【００３４】以上のように設定すると、Ｐチャネルトラ
ンジスタ７、８はオフ状態であるため、ソースラインＳ
ＬＷ１、ＳＬＷ２と第２の共通ソースラインＳＬ２との
接続は断たれる。一方、ワードラインＷＬ１はＶｐｐレ
ベルであるためＮチャネルトランジスタ５はオン状態と
なり、ソースラインＳＬＷ１のみ第１の共通ソースライ
ンＳＬ１に接続される。以上よりソースラインＳＬＷ１
のみＧＮＤレベルに設定されることになる。そして、上
述のようにワードラインＷＬ１、ビットラインＢＬ１は
Ｖｐｐレベルであるため、メモリートランジスタ１のみ
コントロールゲート電極の電位とドレイン領域の電位と
が同時にＶｐｐレベルとなりチャンネル電流が発生す
る。この結果、ドレイン領域端部にホットエレクトロン
が発生し、フローティングゲート電極に電子が注入され
る。これによりメモリートランジスタ１に書き込み動作
が行われ、データ" ０" が記憶されることになる。一
方、メモリートランジスタ２〜４では、コントロールゲ
ート電極の電位とドレイン領域の電位とが同時にＶｐｐ
レベルとはならないため、チャンネル電流が発生しな
い。このためメモリートランジスタ２〜４には書き込み
動作は行われないことになる。

【００３５】次に、消去動作について説明する。消去動
作を行う場合には、図２に示すように消去信号をＧＮＤ
レベルに設定して、Ｐチャネルトランジスタ７、８をオ
ン状態にする。更に、この状態でＷＬ１、ＷＬ２を各々
ＧＮＤレベル、ＢＬ１、ＢＬ２を各々オープンレベルに
設定する。

【００３６】以上のように設定すると、ワードラインＷ
Ｌ１、ＷＬ２はＧＮＤレベルであるためＮチャネルトラ
ンジスタ５、６はオフ状態となり、ソースラインＳＬＷ
１、ＳＬＷ２と第１の共通ソースラインＳＬ１との接続
は断たれる。一方、Ｐチャネルトランジスタ７、８はオ
ン状態であるため、ソースラインＳＬＷ１、ＳＬＷ２は
第２の共通ソースラインＳＬ２に接続される。これによ
りソースラインＳＬＷ１、ＳＬＷ２はＶｐｐレベルに設
定されることになる。従って、メモリートランジスタ１
〜４は、ソース領域が各々Ｖｐｐレベル、フローティン
グゲート電極が各々ＧＮＤレベルに設定され、これによ
りフローティングゲート電極とソース領域との間にトン
ネル電流が発生する。この結果、フローティングゲート
電極からソース領域に電子が放出され、消去動作が行わ
れることになる。

【００３７】次に読み出し動作について説明する。読み
出し動作を行う場合には、図２に示すように、消去信号
をＶＤＤレベルに設定して、Ｐチャネルトランジスタ
７、８をオフ状態とする。そして、メモリートランジス
タ１からデータを読み出す場合には、ＷＬ１をＶＤＤレ
ベル、ＢＬ１を正の電位である読み出しレベルＶred 、
ＷＬ２をＧＮＤレベル、ＢＬ２をオープンレベルに設定
する。

【００３８】以上のように設定すると、Ｐチャネルトラ
ンジスタ７、８はオフ状態であるため、ソースラインＳ
ＬＷ１、ＳＬＷ２と第２の共通ソースラインＳＬ２との
接続は断たれる。一方、ワードラインＷＬ１はＶＤＤレ
ベルであるためＮチャネルトランジスタ５はオン状態と
なり、ソースラインＳＬＷ１は第１の共通ソースライン
に接続される。これによりソースラインＳＬＷ１はＧＮ
Ｄレベルに設定される。従って、メモリートランジスタ
１のみコントロールゲート電極がＶＤＤレベル、ドレイ
ン領域がＶred レベル、ソース領域がＧＮＤレベルに設
定されることになる。そして、メモリートランジスタ１
に書き込み動作が行われている場合、即ち、データ"
０" が記憶されている場合にはビットラインＢＬ１にド
レイン電流が流れない。逆に、メモリートランジスタ１
に書き込み動作が行われていない場合、即ち、データ"
１" が記憶されている場合にはドレイン電流が流れるこ
とになる。従って、センスアンプ９６によりこのドレイ
ン電流を検出することにより、記憶されたデータを読み
出すことが可能となる。

【００３９】さて、上述の状態では、ワードラインＷＬ
２はＧＮＤレベルであるためＮチャネルトランジスタ６
はオフ状態となり、ソースラインＳＬＷ２と第１の共通
ソースラインＳＬ１との接続は断たれる。また、Ｐチャ
ネルトランジスタ８もオフ状態であるため、ソースライ
ンＳＬＷ２と第２の共通ソースラインとの接続も断たれ
ている。従って、ビットラインＢＬ１からメモリートラ
ンジスタ３を介してソース電源へと通ずる電流経路は断
たれることになる。

【００４０】例えば、今、メモリートランジスタ３が上
記消去動作により過剰消去されたと仮定する。また、メ
モリートランジスタ１には、上記書き込み動作によりデ
ータ" ０" が記憶されていたとする。この状態で、メモ
リートランジスタ１からデータの読み出しを行った場
合、図１１に示す前述の従来例では、メモリートランジ
スタ３にドレイン電流が流れてしまい、読み出し動作不
良を引き起こしていた。これに対して、本第１の実施例
では、たとえメモリートランジスタ３が過剰消去により
オン状態となっても、ＢＬ１からＳＬＷ２を介してソー
ス電源に通ずる電流経路が断たれている。従って、この
ようなドレイン電流は生じず、この結果、このような読
み出し動作不良も生じないことになる。

【００４１】以上のように、本第１の実施例では、過剰
消去されたメモリートランジスタが生じても、誤った読
み出し動作が生ずるのを防止できる。従って、消去動作
時にメモリートランジスタに流れる電流を検出して過剰
消去を防止する手段や、ベリファイ動作手段等の複雑で
大規模な制御手段を設ける必要がない。この結果、ハー
ドウェアの小規模化、高速化を図ることが可能となる。
また、本第１の実施例では、過剰消去されたメモリート
ランジスタからもデータの読み出しができるため、消去
動作時にメモリートランジスタのしきい値電圧を十分に
低くすることができる。この結果、全てのメモリートラ
ンジスタの下限動作マージンを非常に増加させることが
できるとともに、メモリートランジスタの読み出し速度
の高速化を図ることも可能となる。 （２）第２の実施例 図３には、本発明の第２の実施例が示される。ここで図
１と同一のものは同一符号を付す。

【００４２】上述の第１の実施例では、読み出し動作時
・書き込み動作時にソース電源を供給する第１の共通ソ
ースラインＳＬ１と、消去動作時にソース電源を供給す
る第２の共通ソースラインとを別々に設けていた。これ
に対して、本第２の実施例では、図３に示すように、こ
れらの第１、第２の共通ソースラインＳＬ１、ＳＬ２を
同一の共通ソースラインＳＬで共用している。そして、
共通ソースラインＳＬには、Ｎチャネルトランジスタ１
１、Ｐチャネルトランジスタ１２が接続される。これに
より、共通ソースラインＳＬは、読み出し動作時、書き
込み動作時にＧＮＤレベルに、消去動作時にＶｐｐレベ
ルに設定されることになる。

【００４３】このように本第２の実施例と第１の実施例
とは、第１、第２の共通ソースラインを同一の共通ソー
スラインＳＬで共用した他は同一の構成であり、その動
作も同じものとなるため、詳しい説明は省略する。

【００４４】なお、第１、第２の実施例では、スイッチ
素子であるトランジスタ７、８の開閉は、ゲート電極に
入力された消去信号により行われている。これに対し
て、後述する第３、第４の実施例では、図７、図９に示
すように、スイッチ素子であるトランジスタ９、１０の
ゲート電極には、共通ソースライン（第３の実施例では
ＳＬ、第４の実施例ではＳＬ２）が接続されている。こ
のように接続することで、トランジスタ９、１０はソー
スラインＳＬＷ１、ＳＬＷ２方向を順方向とするダイオ
ードと等価の回路となる。このため、メモリートランジ
スタ９、１０のソース、ドレイン間では、約２Ｖの電圧
降下が生ずる。

【００４５】これに対して、第１、第２の実施例では、
トランジスタ７、８としてＰチャネルトランジスタを用
い、ゲート電極に入力された消去信号によりトランジス
タ７、８を開閉している。従って、第３、第４の実施例
のような電圧降下の問題は生じない。このため、Ｖｐｐ
レベルをこの電圧降下を考慮して高くする必要がなく、
回路の低電圧化を図れ、また、消費電力を低く抑えるこ
とが可能となる。

【００４６】また、本第１、第２の実施例の構成は、メ
モリートランジスタのブロック単位での消去動作を行う
場合に、第３、第４の実施例よりも有利な構成となる。

【００４７】即ち、フラッシュＥＥＰＲＯＭでは、消去
動作は、全てのメモリートランジスタを同時に消去する
一括消去により行われる。しかし、このように全てのメ
モリートランジスタを一括消去すると、メモリートラン
ジスタのしきい値電圧のばらつきが大きくなり、読み出
し特性、例えばアクセスタイムの均一化を図ることが困
難になるという問題が生ずる。そこで、このようなしき
い値電圧のばらつきを防止する理由より、また、フラッ
シュＥＥＰＲＲＯＭに要求される１つの機能として、ブ
ロック単位消去あるいはセクター単位消去などの機能
が、フラッシュＥＥＰＲＯＭの仕様として必要とされて
いる。

【００４８】上記仕様上の必要からブロック単位の消去
を考えた場合、例えばメモリー部が２５６Ｋｂｉｔの容
量を持つ場合には、図４に示すように、メモリー部を６
４Ｋｂｉｔ単位のブロックＡ１３５、ブロックＢ１３
６、ブロックＣ１３７、ブロックＤ１３８に分割する。
また、Ｘデコーダ回路等から成るブロック１３９、１４
０は、これらのブロック間に配置されることになる。そ
して、メモリートランジスタの消去動作は、まずブロッ
クＡ１３５、次にブロックＢ１３６というように、ブロ
ック単位で順々に行うことになる。

【００４９】さて、図５には、図９に示す第４の実施例
でブロック単位の消去動作を行う場合の回路図が示され
る（第３の実施例の場合もこれと同様の回路となる）。

【００５０】図５に示すように、第４の実施例でブロッ
ク単位の消去動作を行う場合には、共通ソースラインＳ
Ｌ２を、共通ソースラインＳＬ２Ａ〜ＳＬ２Ｄに分割す
る必要が生ずる。そのため、共通ソースラインＳＬ２と
共通ソースラインＳＬ２Ａ〜ＳＬ２Ｄとの間には、各々
Ｐチャネルトランジスタ１２Ａ〜１２Ｄが設けられ、Ｐ
チャネルトランジスタ１２Ａ〜１２Ｄのゲート電極に
は、選択信号Ａ〜Ｄが入力される。そして、消去動作時
に、選択信号Ａ〜Ｄによりトランジスタ１２Ａ〜１２Ｄ
が順次選択され、これにより共通ソースラインＳＬ２Ａ
〜ＳＬ２Ｄが順次共通ソースラインＳＬ２に接続され、
ソース電源（Ｖｐｐレベル）が供給されることになる。
以上のようにして、ブロック単位での消去動作が可能と
なる。

【００５１】これに対して、本第１の実施例でブロック
単位の消去を行う場合には、図６に示すような回路とな
る（第２の実施例の場合も同様である）。

【００５２】図６に示すように、第１の実施例でブロッ
ク単位の消去動作を行う場合には、消去信号を消去信号
Ａ〜Ｄに分割すればよいことになる。そのため、消去信
号と消去信号Ａ〜Ｄとの間には、各々Ｐチャネルトラン
ジスタ１４Ａ〜１４Ｄが設けられ、そのゲート電極に
は、選択信号Ａ〜Ｄが入力される。そして、消去動作時
に、選択信号Ａ〜Ｄによりトランジスタ１４Ａ〜１４Ｄ
が順次選択され、これにより消去信号Ａ〜Ｄが順次Ｖｐ
ｐレベルとなり、各ブロックのメモリートランジスタの
ソース領域に共通ソースラインＳＬ２からソース電源
（Ｖｐｐレベル）が供給されることになる。以上のよう
にして、ブロック単位での消去動作が可能となる。

【００５３】さて、上述のように第４の実施例でブロッ
ク単位の消去動作を行う場合には、共通ソースラインＳ
Ｌ２を共通ソースラインＳＬ２Ａ〜ＳＬ２Ｂに分割しな
ければならない。そして、各共通ソースラインＳＬ２Ａ
〜ＳＬ２Ｂは、例えば６４Ｋｂｉｔものメモリートラン
ジスタに電源を供給する電源ラインである。従って、ト
ランジスタ１２Ａ〜１２Ｄには非常に大きな電流供給能
力が必要であり、そのトランジスタサイズは極めて大き
なものとしなければならない。このため、第４の実施例
でブロック単位の消去動作を行うと、回路が大規模化し
てしまうという問題点が生ずる。また、トランジスタ１
２Ａ〜１２Ｄのゲート容量も極めて大きくなるため、ブ
ロック選択の切り替えに非常に時間がかかるという問題
も生ずる。

【００５４】これに対して、第１の実施例でブロック単
位の消去動作を行う第６図の構成では、消去信号を消去
信号Ａ〜Ｄに分割している。そして、これらの消去信号
Ａ〜Ｄは、トランジスタ７Ａ〜７Ｄ、８Ａ〜８Ｄ等のゲ
ート電極に入力される。このように消去信号Ａ〜Ｄは、
電流の流れないゲート電極を駆動する信号となるため、
トランジスタ１４Ａ〜１４Ｄの電流供給能力は小さなも
のでよく、そのトランジスタサイズも小さなものでよ
い。このため、第１の実施例でブロック単位の消去動作
を行う図６の構成では、回路が大規模化してしまうとい
う問題点が生じず、また、ブロック選択の切り替えに非
常に時間がかかるという問題も生じない。

【００５５】このように、第１、第２の実施例は、後述
する第３、第４の実施例に比べて、ブロック単位の消去
を行う場合に優位な構成となる。

【００５６】なお、以上述べた第１、第２の実施例で
は、スイッチ素子であるトランジスター７、８はＰチャ
ネルのトランジスタで構成されていたが、本発明はこれ
に限らず、トランジスタ７、８をＮチャネルのトランジ
スタで構成することも可能である。そして、Ｎチャネル
トランジスタにした場合は、トランジスタ７、８におけ
る電圧降下が生じないという優位点はない。しかし、ブ
ロック単位の消去を行う場合の優位点は、トランジスタ
７、８がＮチャネル型でもＰチャネル型でも有している
ことになる。 （３）第３の実施例 図７は本発明の第３の実施例を示すフラッシュＥＥＰＲ
ＯＭの回路図である。ここで図１と同一のものは同一符
号を付す。

【００５７】図７に示すように、ソースラインＳＬＷ１
は、Ｎチャネルトランジスタ５、９を介して、ソースラ
インＳＬＷ２にはＮチャネルトランジスタ６、１０を介
して共通ソースラインＳＬに接続される。そして、Ｎチ
ャネルトランジスタ５、６のゲート電極には各々ワード
ラインＷＬ１、ＷＬ２が接続される。また、Ｎチャネル
トランジスタ９、１０は、ゲート電極が共通ソースライ
ンＳＬに接続され、これによりソースラインＳＬＷ１、
ＳＬＷ２の方向を順方向とするダイオードと等価な回路
となっている。

【００５８】次に本第３の実施例の動作について説明す
る。

【００５９】まず、書き込み動作について説明する。書
き込み動作を行う場合は、図８に示すように、読み出し
・書き込み信号及び消去信号をＶＤＤレベルに設定し
て、共通ソースラインＳＬをＧＮＤレベルに設定する。
そして、メモリートランジスタ１に対して書き込み動作
を行う場合には、ＷＬ１、ＢＬ１を各々高電圧Ｖｐｐレ
ベル、ＷＬ２、ＢＬ２を各々ＧＮＤレベルに設定する。

【００６０】以上のように設定すると、共通ソースライ
ンＳＬはＧＮＤレベルとなるためＮチャネルトランジス
タ９、１０はオフ状態となる。一方、ワードラインＷＬ
１はＶｐｐレベルであるためＮチャネルトランジスタ５
のみオン状態となり、ソースラインＳＬＷ１のみ共通ソ
ースラインＳＬに接続される。これによりソースライン
ＳＬＷ１のみＧＮＤレベルに設定されることになる。そ
して、上述のようにＷＬ１、ビットラインＢＬ１はＶｐ
ｐレベルであるため、メモリートランジスタ１のみチャ
ンネル電流が発生し、フローティングゲート電極に電子
が注入される。これによりメモリートランジスタ１にデ
ータの書き込み動作が行われ、データ"０" が記憶され
ることになる。一方、メモリートランジスタ２〜４で
は、コントロールゲート電極の電位とドレイン領域の電
位とが同時にＶｐｐレベルとはならないため、データの
書き込み動作は行われないことになる。

【００６１】次に、消去動作について説明する。消去動
作を行う場合には、図８に示すように、読み出し・書き
込み信号及び消去信号をＧＮＤレベルに設定して、共通
ソースラインＳＬをＶｐｐレベルに設定する。更に、こ
の状態でＷＬ１、ＷＬ２を各々ＧＮＤレベル、ＢＬ１、
ＢＬ２を各々オープンレベルに設定する。

【００６２】以上のように設定すると、共通ソースライ
ンＳＬはＶｐｐレベルであるため、Ｎチャネルトランジ
スタ９、１０はオン状態となり、ソースラインＳＬＷ
１、ＳＬＷ２は共通ソースラインＳＬに接続される。こ
れによりソースラインＳＬＷ１、ＳＬＷ２はＶｐｐレベ
ル（実際にはＮチャネルトランジスタ９、１０のしきい
値電圧分低い電位）に設定されることになる。従って、
メモリートランジスタ１〜４は、ソース領域が各々Ｖｐ
ｐレベル（上記と同様にしきい値電圧分低い電位）、フ
ローティングゲート電極が各々ＧＮＤレベルに設定され
る。この結果、フローティングゲート電極からソース領
域に電子が放出され、消去動作が行われることになる。

【００６３】次に読み出し動作について説明する。読み
出し動作を行う場合には、図８に示すように、読み出し
・書き込み信号及び消去信号をＶＤＤレベルに設定し
て、共通ソースラインＳＬをＧＮＤレベルに設定する。
そして、メモリートランジスタ１からデータを読み出す
場合には、ＷＬ１をＶＤＤレベル、ＢＬ１を正の電位で
ある読み出しレベルＶred 、ＷＬ２をＧＮＤレベル、Ｂ
Ｌ２をオープンレベルに設定する。

【００６４】以上のように設定すると、共通ソースライ
ンＳＬはＧＮＤレベルとなるためＮチャネルトランジス
タ９、１０はオフ状態となる。一方、ワードラインＷＬ
１はＶＤＤレベルであるためＮチャネルトランジスタ５
のみオン状態となり、ソースラインＳＬＷ１のみＧＮＤ
レベルに設定されることになる。従って、メモリートラ
ンジスタ１のみコントロールゲート電極がＶＤＤレベ
ル、ドレイン領域がＶｒｅｄレベル、ソース領域がＧＮ
Ｄレベルに設定されることになる。そして、メモリート
ランジスタ１にデータ" ０" が記憶されている場合には
ビットラインＢＬ１にドレイン電流が流れない。逆に、
メモリートランジスタ１にデータ" １" が記憶されてい
る場合にはドレイン電流が流れることになる。従って、
センスアンプ９６によりこのドレイン電流を検出するこ
とにより、記憶されたデータを読み出すことが可能とな
る。

【００６５】以上の状態では、ワードラインＷＬ２がＧ
ＮＤレベルであり、共通ソースラインＳＬもＧＮＤレベ
ルであるため、Ｎチャネルトランジスタ６、１０はとも
にオフ状態となる。従って、ソースラインＳＬＷ２と共
通ソースラインＳＬとの接続も断たれ、ビットラインＢ
Ｌ１からメモリートランジスタ３を介してソース電源へ
と通ずる電流経路は断たれることになる。この結果、例
えばメモリートランジスタ１からデータの読み出しを行
う場合に、メモリートランジスタ３が過剰消去されてい
たとしても、ＢＬ１の電流はメモリートランジスタ３を
通じて共通ソースラインＳＬに流れないことになる。

【００６６】以上より、本第３の実施例は、本第１の実
施例と同様の効果を奏する。即ち、過剰消去されたメモ
リートランジスタが生じても、誤った読み出し動作が生
ずるのを防止できる。この結果、ベリファイ動作手段等
の複雑な過剰消去防止手段を設ける必要がなく、ハード
ウェアの小規模化、高速化を図ることが可能となる。ま
た、消去動作時にメモリートランジスタのしきい値電圧
を十分に低くすることができるため、メモリートランジ
スタの下限動作マージンの増加、読み出し速度の高速化
を図ることも可能となる。 （４）第４の実施例 図９には、本発明の第４の実施例が示される。ここで図
７と同一のものは同一符号を付す。

【００６７】上述の第３の実施例では、読み出し時・書
き込み時及び消去動作時のソースラインを共通ソースラ
インＳＬで共用していた。これに対して、第４の実施例
では、図９に示すように共通ソースラインＳＬを、第
１、第２のの共通ソースラインＳＬ１、ＳＬ２に分けて
いる。そして、読み出し動作時・書き込み動作時には、
第１の共通ソースラインＳＬ１によりメモリートランジ
スタにソース電源（ＧＮＤレベル）を供給している。ま
た、消去動作時には、第２の共通ソースラインＳＬ２に
よりメモリートランジスタにソース電源（Ｖｐｐレベ
ル。但し、実際にはＮチャネルトランジスタのしきい値
電圧分だけ低い電位）を供給している。

【００６８】このように本第４の実施例と第３の実施例
とは、共通ソースラインＳＬを第１、第２の共通ソース
ラインに分けた他は同一の構成であり、その動作も同じ
ものとなるため、詳しい説明は省略する。

【００６９】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。

【００７０】例えば、上記第１〜第４の実施例では、同
一のワードラインが接続されたメモリートランジスタが
複数の場合について説明したが、本発明はこれに限ら
ず、単数の場合でも適用できる。

【００７１】本発明において、同一ワードラインが接続
されたメモリートランジスタが単数の場合の適用例とし
ては、例えばＰＬＤ（プログラマブルロジックデバイ
ス）が考えられる。図１０（Ａ）には、本第１の実施例
をこのＰＬＤに適用した場合の回路図の一例が示され
る。図１０（Ａ）に示すように、この例では、ワードラ
インＷＬ１〜ＷＬＮには、各々単数のメモリートランジ
スタ１-1〜１-nが接続されている。そして、これらのメ
モリートランジスタ１-1〜１-nのソース領域は、Ｎチャ
ネルトランジスタ５-1〜５-n、Ｐチャネルトランジスタ
７-1〜７-nを介して、第１、第２の共通ソースラインＳ
Ｌ１、ＳＬ２に接続される。また、ビットラインＢＬに
はＰチャネルトランジスタ２０が接続され、そのゲート
電極には、インバータ２２を介して読み出し・書き込み
信号が入力されている。そして、このビットラインＢＬ
にはインバータ２４が接続され、このインバータ２４の
出力が本回路の出力となる。

【００７２】図１０（Ａ）に示す回路を用いれば、所定
の論理回路を形成することができる。例えば、図１０
（Ｂ）に示すＯＲ回路を実現する場合には、まず、全て
のメモリートランジスタに１-1〜１-nに対して消去動作
を行う。その後、ワードラインＷＬ２、ＷＬ３、ＷＬ４
に接続されたメモリートランジスタ１-2、１-3、１-4以
外のメモリートランジスタに対して書き込み動作を行
う。これにより、メモリートランジスタ１-2、１-3、１
-4には" １" が記憶され、それ以外のトランジスタに
は" ０" が記憶されることになる。

【００７３】次に、データの読み出し動作を行う。この
場合に、上記のようにメモリートランジスタ1-2 、1-3
、1-4 には" １" が記憶されており、また、Ｐチャネ
ルトランジスタ２０はオン状態になっている。従って、
ＷＬ２、ＷＬ３、ＷＬ４のいずれかＶＤＤレベルとなる
と、ビットラインＢＬにドレイン電流が流れ、インバー
タ２４の出力はＨレベルとなる。逆に、ＷＬ２、ＷＬ
３、ＷＬ４のいずれもがＧＮＤレベルとなると、ビット
ラインＢＬにはドレイン電流が流れず、インバータ２４
の出力はＬレベルとなる。従って、図１０（Ａ）に示す
回路は、図１０（Ｂ）に示すＯＲ回路と同様の機能を有
することになる。

【００７４】さて、以上の構成の図１０（Ａ）に示す回
路では、前述の実施例１と同様に、メモリートランジス
タが過剰消去されても、読み出し不良が生ずるのを防止
できる。従って、ベリファイ手段等の複雑な過剰消去防
止手段を設ける必要がなく、非常に簡易な回路構成とな
る。

【００７５】なお、同一のワードラインが接続されたメ
モリートランジスタが単数の場合の本発明の適用例は、
図１０（Ａ）に示すものに限らない。例えば、本発明
は、ＤＲＡＭ、ＳＲＡＭ等の大記憶容量メモリーにおい
て生ずる不良メモリトランジスタの救済用の冗長メモリ
ーの切り替えスイッチ等にも適用することが可能であ
る。

【００７６】

【発明の効果】本発明によれば、過剰消去されたメモリ
ートランジスタが存在しても、誤った読み出し動作が生
ずるのを防ぐことが可能となる。この結果、ベリファイ
動作手段等の複雑な過剰消去防止手段を設ける必要がな
く、ハードウェアの小規模化、高速化を図ることが可能
となる。また、消去動作時にメモリートランジスタのし
きい値電圧を十分に低くすることができるため、メモリ
ートランジスタの下限動作マージンの増加、読み出し速
度の高速化を図ることも可能となる。また、スイッチ素
子であるＰチャネルトランジスタでは電圧降下の問題が
生じず、消去動作に必要な高電圧レベルをこの電圧降下
を考慮して高くする必要がなくなる。従って、回路の低
電圧化を図れ、また、消費電力を低く抑えることが可能
となる。更に、このＰチャネルトランジスタはゲート電
極に入力された消去信号により開閉されため、消去動作
をブロック単位で行う場合に、各ブロックの消去の選択
は制御信号である消去信号を分割して行うことができ
る。従って、選択のためのトランジスタのサイズを小さ
くすることができ、回路の小規模化、高速化を図ること
が可能となる。

【００７７】また、本発明によれば、前記スイッチ素子
をＮチャネルトランジスタにより構成することができ
る。このように構成すれば、電圧降下の問題は生ずる
が、消去動作をブロック単位で行う場合に優位な構成と
なり、回路の小規模化、高速化を図ることが可能とな
る。

【００７８】また、本発明によれば、共通ソースライン
で共用することにより、回路の小規模化を図ることも可
能となる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体装置の第１の実施例を
示す回路図である。

【図２】第１の実施例の動作を説明するための電位図で
ある。

【図３】本発明の不揮発性半導体装置の第２の実施例を
示す回路図である。

【図４】メモリー部のブロック分割を説明するための概
略図である。

【図５】第４の実施例でブロック単位の消去動作を行う
場合の回路図である。

【図６】第１の実施例でブロック単位の消去動作を行う
場合の回路図である。

【図７】本発明の不揮発性半導体装置の第３の実施例を
示す回路図である。

【図８】第３の実施例の動作を説明するための電位図で
ある。

【図９】本発明の不揮発性半導体装置の第４の実施例を
示す回路図である。

【図１０】図１０（Ａ）は、本第１の実施例をＰＬＤに
適用した場合の回路図であり、図１０（Ｂ）は、この場
合に実現される論理回路の一例である。

【図１１】従来の不揮発性半導体装置の実施例を示す回
路図である。

【図１２】従来の不揮発性半導体装置の動作を説明する
ための電位図である。

【符号の説明】

１〜４ メモリートランジスタ ５、６、９、１０、１１ Ｎチャネルトランジスタ ７、８、１２ Ｐチャネルトランジスタ ９０ アドレスバッファ ９２ Ｘデコーダ回路 ９４ Ｙデコーダ回路 ９５ ビットライン制御回路 ９６ センスアンプ ９８ データバッファ ＢＬ１、ＢＬ２ ビットライン ＷＬ１、ＷＬ２ ワードライン ＳＬＷ１、ＳＬＷ２ ソースライン ＳＬ 共通ソースライン ＳＬ１ 第１の共通ソースライン ＳＬ２ 第２の共通ソースライン

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フローティングゲート電極と、コントロ
   ールゲート電極と、ソース領域と、ドレイン領域とを備
   え、前記フローティングゲート電極に対する電子の注入
   ・放出動作によりデータの書き込み動作、消去動作を行
   うメモリートランジスタをマトリクス状に配列し、前記
   メモリートランジスタのドレイン領域がビットライン
   に、ソース領域がソースラインに、コントロールゲート
   電極がワードラインに各々接続される不揮発性半導体装
   置において、 前記ソースラインに少なくとも書き込み・読み出し動作
   に必要なソース電源を供給する第一の共通ソースライン
   と、 前記ソースラインに少なくとも消去動作に必要なソース
   電源を供給する第二の共通ソースラインと、 同一のワードラインにコントロールゲート電極が接続さ
   れた単数あるいは複数のメモリートランジスタのソース
   領域に接続されるソースラインと前記第一の共通ソース
   ラインとの間に設けられ、そのゲート電極が前記ワード
   ラインに接続されたＮチャネルトランジスタと、 前記ソースラインと前記第二の共通ソースラインとの間
   に設けられ、所定の制御信号により開閉されるスイッチ
   素子とを含み、 前記スイッチ素子はＰチャネルトランジスタであり、こ
   のＰチャネルトランジスタのゲート電極には前記制御信
   号として消去信号が入力され、この消去信号によりスイ
   ッチ素子であるＰチャネルトランジスタが開閉されるこ
   とを特徴とする不揮発性半導体装置。
2. 【請求項２】 請求項１において、 前記スイッチ素子はＮチャネルトランジスタであり、こ
   のＮチャネルトランジスタのゲート電極には前記制御信
   号として消去信号が入力され、この消去信号によりスイ
   ッチ素子であるＮチャネルトランジスタが開閉されるこ
   とを特徴とする不揮発性半導体装置。
3. 【請求項３】 請求項１又は２のいずれかにおいて、 前記第一、第二の共通ソースラインを同一の共通ソース
   ラインで共用したことを特徴とする不揮発性半導体装
   置。