JP3544731B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は電気的に書換え可能なフラッシュメモリと呼ばれる不揮発性半導体記憶装置（以下、単に不揮発性メモリ）に関し、特にブロック毎に書き換えられるようにしたフラッシュメモリに関する。
【０００２】
【従来の技術】
電気的に書換え可能な不揮発性メモリとしてE²PROMがあり、そのうち特に一括消去又は部分的な一括消去可能なものとしてフラッシュメモリがあり、高集積化可能なために近年注目されている。本発明はこのフラッシュメモリに適用されるものである。
【０００３】
図５はフラッシュメモリのメモリセルの構造例を示す図である。図示のように、ゲートはコントロールゲート（ＣＧ）２０１とフローティングゲート（ＦＧ）２０２の二層構造であり、コントロールゲート２０１、ドレイン（Ｄ）２０４及びソース（Ｓ）２０３に所定の電圧を印加した時に、ドレイン２０４とソース２０３間に流れる電流が、フローティングゲート２０２に電荷が注入されているかいないかで変わることを利用して記憶を行う。フラッシュメモリでは、一般に消去した状態、すなわちフローティングゲート２０２に電荷が注入されていない状態に論理値「Ｈ」を対応させ、フローティングゲート２０２に電荷が注入されている状態に論理値「Ｌ」を対応させ、フローティングゲート２０２に電荷を注入することを書き込みと称している。後述するように、フラッシュメモリでは、複数のワード線ＷＬと複数のビット線ＢＬが垂直になるように配列されており、各メモリセルのコントロールゲート２０１がワード線ＷＬに接続され、ドレイン２０４がビット線ＢＬに接続される。
【０００４】
図５のような構造を有するメモリセルに対して情報の書き込み、読出及び消去を行う方法を説明する。図６はフラッシュメモリのメモリセルに情報の書き込み、読出及び消去を行う場合に各部に印加する電圧条件の例を示す図である。
書き込み時には、コントロールゲート（ＣＧ）に高電圧ＶＰＰ（約１２Ｖ）を、ドレイン（Ｄ）に約６Ｖを、ソース（Ｓ）に０Ｖを印加する。この時、メモリセルを流れる電子の一部はドレイン（Ｄ）付近の高電界により加速されてエネルギを獲得し、ゲート絶縁膜のエネルギ障壁を越えてフローティングゲート（ＦＧ）に注入される。フローティングゲート（ＦＧ）は他の回路部分と電気的に絶縁されているため、電荷を半永久的に蓄えることができる。
【０００５】
読出時には、コントロールゲート（ＣＧ）に電源電圧ＶＣＣ（約５Ｖ）を、ドレイン（Ｄ）に約１Ｖを、ソース（Ｓ）に０Ｖを印加する。フローティングゲート（ＦＧ）に蓄えられた電荷の有無によってセルトランジスタの閾値が変化し、選択されたメモリセルに流れる電流が変化する。この電流を検出して増幅することで情報が外部に読み出される。
【０００６】
消去時には、コントロールゲート（ＣＧ）に０Ｖを印加し、ドレインを開放状態にし、ソース（Ｓ）に高電圧ＶＰＰ（約１２Ｖ）を印加する。これにより、フローティングゲート（ＦＧ）から電荷がソース（Ｓ）に抜き取られる。
図７は従来の一般的なフラッシュメモリの構成を示す図である。なお図においては、従来技術の説明及び本発明の実施例の説明を含めて、同一の機能部分には同一の参照番号を付して表すこととする。
【０００７】
図７において、参照符号ＷＬはワード線であり、ＢＬはワード線ＷＬに対して垂直に配列されたビット線であり、ＳＬは各行毎に設けられたソース線であり、ＭＳＬは各ソース線ＳＬを共通に接続する主ソース線であり、Ｃｅはワード線ＷＬとビット線ＢＬの交点に対応して配置されたメモリセルであり、１はワード線を選択的に制御するロウデコーダであり、４はソース線制御部であり、５はコラムデコーダであり、６はコラムデコーダ５からのビット線選択信号で駆動されるトランジスタＹで構成されるコラムゲートであり、７はアドレス信号が入力されるアドレスバッファであり、８はセンスアンプ／ライトアンプであり、９はデータ入出力バッファであり、１０はメモリ全体を制御する制御部である。
【０００８】
図７に示すように、メモリセルＣｅはワード線ＷＬとビット線ＢＬの交点に対応して配置され、各メモリセルＣｅのコントロールゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬに接続され、ソースはソース線ＳＬに接続されている。
ロウデコーダ１はアドレス信号の内のロウアドレス信号をデコードしてワード線に選択的にロウアドレス信号を印加し、コラムデコーダ１４はアドレス信号の内のコラムアドレス信号をデコードしてビット線選択信号を出力してトランジスタＹを選択的に導通させる。トランジスタＹはビット線ＢＬとセンスアンプ／ライトアンプ８との接続を制御する。このようにして読み出し時と書き込み時には選択されたワード線とビット線に接続されたメモリセルがアクセスされる。従って、読み出し時には、選択されたワード線にはＶＣＣが、それ以外のワード線には０Ｖが印加され、選択されたビット線はセンスアンプ／ライトアンプ８に接続されて約１Ｖが印加され、それ以外のビット線は開放（オープン）状態になる。この時、ソース線ＳＬはソース線制御部４によりすべて０Ｖにされる。また、書き込み時には、選択されたワード線にはＶＰＰが、それ以外のワード線には０Ｖが印加され、選択されたビット線はセンスアンプ／ライトアンプ８に接続されて約６Ｖが印加され、それ以外のビット線は開放（オープン）状態になる。この時も、ソース線ＳＬはソース線制御部４によりすべて０Ｖにされる。
【０００９】
消去は各メモリセルに共通に接続されたソース線にソース線制御部４から高電圧を印加し、各ワード線ＷＬには非選択信号に相当する０Ｖを印加することによって行われる。従ってソース線に共通に接続されたメモリセルが一括して消去される。
フラッシュメモリでは記憶容量の大容量化が図られている。大容量化を図った場合、図５に示したようなすべてのメモリセルが共通のソース線に接続され、全体のメモリセルが一括して消去されるものでは、消去時には多量の記憶データをすべて消去する必要があり、細かな管理が行えない等の各種の不便が生じている。そのため、大容量のフラッシュメモリでは、メモリセルを複数のブロックに分割して、ブロック毎に消去できるようにしている。
【００１０】
図８はメモリセルを複数のブロックに分割して、ブロック毎に消去できるようにした従来のフラッシュメモリのメモリセルの部分の構成を示す図である。 図８に示すように、ビット線を複数のブロック（ここではｍブロック）に分割し、メモリセルも各ブロックのビット線に接続される群毎に分割される。すなわち、同一ワード線ＷＬに接続されるメモリセルが複数のブロックに分割される。各ブロック毎にソース線制御部４−１、…４−ｍが設けられ、あるブロックのデータを消去する場合には、そのブロックに接続されるソース線制御部によってそのブロックのソース線に高電圧ＶＰＰが印加される。このようにしてブロック単位での消去が可能になる。
【００１１】
一方、フラッシュメモリでは書換えが行える回数を保証しており、従来は１万回から１０万回の書換えを保証するのが一般的であったが、近年はこの書換え保証回数を更に増加させることが求められており、このような仕様を満足できるようにメモリセルの構造等を決定している。
また、当然の如くフラッシュメモリでは、あるメモリセルに記憶されたデータが、他のメモリセルへの読み出し及び書き込み動作によって変化しないことが必要であり、これが保証できるようにメモリセルの構造や電圧印加条件を定めている。しかし、フラッシュメモリは図５に示すようにフローティングゲートへの電荷の注入及び電荷の抜き取りが行えるように薄いゲート酸化膜を設けた構造を有するが、ゲート酸化膜が薄いため図６に示した書き込み条件が加えられなくても微量ではあるがフローティングゲートへの電荷の注入が生じることがある。消去動作時は消去されるブロックのソース線にのみ高電圧が印加されるため特に問題はないが、書き込み動作時や読み出し動作時にはアクセスされるメモリセルが接続されるワード線にはアクセス信号として電圧が印加されるため、アクセスされないメモリセルであってもそのワード線に接続されるメモリセルのコントロールゲートには電圧が印加されることになる。もちろんアクセスされないビット線には図６のような電圧は印加されないため図６に示す条件は実現されないが、メモリセルのコントロールゲートには電圧が印加されるため微小量ではあるが電荷がフローティングゲートに注入されることが起こり得る。これをゲートディスターブと呼んでいる。ゲートディスターブの影響は、コントロールゲートに印加される電圧に応じて幾何級数的に変化する。図６に示すように、書き込み時と読み出し時ではコントロールゲートに印加される電圧は大きく異なるため、特に問題になるのが同一ワード線に接続される他のメモリセルへの書き込み動作である。あるメモリセルへの書き込みを行う場合、そのメモリセルに接続されるワード線に高電圧ＶＰＰ（約１２Ｖ）を印加し、そのメモリセルに接続されるビット線に約６Ｖを印加し、他のワード線とビット線には０Ｖを印加する。従って、そのワード線に接続されるアクセスされないメモリセルのドレインには０Ｖが印加されるがコントロールゲートにＶＰＰが印加される状態である。この時のゲートディスターブが特に問題である。この条件は同じワード線に属する他のメモリへの書き込みが行われる時に生じる。図７に示したブロックに分割しない構成の場合には、同一のワード線に接続されるメモリセルの個数をｎとすれば、上記の条件は最大で（ｎ−１）回起きるので、このようなゲートディスターブが（ｎ−１）回起きても記憶したデータが変化しないようにメモリセルの構造や電圧印加条件を定めている。以下の説明においては、書き込み時のアクセスされるメモリセル以外に対するゲートディスターブを単にゲートディスターブと称し、他のゲートディスターブは無視するものとする。
【００１２】
【発明が解決しようとする課題】
これに対して、図８に示したような複数のブロックに分割した構成を有するフラッシュメモリにおいては、消去はブロック毎におこなわれるが、書き込みのためのワード線への高電圧ＶＰＰの印加はすべてのブロックに共通に行われる。そのため、あるブロックのメモリセルについて考えた場合、他のブロックで書換え保証回数だけの書換えが行われる可能性があり、他のメモリセルへの書き込みによるゲートディスターブの回数は飛躍的に増加する。例えば、ブロック内で同一のワード線に接続されるメモリセルの個数をｎとし、ブロック数をｍとし、書換え保証回数をｆとすると、このゲートディスターブの回数は（ｎ−１）＋ｎ×（ｍ−１）×ｆとなる。書換え保証回数ｆは、１万回から１００万回のオーダであり、ゲートディスターブの回数は非常に大きくなる。従って、この条件で記憶したデータが正しく保持されることを保証するのは容易でないことがわかる。このような保証を行うためには、メモリセルの構造や電圧印加条件を厳しくする必要があり、ゲート酸化膜の厚さの増加によるメモリセルの面積の増大や印加電圧の増大を招き、集積度の低下やコストの増加という問題を生じるおそれがある。
【００１３】
このような問題を解決するために、ロウデコーダも各ブロック毎に設け、書き込み時のワード線へ印加される高電圧が他のブロックに影響しないようにすることが考えられる。図９は各ブロック毎にロウデコーダを設けた従来のフラッシュメモリの構成を示す図である。このような構成のフラッシュメモリは、例えば、特開平５−５４６８２号公報、特開平６−１０３７９０号公報等に開示されている。
【００１４】
ソース線制御部は簡単な回路であり、各ブロック毎に設けても面積の増加はあまり問題にならないが、ロウデコーダは大規模な大きな面積を必要とする回路であり、特にメモリ容量が増大してワード線の本数が増大するのに比例して面積が大きくなる回路である。従って、図９に示すように、各ブロック毎にロウデコーダを設けたのでは、ロウデコーダ全体の占める面積が非常に大きくなり、高集積化を図る上での問題になる。また、各ロウデコーダへは８ビット〜１０ビット程度のロウアドレス信号を入力する必要があり、素子の全面に亘って配置されたロウデコーダへロウアドレス信号を供給する場合、配線に要する面積が大きくなるという問題も生じる。
【００１５】
本発明は上記問題点に鑑みてなされたものであり、メモリセルがブロックに分割されたフラッシュメモリにおいて、ロウデコーダをブロック間で共通化しても簡単な構成で高性能を保証できるようにすることを目的とする。より具体的には、大きな書換え回数を保証しても記憶データの書換えが生じないフラッシュメモリを小さな面積で実現することを目的とする。
【００１６】
【課題を解決するための手段】
図１は本発明の不揮発性半導体記憶装置の原理構成図である。
図１において、参照符号ＷＬは複数のワード線を、ＢＬはワード線ＷＬに対して垂直に配置された複数のビット線を、Ｃｅはワード線ＷＬとビット線ＢＬの交点に対応して配置された複数のセルを、１はアクセスされるセルの位置に応じてワード線のいずれかにアクセス信号を出力するロウデコーダを示す。複数のセルＣｅは、同一ワード線に接続されるセル群が複数のブロックに分割されるように、複数のブロックに分割されている。本発明の不揮発性半導体記憶装置はこのような従来の要素に加えて、上記目的を実現するために、各ブロック毎に設けられ、選択信号に応じて第１電圧又は第２電圧を出力する複数の電源選択手段３−１、３−２、…、３−ｍと、各ワード線をブロック間で分割するように配置され、電源選択手段から出力される第１電圧又は第２電圧を受けて、ワード線にアクセス信号が出力された時には当該ブロックのワード線に電源選択手段から出力される第１電圧又は第２電圧を印加するブロック用バッファ２−２、…、２−ｍとを備え、ロウデコーダ１は、電源選択手段から出力される第１電圧又は第２電圧を受けて、アクセスされるセルに位置に応じてワード線のいずれかにアクセス信号として電源選択手段から出力される第１電圧又は第２電圧を印加することを特徴とする。
【００１７】
更に、電源選択手段３−１、３−２、…、３−ｍは、セルに記憶したデータの読み出し時にはそれぞれ第２電圧を出力し、セルへのデータ書き込み時には、データを書き込むセルの属するブロックに対応する電源選択手段のみが第１の電圧を出力し、それ以外の電源選択手段は第２電圧を出力する。
【００１８】
【作用】
本発明の不揮発性半導体記憶装置では、各ブロック毎に電源選択手段３−１、３−２、…、３−ｍが設けられており、選択信号に従って第１電圧又は第２電圧を出力する。例えば、選択信号を書き込み時にアクセスされるブロックを選択する信号とすれば、書き込みされるブロックに対応する電源選択手段のみが第１の電圧を出力し、他の電源選択手段は第２の電圧を出力することになる。各ブロックにはロウデコーダ１又はブロック用バッファ２−２、…、２−ｍのいずれかが対応するようにする。ロウデコーダ１は対応する電源選択手段から出力される電圧に応じたアクセス信号を出力する。すなわち、ロウデコーダ１に割り当てられたブロックのメモリセルがアクセスされる時には第１の電圧のアクセス信号を出力し、それ以外のブロックのメモリセルがアクセスされる時には第２の電圧のアクセス信号を出力する。ブロック用バッファ２−２、…、２−ｍは、割り当てられたブロックのワード線に対して、対応する電源選択手段から出力される電圧をアクセス信号の印加されたワード線に印加する。従って、割り当てられたブロックのメモリセルがアクセスされる時には対応する電源選択手段から第１の電圧が出力されるから、そのブロック内のアクセス信号が印加されるワード線には第１の電圧が印加され、割り当てられたブロック以外のメモリセルがアクセスされる時には対応する電源選択手段から第２の電圧が出力されるから、そのブロック内のアクセス信号が印加されるワード線には第２の電圧が印加される。いいかえれば、ワード線はブロック毎に分離されており、アクセス信号が印加されるワード線のうち、アクセスされるメモリセルがあるブロックのワード線にのみ書き込み時に印加する必要のある高電圧が印加されることになり、他のブロックのワード線には低い電圧が印加されるだけである。これにより、あるブロックでの書き込み動作は他のブロックでのゲートディスターブを生じない。
【００１９】
電源選択手段３−１、３−２、…、３−ｍは単に選択信号に従って第１電圧又は第２電圧を選択するだけであり、簡単な回路で実現できる。ブロック用バッファ２−２、…、２−ｍは、前段のブロックのアクセス信号を受けて、対応する電源選択手段から出力される電圧を出力する電圧変換を行うだけであり、やはり簡単な回路で実現できる。従って、本発明の不揮発性半導体記憶装置の回路は、図９の従来の回路に比べて簡単であり小さな面積で実現できる。しかもあるブロックへの書き込み動作が他のブロックでのゲートディスターブを生じないという点で図９の回路と同様であり、書換え可能回数を保証することは容易である。
【００２０】
【実施例】
図２は本発明の実施例のフラッシュメモリの全体構成を示す図である。
図２において、参照符号ＷＬは複数のワード線を、ＢＬはワード線ＷＬに対して垂直に配置された複数のビット線を、ＳＬは各行毎のソース線を、ＭＳＬは各ブロック毎のソース線を接続する主ソース線を、Ｃｅはワード線ＷＬとビット線ＢＬの交点に対応して配置された複数のメモリセルを示す。メモリセルは図示のように複数のビット線の組をグループとするブロックに分割されている。すなわち、同一のワード線に接続されるメモリセルが複数のブロックに分割されている。ここではｍ個のブロックに分割されている。
【００２１】
１はロウデコーダを、２−ｍは最初のブロックを除く各ブロックと前段のブロックの間に配置されたブロック用バッファを、３−１、…、３−ｍは各ブロック毎に設けられ、選択信号に応じて第１電圧又は第２電圧を出力する電源選択部を、４−１、…、４−ｍは各ブロックの主ソース線ＭＳＬに接続されるソース線制御部を、５はコラムデコーダを、６はコラムゲートを、７はアドレスバッファを、８はセンスアンプ／ライトアンプを、９はデータ入出力バッファを、１０は制御部を示す。ロウデコーダ１、ブロック用バッファ２−ｍ、電源選択部３−１、…、３−ｍを除く部分は従来のフラッシュメモリと同様であり、ここでは説明を省略する。
【００２２】
メモリセルは複数のビット線の組毎にブロックに分割されており、ブロックの選択は実質的にはビット線の組を選択することである。従って、コラムデコーダ５でのデコード信号の途中の段階ではブロックの選択信号が生成されるので、それを電源選択部３−１、…、３−ｍに供給する。
図３は各電源選択部の回路構成を示す図である。
【００２３】
図３に示すように、電源選択回路にはブロック選択信号と信号ＰＲＧが供給される。ブロック選択信号はそのブロックにアクセスするメモリセルがある時にＶＣＣ（「高（Ｈ）」）に、アクセスするメモリセルがそのブロックにはない時にはアースレベル（「低（Ｌ）」）になる信号である。また、ＰＲＧは書き込み動作時に「Ｈ」に、それ以外の動作時には「Ｌ」になる信号である。従って、書き込まれるメモリセルがそのブロックにある時には、ブロック選択信号とＰＲＧが共に「Ｈ」になる。これにより、ｐチャンネルトランジスタＴＰ２とＴＰ３がオフ状態になり、ｎチャンネルトランジスタＴＮ３とＴＮ４がオン状態になり、ノードａとｂは「Ｌ」になる。ノードｂが「Ｌ」であるから、ｐチャンネルトランジスタＴＰ５がオン状態に、ｐチャンネルトランジスタＴＰ４がオフ状態に、ｎチャンネルトランジスタＴＮ７がオフ状態になり、ノードｃは「Ｈ」になる。ノードｃが「Ｈ」であるからディプリーショントランジスタＴＤ２はオン状態になり、ＶＰＰｎは高電圧ＶＰＰになる。この時ノードｂが「Ｌ」であるから、ディプリーショントランジスタＴＤ３はオフ状態である。
【００２４】
書き込み動作以外の時にはＰＲＧは「Ｌ」である。また、そのブロックのメモリセルがアクセスされない時には、ブロック選択信号は「Ｌ」である。ブロック選択信号とＰＲＧのいずれかが「Ｌ」の時には、ＴＰ２とＴＰ３の少なくとも一方はオン状態になり、ＴＮ３とＴＮ４の少なくとも一方はオフ状態になるため、ノードａとｂは「Ｈ」になる。従って、ノードｃは「Ｌ」になり、ＴＤ２はオフ状態になり、同時にＴＤ３はオン状態になるため、ＶＰＰｎは通常電圧ＶＣＣになる。
【００２５】
以上説明したように、電源選択部３−１、…、３−ｍは各ブロック毎に配置され、書き込み時にブロック内のメモリセルがアクセスされた時のみ高電圧ＶＰＰを出力し、それ以外の時には通常電圧ＶＣＣを出力する。
図４はブロック用バッファの回路構成を示す図である。
図４に示すように、この回路ではディプリーショントランジスタＴＤ１、ｎチャンネルトランジスタＴＮ１とＴＮ２及びｐチャンネルトランジスタＴＰ１で構成されるバッファ回路２１が各ワード線毎に設けられている。バッファ回路２１には電源選択部からＶＰＰｎが供給される。前段のブロックのワード線にＶＣＣ又はＶＰＰのアクセス信号が印加された場合、ＴＮ１がオン状態になり、ノードｄが「Ｌ」になるため、ＴＰ１がオン状態、ＴＮ２がオフ状態になり、そのブロックのワード線にはＶＰＰｎが供給される。前段のブロックのワード線にアクセス信号が印加されず「Ｌ」の場合には、ＴＮ１がオフ状態になり、ノードｄが「Ｈ」になるため、ＴＰ１がオフ状態、ＴＮ２がオン状態になり、そのブロックのワード線は「Ｌ」になる。前述のように、ＶＰＰｎは書き込み時にブロック内のメモリセルがアクセスされた時のみ高電圧ＶＰＰであり、それ以外の時には通常電圧ＶＣＣである。従って、そのブロック内のメモリセルに書き込みが行われる時にはアクセスされるワード線のみに高電圧ＶＰＰが印加され、それ以外のワード線にはゼロＶに近い電圧が印加される。書き込み時にそのブロック内のメモリセルに書き込みが行われない時及び読み出し時には、アクセスされるワード線のみに通常電圧ＶＣＣが印加され、それ以外のワード線にはゼロＶに近い電圧が印加される。このようにして、アクセス信号は順次後段に送られ、アクセスされるブロックでのみ書き込み時に高電圧が印加される。
【００２６】
ロウデコーダ１は最初のブロックに割り当てられる。ロウアドレス信号をデコードする部分は従来のロウデコーダ回路がそのまま適用できる。従来のロウデコーダ回路においては、デコードすることにより得られた各ワード線をアクセスする信号をドライブするドライバを有するが、このドライバに図４と同様の回路を使用すれば、最初のブロックのメモリセルに書き込みが行われる時のみアクセスされるワード線に高電圧ＶＰＰを出力し、それ以外のワード線にはゼロＶに近い電圧を出力し、読み出し時や最初のブロック以外のブロックのメモリセル書き込みが行われる時には、アクセスされるワード線に通常電圧ＶＣＣを出力し、それ以外のワード線にはゼロＶに近い電圧を出力することになる。
【００２７】
図３及び図４に示すように、電源選択部とブロック用バッファは共に簡単な回路である。ブロック用バッファはバッファ回路２１をワード線の本数分設ける必要があるが、図９に示した各ブロック毎にロウデコーダを設けるのに比べて回路ははるかに簡単であり、面積も小さくできる。しかも、書き込み時のゲートディスターブは図９の回路と同様に他のブロックには影響しないので、ブロック内で１本のワード線に接続されるメモリセルの個数をｎとすれば、すなわちブロック内のビット線の本数をｎとすれば、同一のワード線に接続される他のメモリセルへの書き込みによるゲートディスターブの起こる回数は、図７の回路と同様に（ｎ−１）である。従って、大きな書換え可能回数を保証することも容易である。
【００２８】
以上、１ビット構成のフラッシュメモリを例として本発明の実施例を説明したが、多ビット構成のフラッシュメモリについても同様である。
【００２９】
【発明の効果】
以上説明したように、本発明によれば、複数のブロックで構成し、ロウデコーダを共通化した不揮発性半導体記憶装置において、メモリセルに書き込みを行う時の同一のワード線に接続される他のメモリセルの記憶データへの影響を同一ブロック内に止めることができ、他のブロックのメモリセルには影響しないようにできるため、簡単な回路で大きな書換え可能回数を保証することができるようになる。従って、不揮発性半導体記憶装置の信頼性を高めることが可能になる。
【図面の簡単な説明】
【図１】本発明のフラッシュメモリの構成を示す原理構成図である。
【図２】本発明の実施例の全体構成を示す図である。
【図３】実施例の電源選択回路の回路構成を示す図である。
【図４】実施例のブロック用バッファ回路を示す図である。
【図５】フラッシュメモリのメモリセルの構造を示す図である。
【図６】フラッシュメモリの読出、書き込み及び消去の条件を示す図である。
【図７】全体を１ブロックとした従来のフラッシュメモリの回路構成を示す図である。
【図８】複数のブロックに分割し、ブロック毎の消去を可能にした従来のフラッシュメモリの回路構成を示す図である。
【図９】ブロック毎にロウデコーダを設けた従来のフラッシュメモリの回路構成を示す図である。
【符号の説明】
１…ロウデコーダ
２−２、…、２−ｍ…ブロック用バッファ
３−１、…、３−ｍ…電源選択手段
４−１、…、４−ｍ…ソース線制御部
５…コラムデコーダ
６…コラムゲート
７…アドレスバッファ
８…センスアンプ／ライトアンプ
９…データ入出力バッファ
１０…制御部

Claims (2)

1. 複数のワード線と、
   該ワード線に対して垂直に配置された複数のビット線と、
   前記ワード線と前記ビット線の交点に対応して配置された複数のセルと、
   アクセスされるセルの位置に応じて前記ワード線のいずれかにアクセス信号を出力するロウデコーダとを備える不揮発性半導体記憶装置において、
   前記複数のセルは、同一ワード線に接続されるセル群が複数のブロックになるように分割されており、
   各ブロック毎に設けられ、選択信号に応じて第１電圧又は第２電圧を出力する複数の電源選択手段と、
   各ワード線をブロック間で分離するように配置され、前記電源選択手段から出力される前記第１電圧又は第２電圧を受けて、ワード線に前記アクセス信号が出力された時には当該ブロックのワード線に、前記電源選択手段から出力される前記第１電圧又は第２電圧を印加するブロック用バッファとを備え、
   前記第１電圧は、前記第２電圧より高く、セルの書き込み時に必要な高電圧であって、
   前記ロウデコーダは、前記電源選択手段から出力される前記第１電圧又は第２電圧を受けて、アクセスされるセルに位置に応じて前記ワード線のいずれかにアクセス信号として前記電源選択手段から出力される前記第１電圧又は第２電圧を印加し、
   前記複数の電源選択手段は、セルに記憶したデータの読み出し時にはそれぞれ前記第２電圧を出力し、セルへのデータ書き込み時には、データを書き込むセルの属するブロックに対応する電源選択手段のみが前記第１の電圧を出力し、それ以外の電源選択手段は前記第２電圧を出力することを特徴とする不揮発性半導体記憶装置。
2. 前記複数の電源選択手段に入力される前記選択信号は、アクセスされるセルの位置に応じて前記複数のビット線のいずれかを選択する信号を出力するコラムデコーダから出力されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。

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