KR100204803B1

KR100204803B1 - 단일 비트셀 및 다중비트셀 동작의 동시적인 수행이 가능한 불휘발성 반도체 메모리 장치

Info

Publication number: KR100204803B1
Application number: KR1019960043936A
Authority: KR
Inventors: 박종욱
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-10-04
Filing date: 1996-10-04
Publication date: 1999-06-15
Also published as: TW371791B; JP3662725B2; KR19980025698A; JPH10125083A

Abstract

플래시 메모리 장치는 비트 라인 쌍에 연결된 두 개의 래치들이 동작 모드들에 따라서 전달 게이트에 의해 상호 전기적으로 분리되거나 연결되는 구조를 가진다. 이 장치에서, 두 래치들 중의 하나에 의해 다른 하나가 제어됨으로써, 다중 비트 데이터 독출 및 프로그래밍 검증 동작들이 수행되고, 다중 비트 독출 동작 동안 일정한 량의 비트 라인 전류와 계단 파형의 워드 라인 전압에 따라서 선택된 메모리 셀을 통하여 흐르는 셀 전류의 차이에 의해 다중 비트 데이터가 감지되며, 또한, 다중 비트 프로그램 검증 동작 동안의 선택된 워드 라인의 전압이 다중 비트 독출 동작 동안의 선택된 워드 라인의 전압보다 일정한 전위차 만큼 더 높게 설정되어 독출 동작 동작 동안의 워드 라인 전압 레벨보다 프로그램되는 셀의 드레솔드 전압 레벨이 더 높게 분포하도록 함으로써 독출 동작 마진이 개선된다.

Description

단일 비트 셀 및 다중 비트 셀 동작의 동시적인 수행이 가능한 불휘발성 반도체 메모리 장치

본 발명은 불휘발성 반도체 메모리 장치(nonvolatile semiconductor memory device)에 관한 것으로, 더 구체적으로는 하나의 기판(a substrate) 상에서의 단일 비트 셀 동작(single bit cell operation)과 다중 비트(multibit) 셀 동작의 동시적인 수행이 가능한 NAND 플래시 EEPROM(flash electrically erasable and programmable read-only memory)에 관한 것이다.

최근, 고집적도(high density) 불휘발성 메모리 장치들, 특히 그 중에서도 플래시 EEPROM 장치는 높은 프로그래밍 속도(higher programming speed) 그리고 낮은 전력 소비(lower power consumption) 등의 장점들을 가지므로, 디지털 카메라(digital camera), PC 카드 등과 같은 포터블 핸디 터미널(portable handy terminal)에서의 대량 저장용 매체(media for mass storage)로서, 또는 종래의 하드 디스크(hard disk) 대신에 사용되고 있다.

플래시 EEPROM 장치들은, 메모리 셀 구조의 관점에서, 일반적으로 NAND 구조로 된(structured) 장치와 NOR 구조로 된 장치로 구분된다. 이들 중 집적도의 관점에서 우수한 특성을 가지는 것은 NAND 구조 장치이고, 랜덤 억세스(random access) 시간 특성이 우수한 것은 NOR 구조 장치이다. NOR 구조 장치는 메모리 셀들 각각이 독립적으로 비트 라인(bit line)과 워드 라인(word line)에 연결되는 구조를 가지므로 어떤 셀의 기입 동작(writing operation)이나 독출 등작(reading operation) 동안에 해당 셀이 다른 셀들에 의해 간섭을 적게 받는 장점을 가진다. 그러나, NOR 구조 장치는 각 셀과 그에 대응하는 비트 라인 사이에 그들을 상호 연결을 위한 컨택(contact)을 필요로 하므로 집적도 관점에서, 복수 개의 셀들이 직렬로 연결된 한 개의 유니트(unit) 즉, 스트링(string)당 한 개의 컨택 만을 필요로 하는 NAND 구조 장치와 비교할 때, 단점을 가진다.

최근, 이러한 플래시 EEPROM 장치의 집적도 향상을 위해 한 개의 메모리 셀에 다수 비트들의 데이터를 저장하는 기술로서, 다중 비트(multibit), 다중 레벨(multilevel), 또는 다중 상태(multistate) 플래시 EEPROM 기술에 대한 연구가 활발히 진행되고 있다. 대량 저장용 장치의 중요한 필수 요건은 낮은 비트당 가격(low cost per bit)을 구현해야 하는 것이다. 이와 같은 요구에 따라, 플래시 EEPROM 장치의 비트당 가격을 획기적으로 줄일 수 있는 기술이 1995년 2월, IEEE, ISSCC Digest of Technical Papers, pp. 132-133에, M. Bauer 외(外) 다수에 의해, A Multilevel-Cell 32Mb Flash Memory라는 제목으로 게재(揭載)된 바 있다. 상기 문헌에 개시된(disclosed) 플래시 메모리 장치는 NOR 구조의 셀 어레이를 가지는 장치이며, 셀 크기의 감소와 더불어 2 비트당 4 레벨들(4 levels per 2 bits)을 갖는다. 상기 플래시 메모리 장치에 있어서, 2 비트당 4 레벨들에 해당하는 데이터를 2 진법으로 나타내면, 0, 1, 10, 11이 되며, 각각의 데이터에는 특정한 드레솔드 전압 레벨(threshold voltage level), 예를 들면, 0=2.5V, 1=1.5V, 10= 0.5V, 11=-3V의 드레솔드 전압 레벨이 부여된다. 각 메모리 셀이 상기 4 레벨들의 드레솔드 전압들 중 특정한 하나의 드레솔드 전압 레벨을 가짐으로써, 00, 01, 10, 11의 2 진 데이터 중 특정 드레솔드 전압에 해당하는 하나의 2 진 데이터가 각 메모리 셀에 저장된다. 이와 같이, 다중 상태 플래시 메모리 장치는 통상적으로 2 개 이상의 드레솔드 전압 분포(threshold voltage distribution)와 각각의 드레솔드 전압(Vth)에 대응되는 상태들을 가진다.

한편, 상기 문헌에 개시된 다중 상태(또는 다중 비트) 플래시 메모리 장치는 16 메가 비트(Mb)의 물리적인 셀 어레이(physical cell array)를 가지나, 다중 비트 셀 동작 모드(multibit cell operation mode)에서는 32 Mb의 가상적인 셀 어레이(virtual cell array)를 가진다. 이 장치에서는, 모드 선택 신호(mode option signal)에 의해 셀 어레이 전체가 택일적으로 단일 혹은 다중 비트 셀 동작 모드들로 되어 16 Mb 혹은 32 Mb의 용량을 가진다. 이에 대한 자세한 사항들에 대해서는 상기 문헌을 참조하길 바라며, 그들은 본 발명의 범위를 벗으나므로 여기서는 더 이상 설명하지 않겠다.

다중 상태 플래시 메모리에서, 인접한 상태들 사이의 윈도우(stage-to-state window)는 일반 플래시 메모리 장치(normal flash memory device)에 비해 그 폭이 좁고(예를 들어, 4 상태 플래시 메모리의 경우에는, 약 0.6 V 정도), 그리고 독출 동작 동안에 선택된 워드 라인(selected word line)에 인가되는 전압과 드레솔드 전압 분포의 가장자리(edge) 간의 마진(margin)은 상기 윈도우의 절반(예를 들면, 약 0.3 V 정도)이 된다. 따라서, 다중 비트 셀 어레이의 경우, 공정 변화(process variation)나 선택된 워드 라인의 전압 레벨, 동작 전압, 온도 등의 변화에 의한 무효 감지(invalid sensing)의 가능성이 일반 플래시 메모리 장치에서보다 더 높다. 그러므로, 바이오스(basic input/output system; BIOS) 정보, 폰트(font) 정보 등과 같이 우수한 보존 특성(storage characteristic)이 요구되는 정보들의 저장을 위한 장치로서는 일반 플래시 메모리가 유리하나, 음성 정보 등과 같이 대량의 연속적인 정보들 중 한 개 비트 혹은 몇 개 비트 정보들의 저장 실패(storage failure)가 발생된다 하더라도 큰 문제가 없는 정보들의 저장을 위한 대용량의 장치로서는 다중 상태 플래시 메모리가 유리하다.

일반적으로, 일반 플래시 메모리의 특성과 다중 상태 플래시 메모리의 특성이 적절한 비율로 필요한 경우가 자주 발생된다. 이런 경우, 종래에는, 단일 비트 메모리 기판과 다중 비트 메모리 기판을 각각 따로 사용해 왔다. 앞의 문헌에 개시된 다중 상태 플래시 메모리 장치에서도, 칩(chip)의 셀 어레이 전체를 대상으로, 단일 혹은 다중 비트 동작들을 위한 선택이 이루어지기 때문에, 상기 칩의 국부적인 셀 어레이에서만 단일 혹은 다중 비트 동작들이 수행되도록 하는 것이 불가능하다.

본 발명의 목적은 하나의 기판 상의 국부적인 셀 어레이 영역들에서 단일 비트 셀 동작 또는 다중 비트 셀 동작의 수행이 가능한 불휘발성 반도체 메모리를 제공하는 것이다.

본 발명의 다른 목적은 하나의 기판 상에서 단일 비트 셀 동작 및 다중 비트 셀 동작의 동시적인 수행이 가능한 불휘발성 반도체 메모리를 제공하는 것이다.

도 1은 본 발명에 따른 불휘발성 반도체 메모리 장치의 바람직한 실시예를 보여주는 회로도;

도 2는 본 발명의 실시예에 따른 다중 비트 동작 동안 데이터 상태들에 각각 대응되는 드레솔드 전압들의 분포와 선택된 워드 라인의 전압 레벨들을 각각 보여주는 도면들로, 도 2a는 다중 비트 독출 동작 동안의 선택된 워드 라인의 전압 레벨들을 보여주는 도면, 도 2b는 다중 비트 프로그래밍 검증 동작 동안의 선택된 워드 라인의 전압 레벨들을 보여주는 도면;

도 3은 본 발명의 실시예에 따른 다중 비트 독출 동작의 타이밍도;

도 4는 본 발명의 실시예에 따른 다중 비트 프로그래밍 동작 및 프로그래밍 검증 동작들의 타이밍도;

도 5는 본 발명의 실시예에 따른 다중 비트 프로그래밍 동작 동안 각 데이터 상태들에 각각 대응되는 드레솔드 전압들과 래치 감지 증폭기들의 출력들이 변하는 양상을 보여주는 도면;

도 6은 본 발명의 실시예에 따른 다중 비트 소거 동작의 타이밍도;

도 7은 본 발명의 실시예에 따른 다중 비트 소거 검증 동작의 타이밍도;

도 8은 본 발명의 실시예에 따른 단일 비트 독출 동작의 타이밍도;

도 9는 본 발명의 실시예에 따른 단일 비트 프로그래밍 및 프로그래밍 동작들의 타이밍도;

도 10은 본 발명의 실시예에 따른 단일 비트 소거 동작의 타이밍도.

*도면의 주요 부분에 대한 부호의 설명*

100 : 메모리 셀 어레이200 : 행 디코더 회로

300 : 페이지 버퍼 회로310, 310a : 래치 감지 증폭기

320, 320a : 래치 제어기360 : 전달 게이트

이와 같은 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 불휘발성 반도체 메모리 장치는: 행들과 열들을 정의하는 기판 상에 형성된 메모리 셀들의 어레이와; 상기 각 행들을 따라서 신장하는 복수 개의 워드 라인들과; 상기 각 열들을 따라서 신장하는 복수 개의 비트 라인 쌍들과; 상기 각 비트 라인 쌍들에 각각 대응하는 복수 개의 외부 데이터 라인 쌍들 및; 상기 각 비트 라인 쌍들 및 상기 각 외부 데이터 라인 쌍들에 대응하고, 프로그래밍 및 프로그래밍 검증 동작들 동안에 대응하는 비트 라인 쌍으로 대응하는 외부 데이터 라인 쌍으로부터의 데이터를 전달하고 프로그래밍 상태를 검증하며 독출 동작 동안에 상기 대응하는 외부 데이터 라인 쌍으로 상기 대응하는 비트 라인 쌍 상의 데이터를 전달하는 복수 개의 페이지 버퍼들을 포함하되; 상기 각 페이지 버퍼는, 제 1 노드와, 제 2 노드와, 상기 대응하는 비트 라인 쌍 중의 제 1 비트 라인과 상기 제 1 노드 사이에 연결되고 제 1 제어 신호에 응답하여 선택적으로 상기 제 1 비트 라인과 상기 제 1 노드를 전기적으로 연결하는 제 1 분리 수단과, 상기 대응하는 비트 라인 쌍 중의 제 2 비트 라인과 상기 제 2 노드 사이에 연결되고 상기 제 1 제어 신호에 응답하여 선택적으로 상기 제 2 비트 라인과 상기 제 2 노드를 전기적으로 연결하는 제 2 분리 수단과, 제 2 및 제 3 제어 신호들에 응답하여 상기 프로그램 동작 동안에 상기 제 1 및 제 2 노드들로 선택적으로 프로그램 방지 전압을 공급함과 아울러 상기 독출 동작 동안에 상기 제 1 및 제 2 노드들에 선택적으로 접지 전압을 공급하는 제 1 전압 공급 수단과, 제 3 노드, 제 4 노드와, 상기 제 1 및 제 3 노드들 사이에 연결되고 제 2 제어 신호에 응답하여 선택적으로 상기 제 1 노드 및 제 3 노드들을 상호 전기적으로 연결하는 제 3 분리 수단과, 상기 제 2 및 제 4 노드들 사이에 연결되고 제 3 제어 신호에 응답하여 선택적으로 상기 제 2 및 제 4 노드들을 상호 전기적으로 연결하는 제 4 분리 수단과, 상기 대응하는 외부 데이터 라인 쌍 중의 제 1 데이터 라인에 연결되는 제 5 노드와, 상기 대응하는 외부 데이터 라인 쌍 중의 제 2 데이터 라인에 연결되는 제 6 노드와, 상기 제 3 및 제 5 노드들 사이에 연결되고 제 4 제어 신호에 응답하여 선택적으로 상기 제 3 및 제 5 노드들을 상호 전기적으로 연결하는 제 5 분리 수단과, 상기 제 4 및 제 6 노드들 사이에 연결되고 제 5 제어 신호에 응답하여 선택적으로 상기 제 4 및 제 6 노들을 상호 전기적으로 연결하는 제 6 분리 수단과, 제 6 제어 신호에 응답하여 선택적으로 상기 제 3 및 제 4 노드들로 상기 접지 전압을 공급하는 제 2 전압 공급 수단과, 제 7 제어 신호에 응답하여 선택적으로 상기 제 3 및 제 4 노드들로 정전류를 공급하는 전류 공급 수단과, 제 8 제어 신호에 응답하여 선택적으로 상기 제 3 및 제 4 노드들을 상호 전기적으로 연결하는 제 7 분리 수단과, 제 7 노드와, 제 8 노드와, 상기 제 5 제 7 노드들 사이에 연결되고 상기 제 5 및 제 7 노드들 상의 정보들을 래치함과 아울러 상기 제 5 및 제 7 노드들로 상보적인 신호들을 각각 출력하는 제 1 래치와, 상기 제 6 노드와 상기 제 8 노드 사이에 연결되고 상기 제 6 및 제 8 노드들 상의 정보들을 래치함과 아울러 상기 제 6 및 제 8 노드들로 상보적인 신호들을 각각 출력하는 제 2 래치 및, 제 9 내지 제 11 제어 신호들에 응답하여 상기 프로그래밍 동작과 상기 프로그래밍 검증 동작 및 상기 독출 동작 동안에 상기 제 1 및 제 2 래치들의 출력 상태들을 각각 제어하는 래치 제어 수단을 포함한다.

이와 같이, 상기 제 7 분리 수단에 의해 다중 비트 동작 모드 동안에 상기 제 1 및 제 2 래치들이 상호 전기적으로 연결되고 단일 비트 동작 모드 동안에 그들이 상호 전기적으로 분리됨으로써, 하나의 기판 상의 국부적인 영역에서 다중 비트 동작 모드와 단일 비트 동작 모드의 동시적인 수행이 가능해진다.

실시예

이제부터는 본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치에 대해 상세히 설명한다. 이후의 설명에서, 증가형 MOS 전계 효과 트랜지스터(enhancement mode metal oxide semiconductor field effect tansistor)는 단순히 'MOS 트랜지스터'라 기술하고, 공핍형(depletion mode) MOS 전계 효과 트랜지스터는 '공핍형 MOS 트랜지스터'라 기술한다.

도 1은 본 발명의 바람직한 실시예에 따른 NAND 구조로된 셀들을 가지는 플래시 EEPROM 장치를 보여주고 있다. 도 1을 참조하면, 본 발명의 실시예에 따른 신규한 플래시 메모리 장치는 비트 라인 쌍(bit line pair) (BL1), (BL2)에 연결된 래치들 (311), (311a)가 동작 모드들에 따라서 전달 게이트(transmission gate) (360)에 의해 상호 전기적으로 분리되거나 연결되는 구조를 가진다. 이 장치에서는, 두 래치들 (311), (311a) 중의 하나에 의해 다른 하나가 제어됨으로써, 다중 비트 데이터 독출 및 프로그래밍 검증 동작들이 수행된다. 이 장치에서는, 다중 비트 독출 동작 동안에, 일정한 량의 비트 라인 전류와 계단 파형(staircase waveform)의 워드 라인 전압에 따라서 선택된 메모리 셀을 통하여 흐르는 셀 전류의 차이에 의해 다중 비트 데이터가 감지된다. 또한, 다중 비트 프로그램 검증 동작 동안의 선택된 워드 라인의 전압이 다중 비트 독출 동작 동안의 선택된 워드 라인의 전압보다 일정한 전위차 만큼 더 높게 설정되어 독출 동작 동안의 워드 라인 전압 레벨보다 프로그램되는 셀의 드레솔드 전압 레벨이 더 높게 분포하도록 함으로써 독출 동작 마진이 개선된다.

도 1을 참조하면, 행들(rows)과 열들(columns)을 정의(define)하는 기판 상에는, 상기 행들을 따라 신장(伸長)하는 복수 개의 워드 라인들 (WL1)∼(WLm)과, 상기 열들을 따라 신장하는(extending) 복수 개의 비트 라인들 (BL1)∼(BLn)과, 상기 기판 상에 형성된 복수 개의 메모리 셀들의 어레이 (100)이 형성되어 있다. 상기 메모리 셀 어레이 (100)은 NAND 구조로 된 플래시 EEPROM 장치의 전형적인 메모리 셀 어레이 구조를 가지고 있다. 이 NAND 구조 메모리 셀 어레이 (100)은 복수 개의 메모리 블럭들(memory blocks)로 구분되며, 각 메모리 블럭들은 복수 개의 비트 라인들 (BL1)∼(BLn)에 각각 대응되는 복수 개의 셀 스트링들(cell strings)을 가진다(110 참조). 상기 메모리 셀 어레이 (100)의 행들을 따라서는, 스트링 선택 라인 (SSL)과 공통 소오스 라인 및 복수 개의 워드 라인들 (WL1)∼(WLm)이 신장하고, 그것의 열들을 따라서는 메모리 스트링들에 각각 대응하도록 복수 개의 비트 라인들 (BL1)∼(BLn)이 신장한다. 각 스트링 (110)은 NMOS 트랜지스터들로 이루어지는 2 개의 선택 트랜지스터들 (ST1), (ST2)와, 이 선택 트랜지스터들 (ST1), (ST2) 사이에 각각의 소오스-드레인 채널(source-drain channel) 즉, 전류 통로(current path)가 직렬로 연결됨과 아울러 각각은 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)를 가지는 복수 개의 셀 트랜지스터들 (M1)∼(Mm)으로 구성된다. 각 스트링 (110)의 스트링 선택 트랜지스터 (ST1)의 전류 통로는 대응하는 비트 라인과 셀 트랜지스터 (M1)의 전류 통로와 연결되고, 접지 선택 트랜지스터 (ST2)의 전류 통로는 가상 접지 라인(virtual ground line)인 공통 소오스 라인(common source line) (CSL)과 셀 트랜지스터 (Mm)의 전류 통로 사이에 연결된다. 각 스트링 (110)의 스트링 선택 트랜지스터 (ST1)의 게이트, 메모리 셀 트랜지스터들 (M1)∼(Mm)의 컨트롤 게이트들 및 접지 선택 트랜지스터 (ST2)의 게이트는 각각 스트링 선택 라인 (SSL), 워드 라인들 (WL1)∼(WLm) 및, 공통 소오스 라인 (CSL)에 연결된다. 이와 같은 메모리 셀 스트링의 구조는 일 예에 지나지 않으며, 이 기술 분야에 통상적인 지식을 가진 자들은 상기 스트링이 다양한 구조들을 가질 수 있다는 것을 잘 이해할 것이다.

다시, 도 1을 참조하면, 메모리 셀 어레이 (100)의 일측에는, 스트링 선택 라인 (SSL), 워드 라인들 (WL1)∼(WLm) 및, 공통 소오스 라인 (CSL)과 연결되는 잘 알려진 행 디코더 회로(row decoder circuitry) (200)이 위치한다. 또한, 메모리 셀 어레이 (100)의 다른 일측에는, 복수 개의 비트 라인들 (BL1)∼(BLn)에 연결되는 페이지 버퍼 회로(page buffer circuitry) (300)이 위치한다. 도 1에는, 한 쌍의 비트 라인들 (BL1), (BL2)에 대응되는 페이지 버퍼 회로(a page buffer circuit) 만이 도시되어 있다. 상기 도면을 참조하면, 비트 라인 (BL1)에는 래치 감지 증폭기(latch-sense amplifier) (310)이 대응되고, 비트 라인 (BL2)에는 래치 감지 증폭기 (310a)가 대응된다.

각 래치 감지 증폭기 (310)(또는 310a)는 외부로부터 주어진 데이터를 래치하고 있다가 프로그래밍 동작 동안에 대응하는 비트 라인 (BL1)(또는 BL2)로 래치한 정보에 해당하는 전압을 공급하는 페이지 버퍼로서, 프로그래밍 검증 동작 동안에 프로그래밍이 잘 행해졌는 지를 판단하기 위한 검증 검출기로서, 독출 동작 동안에는 상기 대응하는 비트 라인 상의 정보를 감지하고 증폭하는 증폭기로서 각각 작용한다. 각 래치 감지 증폭기 (310)(또는 310a)는 교차로 접속된 2 개의 인버터들로 구성되는 래치 (311)(또는 311a)를 구비하고 있다. 각 래치 (311)(또는 311a)의 한 노드 (312)(또는 312a)는 대응하는 비트 라인 (BL1)(또는 BL2)와, 외부 사이의 데이터 교환을 위한 대응하는 입출력 데이터 라인 (IO1)(또는 IO2)에 공통적으로 연결되고, 그것의 다른 노드 (313)(또는 313a)는 래치 제어기 (320)(또는 320a)에 연결된다. 또한, 각 래치 감지 증폭기 (310)(또는 310a)는 노드 (315)(또는 315a)와 노드 (312)(또는 312a) 사이에 연결되는 전류 통로를 가지는 분리 게이트 트랜지시터 (314)(또는 314a)와, 상기 노드 (315)(또는 315a)와 접지 전압 사이에 연결되는 전류 통로를 가지는 NMOS 트랜지스터 (316)(또는 316a) 및, 전원 전압과 상기 노드 (315)(또는 315a) 사이에 연결되는 전류 통로를 가지는 PMOS 트랜지스터 (317)(또는 317a)를 구비하고 있다. NMOS 트랜지스터 (316)(또는 316a)는 독출 동작의 수행에 앞서 래치 (311)(또는 311a)를 초기화시킴과 아울러 비트 라인 (BL1)(또는 BL2)로 접지 전압을 공급한다. 상기 트랜지스터 (316)(또는 316a)의 게이트는 제어 신호 (DCB)에 연결된다. PMOS 트랜지스터 (317)(또는 317a)는 독출 동작 동안에 선택된 비트 라인으로 정전류를 공급하기 위한 것으로, 그것의 게이트는 제어 신호 (Vref)에 연결된다. 한편, 래치 감지 증폭기들 (310), (310a)에서, 분리 게이트 트랜지스터들 (314), (314a)의 게이트들은 제어 신호들 (PGM1), (PGM2)에 각각 연결된다. 분리 게이트 트랜지스터들 (314), (314a)는 프로그래밍 동작 동안에 턴-온(turn on)되어 상기 래치들 (310), (310a)에 의해 래치된 데이터가 비트 라인들로 전달될 수 있도록 한다.

래치 제어기 (320)은 NMOS 트랜지스터들 (321)∼(325)로 구성된다. 트랜지스터들 (321), (322), (323)의 전류 통로들은 래치 (311)의 노드 (313)과 접지 전압 사이에 직렬로 연결된다. 트랜지스터들 (324), (325)의 전류 통로들은 트랜지스터 (321)의 소오스와 트랜지스터 (322)의 드레인 접속 노드 (326)과 접지 전압 사이에 직렬로 연결된다. 트랜지스터 (321)의 게이트는 래치 감지 증폭기 (310)의 노드 (315)와 연결된다. 트랜지스터 (322)의 게이트는 래치 (311a)의 한 노드 (312a)와 연결되고, 트랜지스터 (324)의 게이트는 상기 래치 (311a)의 다른 노드 (313a)와 연결된다. 트랜지스터들 (323), (325)의 게이트들은 래치 제어 신호들 (V1), (R1)에 각각 연결된다.

래치 제어기 (320a)는 NMOS 트랜지스터들 (321a), (322a)로 구성된다. NMOS 트랜지스터들 (321a), (322a)의 전류 통로들은 래치 (311a)의 노드 (313a)와 접지 전압 사이에 직렬로 연결된다. 트랜지스터 (321a)의 게이트는 래치 감지 증폭기 (310a)의 노드 (315a)와 연결되고, 트랜지스터 (322a)의 게이트는 래치 제어 신호 (V2)에 연결된다.

래치 제어기들 (320), (320a)는 독출 동작 동안에 비트 라인 레벨에 따라서 대응하는 래치들 (311), (311a)의 상태들을 반전시키거나 혹은 그대로 유지시키는 기능을 가진다. 래치 제어기들 (320), (320a)로 입력되는 래치 제어 신호들 (V1), (V2), (R1)은 독출 동작의 시작으로부터 소정의 시간이 경과한 후 즉, 상기 래치들 (311), (311a)의 상태들을 반전시키기 위한 시간이 되었을 때 인에이블되어서 펄스 파형(pulse waveform)들을 가진다.

각 래치 감지 증폭기 (310)(또는 310a)의 노드 (315)(또는 315a)는 분리 게이트 트랜지스터들(isolation gate transistors) (330), (340)(또는 330a, 340a)를 통하여 대응하는 비트 라인 (BL1)(또는 BL2)에 연결된다. 분리 게이트 트랜지스터들 (330), (330a)는 공핍형 NMOS 트랜지스터들로 구성되고, 그들의 게이트들은 제어 신호(BLSHF)에 공통적으로 연결된다. 분리 게이트 트랜지스터들 (340), (340a)는 비트 라인 쌍 (BL1), (BL2) 중 하나의 비트 라인을 선택하기 위한 것으로, 그들의 게이트들은 어드레스 신호들 (), (Ai)에 각각 연결된다.

각 비트 라인 (BL1)(또는 BL2)에 대응하는 분리 게이트 트랜지스터들 (330), (340)(또는 330a, 340a) 사이에는 동작 모드들에 따라서 대응하는 비트 라인으로 필요한 전압들을 공급하는 트랜지스터 (350)(또는 350a)가 연결된다. 이 트랜지스터들 (360), (360a)의 게이트들은 제어 신호들 (Inhibit1), (Inhibit2)에 각각 연결된다. 상기 트랜지스터들 (350), (350a)은 프로그래밍 동작(programming operation) 동안에 한 쌍의 비트 라인들 (BL1), (BL2) 중 비선택된(unselected) 하나의 비트 라인 (BL1)(또는 BL2)로 프로그래밍 방지 전압(progamming inhibition voltage)을 공급하고, 독출 동작 동안에 상기 비선택된 하나의 비트 라인 (BL1)(또는 BL2)로 접지 전압을 공급하며, 소거 동작(erasing operation) 동안에는 모든 비트 라인들을 플로팅 상태로 만든다.

래치 감지 증폭기 (310)의 노드 (315)와 래치 감지 증폭기 (310a)의 노드 (315a) 사이에는 CMOS 전달 게이트 (360)이 연결된다. 이 전달 게이트 (360)은 제어 신호 (Seperate)에 의해 제어된다.

이 실시예의 메모리 장치에서, 주어진 어드레스에 따라서 해당 메모리 블럭을 선택하는 디코딩과 한 개의 선택된 스트링 내의 워드 라인들 (WL1)∼(WLm) 중 한 개의 워드 라인을 선택하는 디코딩의 조합에 의해, 워드 라인 선택이 이루어진다.

다음에는, 본 실시예에 따른 플래시 메모리 장치의 소거(erasing), 독출, 프로그래밍 및, 프로그래밍 검증(programming verification) 동작들을 첨부된 타이밍도들을 참조하여 설명한다. 여기서는, 3.3 V의 동작 전압을 가지는 장치의 동작들이 예로서 설명된다.

먼저, 다중 비트 동작 모드들(multibit opreration modes)에 대해 설명한다.

도 2는 메모리 셀의 각 데이터에 대응되는 드레솔드 전압 분포를 보여주고 있다. 먼저, 도 2a는 비트 독출 동작 동안의 선택된 워드 라인의 전압 레벨들을 보여주고 있다. 이 다중 비트 독출 동작 동안에 선택된 워드 라인으로는, 드레솔드 전압 분포가 도 2a에 도시된 바와 같이 구분될 수 있도록 각 드레솔드 전압 분포의 중간 값의 전압들 2V, 1V, 0V가 워드 라인 전압으로서 순차적으로 인가된다. 도 2a에 도시된 바와 같은 드레솔드 전압 분포를 얻기 위해서, 효과적인 프로그래밍 방법을 사용하면 각 상태의 드레솔드 전압은 -2.7V 이하, 0.3V∼0.7V, 1.3V∼1.7V, 2.3V∼2.7V의 분포를 가지게 됨으로써 서로 다른 4 가지의 상태들이 한 개의 메모리 셀에 저장될 수 있다. 다음, 도 2b는 프로그래밍 검증 동작 동안의 선택된 워드 라인의 전압 레벨들을 보여주고 있다. 이 다중 비트 프로그래밍 검출 동작 동안에 선택된 워드 라인으로는, 드레솔드 전압 분포가 도 2b에 도시된 바와 같이, 전압들 0.3V, 1.3V, 2.3V가 순차적으로 인가된다.

Ⅰ. 다중 비트 독출 동작(Multibit Reading Operation)

도 3은 본 실시예에 따른 다중 비트 독출 동작의 타이밍을 보여주고 있다. 도 3을 참조하면, 독출 동작은 2 개의 래치들 (311), (311a)를 리셋(reset)시키는 것(기간 ① 참조)에 의해 시작된다. 이때, 전달 게이트 (360)의 제어 신호 (Separate)는 로우 레벨(low level)로 유지된다. 따라서, 노드들 (315), (315a)는 상호 전기적으로 연결된다. 다음, 주어진 행 어드레스(row address)에 의해 한 쌍의 비트 라인들 (BL1), (BL2) 중 어느 하나를 선택하기 위한 어드레스 신호 (Ai) 또는 ()가 펌핑 레벨(pumping level)(동작 전압 3.3V의 장치에서는, 약 6V)로 천이한다. 여기서, 펌핑 레벨이라 함은 칩 내부의 챠지 펌프에 의해 동작 전압(3.3V)보다 승압된 전압 레벨을 말한다. 도 3에는, 어드레스 신호 (Ai)가 펌핑 레벨로 천이되어 비트 라인 (BL2)가 선택되는 경우가 예로서 도시되어 있다. 상기 도면에 도시된 바와 같이, 상기 어드레스 신호 (Ai)가 펌핑 레벨로 천이하면, 그것의 상보적 신호(complementary signal) ()는 로우 레벨로 유지되고, 프로그래밍 방지 신호들 (Inhibit1), (Inhibit2)도 역시 로우 레벨들로 각각 유지된다. 따라서, 비선택된 비트 라인 (BL1)의 전압 레벨은 가상 접지 라인의 그것과 동일하게 된다. 선택된 메모리 블럭에서, 비선택된 비트 라인들은 선택된 비트 라인들 사이에서 쉴드 선(shield line)들로서 작용하여 선택된 비트 라인들이 커플링(coupling)되는 것을 방지한다. 한편, 감지가 필요한 비트 라인 즉, 선택된 비트 라인 (BL2)를 통하여 감지 전류가 흐르도록 하기 위해, 트랜지스터들 (317), (317a)의 게이트들에는 소정 레벨의 기준 전압 (Vref)이 각각 인가된다. 상기 기준 전압 (Vref)은 잘 알려져 있는 기준 전압 발생 장치(reference voltage generator)로부터 공급되는 것으로, 여기에서는 이에 대한 자세한 설명을 생략한다. 다만, 이 다중 비트 동작 모드 동안에 활성화(activation)되는 비트 라인들의 개수는 단일 비트 동작 모드 동안에 활성화되는 비트 라인들의 개수의 절반이므로, 이때의 상기 기준 전압 (Vref)은 트랜지스터들 (317), (317a)를 통해 흐르는 로드 전류(load current)들이 단일 비트 동작 모드 동안의 로드 전류들의 절반이 되는 레벨로 유지되는 것이 바람직하다.

주어진 행 어드레스에 의해, 선택된 메모리 블럭의 스트링 선택 라인 (SSL)과 공통 접지 라인 (GSL) 및, 비선택된 워드 라인들로는 펌핑 레벨의 패스 전압 (Vpass)(예를 들면, 6V)가 각각 인가된다. 메모리 셀 데이터의 감지는 3 번의 사이클에 걸쳐 수행된다. 이때, 선택된 워드 라인의 전압 레벨은 일정한 감지 시간(예를 들면 8㎲)을 단위로 하여 2V→1V→0V의 순서로 변한다. 선택된 셀의 드레솔드 전압 레벨에 따라서 해당 셀이 턴-오프(turn off)되도록 하는 워드 라인 전압 레벨이 달라지며, 노드 (342a)가 전원 전압(Vcc) 레벨로 챠지되는 시점도 달라진다. 이때, 상기 각 워드 라인 전압 레벨들 2V, 1V, 0V에서, 래치 제어 신호들 (R1), (V2)가 도 3에 도시된 바와 같이 인가되면, 4 가지 상태의 셀 데이터의 감지가 가능해진다. 이에 대해 구체적으로 설명하면 다음과 같다.

먼저, 선택된 워드 라인으로 2V의 전압이 인가되는 첫 번째 사이클에서는, 데이터 (,)가 0인지가 감지된다. 도 2a를 참조하면, 선택된 워드 라인으로 2V의 전압이 인가될 때, 선택된 워드 라인에 연결된 셀 트랜지스터가 데이터 0 이외의 데이터가 기입된(또는 프로그램된) 셀인 경우, 해당 셀 트랜지스터는 턴-온 조건에서 동작한다. 따라서, 래치 제어 신호들 (R1), (V2)이, 도 3에 도시된 바와 같이, 인에이블되어서 펄스 형태들을 각각 갖는 시점들에서, 트랜지스터들 (321a), (324)가 턴-오프됨으로써 래치들 (311), (311a)의 데이터는 변하지 않는다. 하지만, 선택된 워드 라인에 연결된 셀 트랜지스터가 0의 데이터가 프로그램된 셀인 경우, 해당 셀 트랜지스터가 턴-오프되어 선택된 비트 라인 (BL2)의 전압 레벨이 상승한다. 이때, 선택된 비트 라인 (BL2)의 전압은 공핍형 NMOS 트랜지스터 (330a)의 셧-오프(shut-off) 레벨까지 상승한다. 선택된 비트 라인 (BL2)의 전압이 상기 셧-오프 레벨에 도달하면, 상기 공핍형 트랜지스터 (330a)는 턴-오프된다. 이로써, 트랜지스터 (317a)를 통해 선택된 비트 라인 (BL2)로 공급되는 전하(electric charge)는 상기 비트 라인 (BL2)에 비해 상대적으로 작은 로딩(loading)의 노드 (315b)로 대부분 공급된다. 그 결과, 상기 노드 (315b)는 빠르게 전원 전압(Vcc) 레벨로 챠지된다. 이때, 래치 제어 신호들 (R1), (V2)가 인에이블되어서 펄스 형태들을 각각 갖는 시점들에서, 트랜지스터들 (321a), (324)가 턴-온됨으로써 래치들 (311), (311a)의 출력들 (Q1), (), (Q2), ()이 각각 반전된다. 하지만, 이때, 래치 제어 신호 (V2)가 인에이블되어서 래치 (311a)의 출력 ()가 먼저 로우 레벨로 반전되면, 트랜지스터 (324)가 턴-오프되어서 다른 래치 (311)의 출력들 (Q1), ()가 반전될 수 없다. 따라서, 래치 제어 신호 (R1)의 펄스가 상기 래치 제어 신호 (V2)의 그것보다 먼저 발생되도록 하여 래치 (311)의 출력들 (Q1), ()가 먼저 반전되도록 한 후에, 래치 제어 신호 (V2)에 의해 래치 (311a)의 출력들 (Q2), ()가 반전되도록 한다.

다음, 선택된 셀 트랜지스터가 1의 데이터가 기입된 셀인 경우, 선택된 워드 라인으로 1V의 전압이 인가될 때 해당 셀 트랜지스터는 턴-오프된다. 따라서, 도 3의 기간 ④ 동안에, 노드 (342a)는 전원 전압(Vcc) 레벨로 바뀐다. 상기 기간 ④ 동안에는, 래치 제어 신호 (V2)만이 인에이블되며, 이로써 래치 (311a)의 출력 ()가 로우 레벨로 반전된다. 이와 같이, 래치 (311a)의 출력 ()가 로우 레벨로 되면, 기간 ⑤ 동안, 래치 제어 신호 (R1)이 인에이블되더라도 트랜지스터 (324)가 턴-오프 상태로 유지되므로 상기 기간 ④에서 래치된 래치 (311a)의 출력들이 그대로 유지된다.

다음, 선택된 셀 트랜지스터가 10의 데이터가 기입된 셀인 경우, 선택된 워드 라인으로 0V의 전압이 인가될 때 해당 셀 트랜지스터는 턴-오프된다. 따라서, 도 3의 기간 ⑤ 동안, 노드 (342a)는 Vcc 레벨로 바뀐다. 상기 기간 ⑤ 동안에는, 래치 제어 신호 (R1)만이 인에이블되며, 이로써 래치 (311)의 출력 ()가 반전되어 로우 레벨로 된다.

끝으로, 선택된 셀 트랜지스터가 11의 데이터가 프로그램된 셀인 경우에는, 도 2a를 참조하면, 셀 트랜지스터의 드레솔드 전압이 -2.7V 이하이므로 해당 셀 트랜지스터는 감지 동작의 전 기간들에서 턴-온된다. 따라서, 래치 제어 신호들 (R1), (V2)에 상관없이, 노드 (342a)는 트랜지스터들 (321a), (324)의 턴-온 전압 이하로 유지되어 래치들 (311), (311a)의 출력들 (Q1), (), (Q2), ()는 바뀌지 않는다.

Ⅱ. 다중 비트 프로그래밍 및 프로그래밍 검증 동작(Multibit Programming Programming Verification Operations)

도 4는 본 실시예에 따른 다중 비트 프로그래밍 및 프로그래밍 검증 동작들의 타이밍을 보여주고 있다. 도 4를 참조하면, 각 프로그래밍 사이클은 선택된 메모리 셀 트랜지스터들의 플로팅 게이트들에 전자들을 주입하는 프로그래밍 동작과, 프로그램된 메모리 셀 트랜지스터들이 원하는 적정 드레솔드 전압에 도달하였는 지를 검증하는 프로그래밍 검증 동작으로 이루어진다. 프로그래밍과 프로그래밍 검증 동작들은 미리 정해진 프로그래밍 반복 횟수의 범위 내에서 선택된 모든 메모리 셀들 각각이 원하는 드레솔드 전압에 도달할 때까지 반복적으로 수행된다. F-N 터널링(Fowler Nordheim Tunneling)을 이용하여 선택된 메모리 셀들을 프로그래밍하기 위해서는, 해당 셀들의 게이트들로 소정의 프로그램 전압(Vpgm)(예를 들면 14V∼19V)이 각각 인가되도록 하고 상기 해당 셀들의 채널들로는 접지 전압이 각각 인가되도록 한다. 따라서, 프로그램되는 셀의 플로팅 게이트와 채널 사이에는 높은 전계가 인가된다. 이러한 전계에 의해 채널의 전자들이 플로팅 게이트와 채널 사이의 산화막(oxide film)을 통과하는 터널링이 발생되어 해당 셀의 플로팅 게이트에 전자들이 축적되며, 이와 같은 플로팅 게이트에서의 전자들의 축적에 의해 프로그램되는 셀의 드레솔드 전압이 상승하는 결과가 초래된다.

복수 개의 메모리 셀들로 이루어진 불휘발성 반도체 메모리 장치에서, 프로그래밍 동작에 의해 각 메모리 셀들이 프로그램되는 정도에는 차이가 발생된다. 따라서, 선택된 각 메모리 셀들에 대한 한 번의 프로그래밍 동작이 수행된 후에, 각 셀들이 원하는 상태에 도달하였는 지의 여부를 검증하여 이미 원하는 상태에 도달한 셀들에는 영향을 주지 않으면서 원하는 상태에 도달하지 않은 나머지 셀들에 대해서만 다시 프로그래밍 동작이 수행되도록 해야 한다. 이러한 프로그래밍 및 프로그래밍 검증 동작들은 선택된 모든 메모리 셀들이 원하는 드레솔드 전압에 도달할 때까지 반복적으로 수행된다.

도 1에 도시된 본 실시예의 불휘발성 메모리 장치는 선택된 워드 라인에 연결된 셀들 중 절반만이 프로그램되는 구조를 가진다. 즉, 어드레스 선택 신호들 (Ai), ()에 의해 한 쌍의 비트 라인들 (BL1), (BL2) 중 1 개의 비트 라인, 예컨대, (BL1)이 선택될 경우, 선택되지 않은 다른 비트 라인 (BL2)로는, 대응하는 프로그래밍 방지 신호 (Inhibit2)에 의해 공급되는 전원 전압(Vcc)이 인가되어 상기 비선택된 비트 라인 (BL2)의 선택된 워드 라인에 연결된 셀이 프로그래밍되는 것이 방지된다. 이와 반대의 경우에도 동일하다.

한편, 프로그래밍 동작 동안, 외부로부터 주어지는 프로그래밍 데이터 정보는 매 두 비트 라인들과 각각 연결되는 2 개의 래치들로 입력된다. 제 1 도에 도시된 본 실시예의 회로에서는, 프로그램되고 있는 어떤 셀의 드레솔드 전압이 그에 대응하는 래치 감지 증폭기에 의해 래치된 데이터에 해당하는 레벨에 도달하면 2 개의 래치들 (311), (311a)의 출력들 (Q1), (Q2)은 각각 하이 레벨들로 바뀐다. 이에 따라, 프로그래밍이 완료된 메모리 셀이 연결된 비트 라인은 대응하는 래치로부터 공급되는 전원 전압(Vcc)에 의해 챠아지됨으로써, 아직 충분히 프로그램되지 않은 셀들을 위한 프로그래밍 동작이 계속적으로 진행되더라도, 이미 프로그래밍이 완료된 각 셀들의 드레솔드 전압은 영향을 받지 않는다.

다음에는, 도 4의 타이밍도를 참조하여, 프로그래밍 동작과 프로그래밍 검증 동작에 대해 구체적으로 설명한다.

도 4에서, 사이클 ⓐ는 하나의 프로그래밍 기간 (Programming)과 하나의 프로그래밍 검증 기간 (Verification)으로 이루어지며, 이 사이클 동안에는 래치 (311)에 래치된 데이터에 의한 프로그래밍 동작이 진행된다. 상기 사이클 ⓐ는 설계시에 정해진 횟수(예를 들면, 16 회)만큼 반복되며, 각 프로그래밍 사이클에서 다음 프로그래밍 사이클로 진행하면서 프로그래밍 전압은 설계시 정해진 전압, 예를 들면, 0.2V 만큼씩 증가된다.

프로그래밍 검증을 위한 감지 동작은 앞에 기술한 독출 동작과 거의 유사하나, 도 2a에 도시된 바와 같이, 독출 동작 동안 선택된 워드 라인의 전압과 드레솔드 전압 사이의 마진을 확보하기 위하여, 선택된 워드 라인으로는 독출 동작 동안에 그것으로 인가되는 전압보다 소정의 레벨, 예를 들면, 0.3V만큼 더 높은 전압이 인가된다. 또한, 사이클 ⓐ 동안에는, 래치 (311)에 출력 (Q1)에 의한 프로그래밍 동작이 수행되므로 프로그래밍 검증 동안에도 상기 래치 (311)과 관련된 래치 제어 신호 (V1)만이 인에이블된다. 위와 같이, 사이클 ⓐ에 대한 16회의 루핑(loop- ing)이 완료되면, 다음의 사이클 ⓑ에 대한 16회의 루핑이 진행된다. 이때는 분리 게이트 (314a)의 제어 신호 (PGM2)가 인에이블되어 하이 레벨로 된다. 이로써, 래치 (311a)의 출력 (Q2)에 의한 프로그래밍 동작이 진행된다. 이 사이클의 프로그래밍 검증 동안에는, 래치 제어 신호 (V2)만이 인에이블된다. 상기 사이클 ⓑ에 대한 루핑이 완료되면 마지막 사이클 ⓒ에 대한 루핑이 진행되고, 이 사이클 ⓒ의 루핑이 완료되면, 프로그래밍이 완료된다.

도 5는 본 발명의 실시예에 따른 다중 비트 프로그래밍 동작의 각 사이클들에 대한 루핑이 순차로 진행되는 동안 각 데이터 상태들에 각각 대응하는 드레솔드 전압들과 래치들 (311), (311a)의 출력들 (Q1), (Q2)가 변하는 양상(樣相)을 보여주고 있다.

먼저, 데이터 11의 경우, 도 5A를 참조하면, 래치들 (311), (311a)의 출력들 (Q1), (Q2)이 모두 '논리적 1'이므로 전체 프로그래밍 기간 동안 두 비트 라인들은 전원 전압 레벨로 챠지된다. 따라서, 이런 경우에는 메모리 셀들의 프로그래밍이 방지된다.

다음, 데이터 10의 경우, 도 5B를 참조하면, 래치 (311)의 출력 (Q1)만이 '논리적 0'이므로 사이클 ⓐ 동안만 프로그래밍이 수행된다. 상기 사이클 ⓐ에서, 해당 메모리 셀의 드레솔드 전압이 원하는 레벨로 옮겨지면 즉, 프로그래밍이 완료되면, 상기 래치 (311)의 출력 (Q1)이 '논리적 1'로 바뀌어 나머지 사이클들 ⓑ, ⓒ 동안에는 프로그래밍이 방지되어 더 이상의 프로그래밍 동작은 수행되지 않는다.

다음, 데이터 1의 경우, 도 5C를 참조하면, 래치 (311)의 출력 (Q1)이 '논리적 1'이므로 첫 번째 사이클 ⓐ 동안에는 프로그래밍 동작의 수행이 없으나, 다음 사이클 ⓑ 동안에 프로그래밍이 진행된다. 앞의 경우와 마찬가지로, 사이클 ⓑ에서, 프로그래밍이 완료되면, 래치 (311a)의 출력 (Q2)가 '논리적 1'로 바뀌어 마지막 사이클 ⓒ 동안에는 프로그래밍이 방지되어 더 이상의 프로그래밍 동작은 수행되지 않는다.

마지막으로, 데이터 0의 경우, 도 5D를 참조하면, 먼저, 사이클 ⓐ 동안에는, 래치 (311)의 출력 (Q1)에 의한 프로그래밍이 수행된다. 이는 비록 해당 메모리 셀의 드레솔드 전압이 프로그래밍 검증의 기준 전압, 예를 들면, 0.3V 이상으로 되더라도 래치 (311a)의 출력 (Q2)가 '논리적 0'임으로 인해 트랜지스터 (322)가 턴-오프되어서 래치 (311)의 출력 (Q1)이 '논리적 1'로 바뀌지 않기 때문이다. 따라서 프로그래밍 속도가 빠른 메모리 셀의 경우에는, 도 5D에 도시된 바와 같이, 셀의 드레솔드 전압이 0.7V 이상인 경우도 존재한다. 이어, 사이클 ⓑ 동안에, 래치 (311a)의 출력 (Q2)에 의한 프로그래밍이 진행된다. 이때, 메모리 셀의 드레솔드 전압이 1.3V 이상으로 되면 프로그래밍 검증 단계에서 상기 래치 (311a)의 출력 (Q2)가 '논리적 1'로 바뀌어 프로그래밍이 방지된다. 하지만, 이때, 해당 메모리 셀의 드레솔드 전압은 아직 데이터 0에 대응하는 레벨까지 도달하지 못한 상태에 있게 된다. 다시, 마지막 사이클 ⓒ 동안에, 래치 (311)의 출력 (Q1)에 의한 프로그래밍 루프가 진행되면서 해당 메모리 셀의 드레솔드 전압은 양(+)의 값으로 증가한다. 이때, 상기 드레솔드 전압이 2.3V이상으로 되면 상기 래치 (311)의 출력 (Q1)은 '논리적 1'로 바뀌어 나머지의 루핑 기간 동안에는 프로그래밍이 방지되어 더 이상의 프로그래밍 동작은 수행되지 않는다. 이로써, 해당 메모리 셀의 프로그래밍이 완료된다.

Ⅲ. 다중 비트 소거 및 소거 검증 동작(Multibit Erasing Erasing Verification Operations)

도 6 및 도 7은 본 발명의 실시예에 따른 다중 비트 소거 및 소거 검증 동작들의 타이밍들을 각각 보여주고 있다. 소거 동작은 메모리 블럭을 단위로하여 수행된다. 소거 동작 동안에, 스트링 선택 라인 (SSL) 및 접지 선택 라인 (GSL)이 각각 플로팅(floating)되며, 선택된 블럭의 워드 라인들 (WL1)∼(WLm)로는 접지 전압(0V)이 인가된다. 선택된 복수 개의 워드 라인들 (WL1)∼(WLm)에 연결된 메모리 셀들 (M1)∼(Mm)은 동시에 소거된다. 이때, 메모리 셀들이 형성되어 있는 기판으로는 소거 전압(Vers)(통상적으로 21V∼24V)이 인가된다. 이로써, 각 셀의 플로팅 게이트와 기판 사이에 고전계(high electric field)가 형성된다. 따라서, 플로팅 게이트에 저장되어 있던 전자들은 고전계로 인한 F-N 터널링에 의해 상기 플로팅 게이트로부터 기판으로 유출된다. 이에 따라, 각각의 선택된 메모리 셀들의 드레솔드 전압은 음(-)의 값으로 이동한다. 이 소거 동작에서도 프로그래밍 동작에서와 유사하게, 소거 동작과 소거 검증 동작이 반복적으로 수행되며, 각각의 선택된 메모리 셀들이 원하는 드레솔드 전압에 도달하면 소거 동작은 종료된다.

도 6을 참조하면, 소거 동작 동안에, 기판으로 높은 소거 전압(Vers)이 인가되면, 스트링 선택 트랜지스터 (ST1)의 소오스의 P-N 접합(junction)이 순방향 바이어스되어(forward-biased) 해당 비트 라인의 전압 레벨도 소거 전압만큼 상승한다. 이 소거 동작 동작 동안에, 비트 라인 선택 신호인 어드레스 신호들 (Ai), ()는 접지 전압 레벨로, 그리고 공핍형 트랜지스터들 (330), (330a)의 제어 신호 (FBLSHF)는 소정의 바이어스 레벨, 예를 들면, 6V로 각각 유지된다.

도 7을 참조하면, 소거 검증 동작 동안, 선택된 메모리 블럭의 스트링 선택 라인 (SSL) 및 접지 선택 라인 (GSL)로는 6V의 전압이 인가되고, 선택된 블럭의 모든 워드 라인들로는 접지 전압(0V)이 인가된다. 소거 검증 동작은 앞에서 기술한 독출 동작과 유사하지만, 소거 검증 동작에서는 스트링내의 모든 메모리 셀들에 의해 비트 라인의 전압 레벨이 결정된다. 위에서 기술한 바와 같이, 소거 동작은 선택된 블럭내의 모든 비트 라인들에 대하여 동시에 수행되므로 소거 검증 역시 짝수 번째 비트 라인(even bit line)과 홀수 번째 비트 라인(odd bit line)에 대하여 모두 수행해야 하므로 도 7에 도시된 바와 같이 2 번의 독출 동작이 수행된다. 먼저, 래치들 (311), (311a)가 리셋된 상태에서, 하이 레벨의 어드레스 신호 ()에 의해 비트 라인 (BL1)이 선택되어 이에 대한 소거 검증 동작이 시작된다. 만일 비트 라인 (BL1)에 연결된 스트링내의 모든 셀 트랜지스터들이 소거된 상태이면, 각 워드 라인들의 전압이 0V일 때 상기 스트링내의 모든 셀들은 턴-온된다. 따라서, 노드 (342)는 로우 레벨로 된다. 이런 상태는 일반적으로 패스(pass) 상태라 불리운다. 반면, 상기 스트링내에 어느 한 개의 셀이라도 완전히 소거되지 않으면, 상기 노드 (342)는 하이 레벨로 되어 래치 제어 신호 (R1)이 인에이블되었을 때 래치 (311)의 출력 (Q1)이 하이 레벨로 바뀌어 소거 실패(erasing failure) 상태가 표시된다. 이상과 같은 프로그램 검증 동작은 하이 레벨의 어드레스 신호 (Ai)에 의해 비트 라인 (BL2)가 선택된 경우에도 동일하게 수행된다. 소거 검증은 한 가지의 소거 상태 데이터 11에 대한 독출 동작이므로 한 개의 비트 라인에서 한 가지의 데이터만을 독출하면 된다. 따라서, 소거 검증을 위한 독출의 결과는 매 비트 라인들에 연결된 각각의 래치 감지 증폭기들에 저장될 수 있다.

이상에서는, 다중 비트 동작 모드(multibit operation mode)에서의 독출, 프로그래밍, 프로그래밍 검증, 소거, 소거 검증 동작들에 대해 설명하였다. 이 모드에서는 전달 게이트 (360)이 항상 턴-온 상태로 있어 노드들 (315), (315a)가 상호 전기적으로 연결된다.

그러나, 단일 비트 동작 모드(single bit operation mode)에서는 상기 전달 게이트 (360)이 하이 레벨의 제어 신호 (Separate)에 의해 항상 턴-오프 상태로 있게 된다. 이때, 래치 제어 신호들 (V1), (V2), (R1)이 항상 동시에 인에에블된다.

도 8은 본 발명의 실시예에 따른 단일 비트 독출 동작의 타이밍을 보여주고, 도 9는 본 발명의 실시예에 따른 단일 비트 프로그래밍 및 프로그래밍 동작들의 타이밍을 보여주며, 그리고 도 10은 본 발명의 실시예에 따른 단일 비트 소거 동작의 타이밍을 보여주고 있다.

도 8 내지 도 10을 참조하면, 이 단일 비트 모드의 독출, 프로그래밍, 프로그래밍 검증, 소거, 소거 검증 동작들은 전달 게이트 (360)에 의해 2 개의 래치들 (311), (311a)가 전기적으로 분리되고, 상기 래치들 (311), (311a)의 제어 신호들 (V1), (V2), (R1)이 동시에 인에이블되는 것을 제외하고는 이미 잘 알려져 있는 종래의 단일 비트 낸드 플래시 메모리(single bit NAND flash memory)의 동작과 동일하다. 따라서, 여기서는 이들에 대한 자세한 설명을 생략한다.

본 발명에 따르면, 비트 라인 쌍에 연결된 두 개의 래치들이 동작 모드들에 따라서 전달 게이트에 의해 상호 전기적으로 분리되거나 연결됨으로써 다중 비트 동작과 단일 비트 동작이 메모리 셀 어레이의 국부적인 영역에서 동시에 수해될 수 있다. 또한, 다중 비트 프로그램 검증 동작 동안의 선택된 워드 라인의 전압이 다중 비트 독출 동작 동안의 선택된 워드 라인의 전압보다 일정한 전위차 만큼 더 높게 설정되어 독출 동작 동작 동안의 워드 라인 전압 레벨보다 프로그램되는 셀의 드레솔드 전압 레벨이 더 높게 분포하도록 함으로써 독출 동작 마진이 개선된다.

Claims

행들과 열들을 정의하는 기판 상에 형성된 메모리 셀들의 어레이와; 상기 각 행들을 따라서 신장하는 복수 개의 워드 라인들과; 상기 각 열들을 따라서 신장하는 복수 개의 비트 라인 쌍들과; 상기 각 비트 라인 쌍들에 각각 대응하는 복수 개의 외부 데이터 라인 쌍들 및; 상기 각 비트 라인 쌍들 및 상기 각 외부 데이터 라인 쌍들에 대응하고, 프로그래밍 및 프로그래밍 검증 동작들 동안에 대응하는 비트 라인 쌍으로 대응하는 외부 데이터 라인 쌍으로부터의 데이터를 전달하고 프로그래밍 상태를 검증하며 독출 동작 동안에 상기 대응하는 외부 데이터 라인 쌍으로 상기 대응하는 비트 라인 쌍 상의 데이터를 전달하는 복수 개의 페이지 버퍼들을 포함하되; 상기 각 페이지 버퍼는, 제 1 노드(342)와, 제 2 노드(342a)와, 상기 대응하는 비트 라인 쌍 중의 제 1 비트 라인(BL1)과 상기 제 1 노드 사이에 연결되고 제 1 제어 신호(BLSHF)에 응답하여 선택적으로 상기 제 1 비트 라인과 상기 제 1 노드를 전기적으로 연결하는 제 1 분리 수단(330)과, 상기 대응하는 비트 라인 쌍 중의 제 2 비트 라인(BL2)과 상기 제 2 노드 사이에 연결되고 상기 제 1 제어 신호에 응답하여 선택적으로 상기 제 2 비트 라인과 상기 제 2 노드를 전기적으로 연결하는 제 2 분리 수단(330a)과, 제 2 및 제 3 제어 신호들(Inhibit1, Inhibit2)에 응답하여 상기 프로그램 동작 동안에 상기 제 1 및 제 2 노드들로 선택적으로 프로그램 방지 전압을 공급함과 아울러 상기 독출 동작 동안에 상기 제 1 및 제 2 노드들에 선택적으로 접지 전압을 공급하는 제 1 전압 공급 수단(350, 350a)과, 제 3 노드(315), 제 4 노드(315a)와, 상기 제 1 및 제 3 노드들 사이에 연결되고 제 2 제어 신호()에 응답하여 선택적으로 상기 제 1 노드 및 제 3 노드들을 상호 전기적으로 연결하는 제 3 분리 수단(340)과, 상기 제 2 및 제 4 노드들 사이에 연결되고 제 3 제어 신호(Ai)에 응답하여 선택적으로 상기 제 2 및 제 4 노드들을 상호 전기적으로 연결하는 제 4 분리 수단(340a)과, 상기 대응하는 외부 데이터 라인 쌍 중의 제 1 데이터 라인(IO1)에 연결되는 제 5 노드(312)와, 상기 대응하는 외부 데이터 라인 쌍 중의 제 2 데이터 라인(IO2)에 연결되는 제 6 노드(312a)와, 상기 제 3 및 제 5 노드들 사이에 연결되고 제 4 제어 신호(PGM1)에 응답하여 선택적으로 상기 제 3 및 제 5 노드들을 상호 전기적으로 연결하는 제 5 분리 수단(314)과, 상기 제 4 및 제 6 노드들 사이에 연결되고 제 5 제어 신호(PGM2)에 응답하여 선택적으로 상기 제 4 및 제 6 노들을 상호 전기적으로 연결하는 제 6 분리 수단(314a)과, 제 6 제어 신호(DCB)에 응답하여 선택적으로 상기 제 3 및 제 4 노드들로 상기 접지 전압을 공급하는 제 2 전압 공급 수단(316, 316a)과, 제 7 제어 신호(Vref)에 응답하여 선택적으로 상기 제 3 및 제 4 노드들로 정전류를 공급하는 전류 공급 수단(317, 317a)과, 제 8 제어 신호(Separate)에 응답하여 선택적으로 상기 제 3 및 제 4 노드들을 상호 전기적으로 연결하는 제 7 분리 수단(360)과, 제 7 노드(313)와, 제 8 노드(313a)와, 상기 제 5 제 7 노드들 사이에 연결되고 상기 제 5 및 제 7 노드들 상의 정보들을 래치함과 아울러 상기 제 5 및 제 7 노드들로 상보적인 신호들을 각각 출력하는 제 1 래치(311)와, 상기 제 6 노드와 상기 제 8 노드 사이에 연결되고 상기 제 6 및 제 8 노드들 상의 정보들을 래치함과 아울러 상기 제 6 및 제 8 노드들로 상보적인 신호들을 각각 출력하는 제 2 래치(311a) 및, 제 9 내지 제 11 제어 신호들(V1, R1, V2)에 응답하여 상기 프로그래밍 동작과 상기 프로그래밍 검증 동작 및 상기 독출 동작 동안에 상기 제 1 및 제 2 래치들의 출력 상태들을 각각 제어하는 래치 제어 수단(320, 320a)을 포함하는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 분리 수단은 상기 제 1 비트 라인과 상기 제 1 노드 사이에 연결되는 전류 통로와 상기 제 1 제어 신호에 연결되는 제어 단자를 가지는 트랜지스터를 포함하는 불휘발성 반도체 메모리 장치.
제 2 항에 있어서,

상기 트랜지스터는 공핍형 NMOS 트랜지스터인 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 2 분리 수단은 상기 제 2 비트 라인과 상기 제 2 노드 사이에 연결되는 전류 통로와 상기 제 1 제어 신호에 연결되는 제어 단자를 가지는 트랜지스터를 포함하는 불휘발성 반도체 메모리 장치.
제 4 항에 있어서,

상기 트랜지스터는 공핍형 NMOS 트랜지스터인 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 7 분리 수단은 상기 제 8 제어 신호에 응답하여 다중 비트 동작 모드 동안에 상기 제 3 및 제 4 노드들을 상호 전기적으로 연결하고 단일 비트 동작 모드 동안에 상기 제 3 및 제 4 노드들을 상호 전기적으로 분리하는 불휘발성 반도체 메모리 장치.
제 6 항에 있어서,

제 7 분리 수단은 상기 제 3 및 제 4 노드들 사이에 연결되는 전류 통로와 상기 제 8 제어 신호에 연결되는 상보적인 게이트들을 가지는 CMOS 전달 게이트를 포함하는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 래치 제어 수단은, 상기 제 7 노드에 연결되는 전류 통로와 상기 제 3 노드에 연결되는 제어 단자를 가지는 제 1 트랜지스터(321)와, 상기 제 1 트랜지스터의 상기 전류 통로에 연결되는 전류 통로와 상기 제 6 노드에 연결되는 제어 단자를 가지는 제 2 트랜지스터와, 상기 제 2 트랜지스터의 상기 전류 통로와 상기 접지 전압 사이에 연결되는 전류 통로와 상기 제 9 제어 신호(V1)에 연결되는 제어 단자를 가지는 제 3 트랜지스터(323)와, 상기 제 1 트랜지스터의 상기 전류 통로에 연결되는 전류 통로와 상기 제 8 노드에 연결되는 제어 단자를 가지는 제 4 트랜지스터(324)와, 상기 제 4 트랜지스터의 상기 전류 통로와 상기 접지 전압 사이에 연결되는 전류 통로와 상기 제 10 제어 신호(R1)에 연결되는 제어 단자를 가지는 제 5 트랜지스터(325)와, 상기 제 8 노드에 연결되는 전류 통로와 상기 제 4 노드에 연결되는 제어 단자를 가지는 제 6 트랜지스터(321a) 및, 상기 제 6 트랜지스터의 상기 전류 통로와 상기 접지 전압 사이에 연결되는 전류 통로와 상기 제 11 제어 신호(V2)에 연결되는 제어 단자를 가지는 제 7 트랜지스터(322a)를 포함하는 불휘발성 반도체 메모리 장치.
상기 제 8 항에 있어서,

상기 제 9 내지 제 11 제어 신호들 각각은 펄스 파형을 가지는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 메모리 셀 어레이는 NAND 구조로 된 불휘발성 반도체 메모리 장치.
제 10 항에 있어서,

다중 비트 독출 동작 모드 동안에 계단 파형의 제 1 워드 라인 신호가 선택된 워드 라인으로 인가되고 펌핑 레벨의 제 2 워드 라인 신호가 비선택된 워드 라인들로 각각 인가되는 불휘발성 반도체 메모리 장치.
제 11 항에 있어서,

상기 제 1 워드 라인 신호는 소정의 시간 간격으로 제 1 내지 제 3 전압 레벨들로 순차로 천이되는 불휘발성 반도체 메모리 장치.
제 12 항에 있어서,

상기 제 1 전압 레벨은 상기 제 2 전압 레벨보다 높고, 상기 제 2 전압 레벨은 상기 제 3 전압 레벨보다 높은 불휘발성 반도체 메모리 장치.
제 13 항에 있어서,

상기 제 1 내지 제 3 전압 레벨들은 각각 2V, 1V, 0V인 불휘발성 반도체 메모리 장치.
제 10 항에 있어서,

다중 비트 프로그래밍 동작 동안 상기 래치들 중의 하나에 의해 래치된 데이터를 이용한 프로그래밍이 완료된 후 다른 하나에 의해 래치된 데이터를 이용한 프로그래밍이 수행되는 불휘발성 반도체 메모리 장치.
제 10 항에 있어서,

다중 비트 프로그래밍 검증 동작 동안 선택된 워드 라인으로 인가되는 전압은 상기 다중 비트 독출 동작 동안에 상기 선택된 워드 라인으로 인가되는 전압보다 높은 불휘발성 반도체 메모리 장치.