KR100301932B1 - 불 휘발성 반도체 메모리 장치 - Google Patents

불 휘발성 반도체 메모리 장치 Download PDF

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Abstract

여기에 개시된 반도체 메모리 장치는 프리디코더, 워드라인 전압 공급 회로 및 로우 디코더 회로를 포함한다. 상기 로우 디코더 회로는 워드라인 선택 트랜지스터들의 게이트들에 전달되는 전압을 낮추어 소오스 및 그라운드 선택 트랜지스터의 게이트로 전달하는 전압 강하 회로를 포함한다. 그러므로, 소오스 및 그라운드 선택 트랜지스터들의 게이트-소오스 전압차가 낮아져 브레이크 다운 현상을 막을 수 있다.

Description

불 휘발성 반도체 메모리 장치{A NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명의 불 휘발성 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 낸드형 불휘발성 반도체 메모리 장치에 관한 것이다.
컴퓨터들 또는 마이크로 프로세서들에 의해 제어되는 다양한 시스템들은 고집적 EEPROM의 개발을 필요로 한다. 특히, 노트북 크기의 배터리 -파워 컴퓨터 시스템과 같은 포터블 컴퓨터 시스템에서 많은 면적을 차지하는 로터리 마그네틱 디스크 (rotary magnetic disk)를 사용함에 따라, 시스템 설계자들은 고밀도 (high density)및 높은 퍼포먼스 (high performance)를 갖고 적은 면적을 차지하는 전기적으로 소거 및 프로그램이 가능한 롬 (EEPROM : electrically erasable and programmable nonvolatile semiconductor memory device) 개발에 많은 관심을 기울여 왔다. 상기 고밀도의 EEPROM을 얻기 위해 해결해야할 과제는 메모리 셀들이 차지하는 면적을 줄이는 것이다. 상기 문제점을 해결하기 위해, 셀당 선택 트랜지스터들의 수와 비트 라인에 연결되는 콘택홀들의 수를 줄일 수 있는 낸드 구조의 셀들을 갖는 EEPROM이 개발되어왔다. 이러한 낸드 구조의 셀은 1998년 'NEW DEVICE TECHNOLOGIES FOR 5V V-ONLY 4 Mb EEPROM WITH NAND STRUCTURE CELL' 제목의 IDEM, pp412-pp415에 개시되어 있다.
도 2는 메모리 블록을 보여주는 회로도이다.
도 2를 참조하면, 낸드 구조의 셀(이하 낸드 셀 단위 또는 낸드 셀이라 칭함)은 게이트가 소오스 선택 라인 (SSL)에 연결되는 제 1 선택 트랜지스터 (ST1), 게이트가 그라운드 선택 라인 (GSL)에 연결되는 제 2 선택 트랜지스터 (ST2)그리고 상기 제 1 선택 트랜지스터 (ST1)의 소오스와 제 2 선택 트랜지스터 (ST2)의 드레인 사이에 채널들이 직렬로 연결되는 복수개의 메모리 트랜지스터들 (M1∼Mj+1)을 포함한다. 상기 낸드 셀은 p형 반도체 기판상에 형성되고, 각 메모리 트랜지스터는 소오스와 드레인 영역들 사이의 채널 영역의 게이트 산화막 상에 형성되는 플로팅 게이트와 층간 절연막에 의해 플로팅 게이트와 절연되는 콘트롤 게이트를 포함한다. 그러므로 기판과 관련된 셀 면적이 종래의 EEPROM보다 많이 줄어들어 집적도가 증가하게 된다.
복수개의 워드라인들 (W/L0∼W/Lj)은 로우 디코더 (14)의 선택 트랜지스터들 (WT0∼WTj)과 각각 연결된다. 상기 선택 트랜지스터들 (WT0∼WTj)은 워드 라인들을 선택하기 위한 것으로서, 소오스로 프로그램 및 독출 동작시 고전압이 인가되고 프로그램 및 독출 동작등을 위하여 게이트로도 고전압이 인가된다. 프로그램 동작의 경우, 선택 트랜지스터들 (WT0∼WTj)의 게이트로는 프로그램 전압 (program voltage : 이하 Vpgm이라 칭함)이 공통으로 인가된다. 그리고 워드라인을 선택하는 트랜지스터의 소오스에는 프로그램 전압 (Vpgm)이 인가되고 워드라인을 비선택하는 트랜지스터의 소오스에는 패스 전압 (pass voltage : 이하 Vpass라 칭함)이 인가된다. 선택된 메모리 블록에 대응하는 소오스 선택 트랜지스터 (SST)와 그라운드 선택 트랜지스터 (GST)의 소오스에는 각각 VCC와 그라운드 전압이 인가된다. 이때, 선택 트랜지스터들 (WT0∼WTj)의 게이트와 소오스 전압차 (H.V)-Vpgm, (H.V)-Vpass인것에 비해 그라운드 선택 트랜지스터 (GST)의 게이트와 소오스 전압차 (Vgs)는 (H.V)-VSS 만큼 크게 벌어져 개서 동작시 상기 그라운드 선택 트랜지스터의 전계가 점점 커져 트랜지스터가 깨지거나 특성이 저하되는 경우가 발생하게 된다.
따라서, 본 발명의 목적은 전기적인 프로그램 및 독출 동작시 고전압으로 인한 선택 트랜지스터들의 특성 저하를 줄일 수 있는 불 휘발성 반도체 메모리 장치를 제공하기 위함이다.
도 1은 불 휘발성 반도체 메모리 장치의 블록도;
도 2는 메모리 셀 블록과 로우 디코더의 일부를 보여주는 도면;
도 3a 및 도 3b는 본 발명의 실시예에 따른 로우 디코더를 보여주는 회로도 및;
도 4a 및 도 4b는 본 발명의 제 2 실시예에 따른 로우 디코더를 보여주는 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 메모리 블록 12 : 프리 디코더
14 : 로우 디코더 16 : 워드라인 전압 공급 회로
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 메모리 장치는 복수개의 워드라인들을 선택하는 트랜지스터들과 소오스 및 그라운드 선택 라인을 선택하는 트랜지스터들을 각각 포함하는 복수개의 메모리 블록들을 포함한다. 상기 반도체 메모리 장치는 프리디코더, 워드라인 전압 공급 회로 및 로우 디코더를 포함한다. 상기 프리 디코더는 상기 복수의 메모리 블록을 선택하기 위해 디코드된 어드레스 신호를 발생한다. 상기 워드라인 전압 공급 회로는 선택된 메모리 블록의 워드라인들에 전압을 공급한다. 그리고 로우 디코더는 선택된 메모리 블록의 워드라인 선택 트랜지스터들의 공통 게이트들에 인가되는 전압보다 낮은 레벨의 전압을 소오스, 그라운드 선택 트랜지스터의 게이트들에 전달한다.
바람직한 실시예에 있어서, 상기 상기 로우 디코더는 게이트 회로, 고전압 스위치 회로 및 전압 강하 회로를 포함한다. 상기 게이트 회로는 상기 어드레스 신호를 받아들인다. 상기 고전압 스위치 회로는 클럭 신호에 응답하여 전원 전압보다 높은 고전압을 소오스 선택 트랜지스터및 상기 워드라인 선택 트랜지스터들의 공통 게이트들에 전달한다. 상기 전압 강하 회로는 상기 고전압의 낮추어 상기 소모리 장치.
(작용)
본 발명에 따르면, 로우 디코더를 통해 특정 트랜지스터들의 게이트에 인가되는 전압 레벨을 프로그램 및 독출 동작시 인가되는 고전압보다 낮추어 고전압 스트레스로 인한 선택 트랜지스터의 특성 저하를 최소화할 수 있다.
이하 본 발명에 따른 실시예를 첨부된 도면 도 1 내지 도 4를 참조하여 상세히 설명한다.
도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치는 워드라인 선택 트랜지스터들의 게이트에 인가되는 고전압의 레벨을 낮추어 이를 소오스 및 그라운드 선택 트랜지스터들의 게이트에 인가하여 트랜지스터가 깨지는 것 (브레이크 다운)을 막을 수 있다.
(제 1 실시예)
도 1은 낸드형 메모리 장치의 구성을 보여주는 블록도이다.
도 1 및 도 2를 참조하면, 낸드형 메모리 장치는 복수개의 메모리 블록들 (memory blocks)(10), 프리디코더 (predecoder)(12), 로우 디코더 (row decoder)(14), 워드라인 전압 공급 회로 (16), 칼럼 디코더 (column decoder)(18), 감지 증폭기 (sense amplifier)(20) 그리고 입출력 버퍼(input/output buffer)(22)로 구성된다. 메모리 셀 어레이는 워드라인들과 비트 라인들이 매트릭스 형태 (matrix form)로 배열되는 낸드 셀들과 그리고 행방향으로 분배되는 복수개의 메모리 블록들 (BLK#1∼BLK#i)을 포함한다. 각 낸드 셀(또는 스트링 : string)은 드레인과 소오스 패스들이 제 1 선택 트랜지스터 (ST1)의 소오스와 제 2 선택 트랜지스터 (ST2)의 드레인 사이에 직렬로 연결되는 메모리 트랜지스터들 (M1∼Mj+1)을포함한다. 상기 제 1 및 제 2 선택 트랜지스터들 (ST1, ST2)의 게이트들과 메모리 셀 트랜지스터들 (M1∼Mj+1)의 콘트롤 게이트들은 각각 제 1 및 제 2 선택 라인들 (SL1, SL2)과 워드라인들 (W/L0∼W/Lj)에 연결된다. 그러므로 메모리 트랜지스터들 (M1∼Mj+1)은 워드라인들과 비트라인들이 교차하는 부분 (intersection)에 배열된다. 상기 각 워드라인들은 게이트들이 모두 로우 디코더에 공통으로 연결되는 선택 트랜지스터들 (M1∼Mj)에 연결된다.
상기 프리디코더 (12)는 외부로부터 어드레스들을 받아들여 워드라인 선택을 위한 어드레스를 로우 디코더 (14)로 제공한다. 상기 로우 디코더 (14)는 상기 복수개의 메모리 블록들 (BLK#1∼BLKi)과 일대일 대응되며, 상기 프리디코더 (12)로부터 어드레스 신호들 (Ai, Aj, Ak)을 받아들여 이에 대응하는 워드라인들을 선택한다. 상기 워드라인 전압 공급 회로 (16)는 각 워드라인들에 전압을 공급한다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 로우 디코더의 구성을 보여주는 회로도이다.
도 3a 및 도 3b를 참조하면, 로우 디코더 (14)는 어드레스 신호들 (Ai, Aj, Ak)을 받아들이는 게이트 회로 (120), 고전압 스위치 회로 (high voltage switching circuit)(140), 차단 회로 (162) 그리고 전압 강하 회로(voltage drop circuit)(182)로 구성된다.
상기 게이트 회로 (120)는 상기 어드레스 신호들 (Ai, Aj, Ak)을 입력으로 받아들이는 노어 게이트 (120)를 포함한다. 상기 노어 게이트 (120)의 출력은 상기 차단 회로 (162)를 통하여 공통 게이트 라인 (200)과 연결된다. 상기 노어 게이트 (120)의 출력은 인버터 (122)를 통하여 비선택되는 소오스 선택 라인 (SSL)을 접지 레벨로 디스챠지시키는 NMOS 트랜지스터 (124)의 게이트에 연결된다.
상기 고전압 발생 회로 (140)는 낸드 게이트 (142) 및 챠지 펌프 회로를 포함한다. 상기 낸드 게이트 (142)는 일입력단으로 클럭 신호 (ψW)를 받아들이고 타입력단으로 상기 게이트 회로 (120)의 출력을 받아들인다. 상기 챠지 펌프 회로 는 상기 낸드 게이트 (142)를 통해 클럭 신호 (ψW)를 받아들이는 MOS 커패시터 (144)와 두 개의 NMOS 트랜지스터들 (146, 148)로 구성된다. 상기 NMOS 트랜지스터 (146)의 게이트와 소오스는 상기 MOS 커패시터 (144)에 공통으로 연결되고 드레인은 공통 게이트 라인 (200)에 연결된다. 다른 NMOS 트랜지스터 (148)의 게이트는 상기 공통 게이트 라인 (200)에 연결되고, 드레인은 상기 NMOS 트랜지스터 (146)의 게이트에 연결되며 소오스는 고전압 (H.V) 입력단 (202)에 연결된다. 그리고 NMOS 트랜지스터 (150)의 채널은 고전압 입력단 (202)과 공통 게이트 라인 (200) 사이에 연결되고, 게이트는 상기 공통 게이트 라인 (200)에 연결된다.
상기 차단 회로 (162)는 프로그램 동작 동안 상기 공통 게이트 라인 (200)의 고전압이 상기 게이트 회로 (120)로 전달되는 것을 막는다. 상기 차단 회로 (162)는 컨트롤 로직(미도시됨)으로부터 프로그램동안 로우레벨을 유지하는 프로그램 제어 신호를 받아들이는 공핍형 트랜지스터 (depletiont type MOSFET)(162)를 포함한다. 상기 공핍형 트랜지스터 (162)의 채널은 상기 공통 게이트 라인 (200)과 상기 게이트 회로 (120) 사이에 형성된다.
상기 전압 강하 회로 (182)는 게이트로 VCC가 인가되고, 채널이 상기 차단 회로 (162)와 공통 게이트 라인 (200) 사이에 연결되는 공핍형 트랜지스터 (182)를 포함한다. 그리고 상기 전압 강하 회로는 도 3b처럼 증가형 트랜지스터 (184)로도 구성이 가능하여, 공통 게이트 라인 (200)의 전압보다 낮은 레벨의 전압을 그라운드 선택 트랜지스터 (GST)의 게이트 전압으로 전달한다.
상기 그라운드 선택 트랜지스터 (GST)를 제외한 선택 트랜지스터들 (SST, WT0∼WTj)의 각 게이트는 상기 공통 게이트 라인 (200)에 연결되고, 소오스는 워드라인 전압 공급 회로 (16)와 연결되고 그리고 드레인은 소오스 선택 라인 (SSL) 및 워드라인들 (W/L0∼W/Lj)에 각각 연결된다. 상기 그라운드 선택 트랜지스터 (GST)의 게이트는 상기 차단 회로 (162)와 전압 강하 회로 (182, 184) 사이의 고전압 공급 노드 (204)에 연결된다.
본 발명에 따른 로우 디코더의 동작을 도 3a 및 도 3b에 의거하여 상세하게 설명한다.
도 3a를 참조하면, 프로그램의 경우, 각 로우 디코더 (14)의 노어 게이트 (120)로 어드레스 신호들 (Ai, Aj, Ak)이 입력되어 'H'가 출력되면 복수개의 메모리 블록들 (BLK#1∼BLK#i)중 하나가 선택된다. 이와 반대로 상기 노어 게이트 (120)로부터 'L'이 출력되면 인버터 (122)를 통해 레벨이 반전되어 NMOS 트랜지스터 (124)가 턴온된다. 그 결과 소오스 선택 라인 (SSL)이 상기 NMOS 트랜지스터 (124)를 통해 접지 레벨로 디스챠지되고, 상기 노어 게이트 (120)의 출력 'H'를 입력으로 받아들이는 낸드 게이트 (142)는 클럭 신호 (ψW)의 토글에 상관없이 출력이 항상 'H로 고정되어 펌핑 동작이 수행되지 않는다. 그러므로 메모리 블록이 선택되지 않는다.
제 1 메모리 블록 (BLK#1)(10)이 선택되는 경우, 상기 노어 게이트 (120)로부터 'H'가 출력되고, 프로그램 제어 신호가 하이레벨에서 로우레벨로 천이하게 된다. 고전압 입력단 (202)으로 고전압 (예를 들어, Vpgm 약 18V)이 인가된다. 상기 낸드 게이트 (142)는 상기 게이트 회로 (120)의 출력과 클럭 신호 (ψW)를 입력받아 상기 클럭 신호 (ψW)와 반대의 위상을 갖는 클럭 신호를 발생한다. 챠지 펌프 회로는 상기 클럭 신호 (ψW)에 응답하여 공통 게이트 라인 (200)을 Vpgm+2Vth레벨까지 상승시킨다. 그리고 게이트와 드레인이 공통 게이트 라인 (200)에 함께 연결되는 NMOS 트랜지스터 (150)에 의해 Vpgm+Vth의 고전압이 워드라인 선택 트랜지스터들 (WT0∼WTj)의 공통 게이트들에 전달된다.
상기 프로그램 제어 신호가 인가되는 공핍형 트랜지스터 (162)는 고전압 (Vpgm+Vth)이 노어 게이트 (120)로 전달되는 것을 막기 위하여 셧오프 (shut-off)된다. 상기 공핍형 트랜지스터 (162)가 노어 게이트 (120)와 고전압 출력단 (200) 사이에 존재하지 않으면 고전압 출력단 (200)의 고전압 (Vpgm+Vth)이 노어 게이트 (120)를 구성하는 MOS 트랜지스터들(미도시됨)의 특성을 저하시킨다.
상기 고전압 출력단 (200)의 고전압 (Vpgm+Vth)은 워드라인 선택 트랜지스터들 (WT0∼WTj)의 게이트들외에 소오스 선택 트랜지스터 (SST)의 게이트에도 인가된다. 반면에, 공핍형 트랜지스터 (182)의 소오스 전압 VCC+Vth(여기서, Vth는 공핍형 트랜지스터의 드레솔드 전압)은 그라운드 선택 트랜지스터 (GTS)의 게이트에 인가된다. 상기 소오스 선택 트랜지스터 (SST)의 소오스에는 VCC가 인가되고, 그라운드 선택 트랜지스터 (GST)의 소오스에는 접지 전압이 인가된다. 그리고 워드라인을 선택하는 트랜지스터의 소오스에는 상기 고전압 입력단 (202)과 동일한 프로그램 전압 (Vpgm)이 인가되고 워드라인을 비선택하는 트랜지스터의 소오스에는 워드라인 전압 공급 회로 (16)로부터 패스 전압 (Vpass, 예를 들어 8V)이 인가된다.
이하 복수개의 워드라인들 (WL0∼WLj)중 워드라인 WL2가 선택된다고 가정하면, 선택 트랜지스터 (WT2)의 소오스에는 워드 라인 전압 공급 회로 (16)로부터 프로그램 전압 (Vpgm)이 공급되고 나머지 선택 트랜지스터들 (WT0, WT1, WT3∼WTJ)의 소오스들에는 패스 전압 (Vpass)이 인가된다. 그러므로 선택 트랜지스터들의 게이트와 소오스간의 전압차는 (Vpgm+Vth)-Vpgm, (Vpgm+Vth)-Vpass가 되고, 그라운드 선택 트랜지스터의 게이트와 소오스간의 전압차는 (VCC+Vth)-VSS가 된다. 이상에서, 그라운드 선택 트랜지스터 (GST)의 게이트 소오스 전압차가 낮아짐에 따라 고전압으로 인해 상기 그라운드 선택 트랜지스터의 특성이 저하되는 것을 줄일 수 있다.
도 3b를 참조하면, 그라운드 선택 트랜지스터 (GST)의 게이트 전압을 더욱 낮추기 위하여 증가형 NMOS 트랜지스터로 전압 강하 회로 (184)를 구성한다. 프로그램 동안, 상기 선택 트랜지스터들 (WT0, WT1, WT3∼WTJ)의 게이트들 에는 도 3a와 동일한 Vpgm+Vth이 인가되고, 소오스들에는 프로그램 전압 (Vpgm)또는 패스 전압 (Vpass)이 인가된다. 상기 그라운드 선택 트랜지스터 (GST)의 게이트에는 증가형 NMOS 트랜지스터 (184)의 소오스 전압 VCC-Vth가 인가되고, 소오스에는 접지 전압 (VSS)이 인가된다. 그러므로 선택 트랜지스터들의 게이트와 소오스간의 전압차는 도 3a와 동일하고 그라운드 선택 트랜지스터 (GST)의 게이트와 소오스 전압차가 (VCC-Vth)-VSS로 낮아져 고전압 스트레스가 더욱더 줄어들게 된다.
독출 동작동안, 도 3a에 있어서, 고전압 입력단 (202)로 독출 전압 (Vread, 예를 들어 4.5V)이 입력되면 고전압 발생 회로 (140)를 통해 Vread+Vth의 고전압이 출력된다. 그리고 소오스 및 그라운드 선택 트랜지스터들 (SST, GST)의 소오스에는 VCC가 인가되며, 워드라인을 선택하는 트랜지스터의 소오스에는 그라운드 전압이 인가되고 워드라인을 비선택하는 트랜지스터의 소오스에는 상기 고전압 입력단 (202)과 동일하게 Vread가 인가된다. 상기 그라운드 선택 트랜지스터 (GST)의 게이트에는 공핍형 트랜지스터 (182)를 통해 상기 고전압 Vread+Vth보다 낮은 VCC+Vth가 인가된다.
도 3b에 있어서, 독출 동작의 경우, 그라운드 선택 트랜지스터 (GST)의 소오스에 전원 전압 VCC가 인가되면 게이트의 전압 레벨이 VCC-Vth가 되어 트랜지스터 (GST)를 완전히 턴온시키기가 어렵다. 대신, 전압 강하 회로 (140)를 증가형 트랜지스터 (184)로 구성하게 되면, 독출 동작동안 고전압 입력단과 동일한 Vread를 상기 트랜지스터 (184)의 게이트에 인가하므로서 워드라인 전압 공급 회로 (16)를 통해 공급되는 전압이 워드라인에 전달된다.
(제 2 실시예)
도 4a 및 도 4b는 본 발명의 제 2 실시예에 따른 로우 디코더의 구성을 보여주는 회로도이다.
도 4a 및 도 4b를 참조하면, 로우 디코더는 어드레스 신호들을 받아들이는 게이트 회로 (120), 챠지 펌프 회로 (140), 차단 회로 (162) 그리고 전압 강하 회로 (184)로 구성된다. 이들은 제 1 실시예에 따른 로우 디코더와 동일하거나 유사한 참조 번호 및 부호는 가능한한 동일하거나 유사한 구성 요소를 나타낸다. 그리고 동일한 구성 요소에 대한 구체적인 설명은 생략한다.
소오스 및 그라운드 선택 트랜지스터들 (SST, GST)을 제외한 선택 트랜지스터들 (WT0∼WTj)의 게이트들은 공통 게이트 라인 (200)에 공통으로 연결되고, 소오스들은 워드라인 전압 공급 회로 (16)에 연결되며 그리고 드레인들은 워드라인들 (WL0∼WLj)에 각각 연결된다. 상기 소오스 및 그라운드 선택 트랜지스터들 (SST, GST)의 게이트들은 상기 차단 회로 (162)와 전압 강하 회로 (184) 사이의 고전압 전달 노드 (204)에 공통으로 연결된다.
본 발명에 따른 로우 디코더의 동작을 도 4a 및 도 4b에 의거하여 상세하게 설명한다.
다시, 도 4a를 참조하면, 프로그램 동안, 제 1 메모리 블록 (BLK#1)이 선택되는 경우, 상기 노어 게이트 (120)로부터 'H'가 출력되고, 프로그램 제어 신호가 하이레벨에서 로우레벨로 천이하게 된다. 그리고 고전압 입력단 (202)으로 고전압 (예를 들어, Vpgm 약 18V)이 인가된다. 상기 낸드 게이트 (142)는 상기 노어 게이트 (120)의 출력과 클럭 신호 (ψW)를 입력받아 상기 클럭 신호 (ψW)와 반대의 위상을 갖는 클럭 신호를 발생한다. 고전압 스위치 회로 (140)는 상기 클럭 신호 (ψW)에 응답하여 공통 게이트 라인 (200)을 Vpgm+Vth레벨까지 상승시킨다. 이때, 상기 프로그램 제어 신호가 인가되는 공핍형 트랜지스터 (162)는 고전압 (Vpgm+Vth)이 게이트 회로 (120)로 전달되는 것을 막기 위하여 셧오프 (shut-off)된다.
상기 공통 게이트 라인 (200)의 고전압 (Vpgm+Vth)은 선택 트랜지스터들 (WT0∼WTj)의 게이트들에 공통으로 인가된다. 반면에, 공핍형 트랜지스터 (182)의 소오스 전압 VCC+Vth(여기서, Vth는 공핍형 트랜지스터 182의 드레솔드 전압)는 소오스 선택 트랜지스터 (SST)와 그라운드 선택 트랜지스터 (GTS)의 게이트에 공통으로 인가된다. 상기 소오스 선택 트랜지스터 (SST)의 소오스에는 VCC가 인가되고, 그라운드 선택 트랜지스터 (GST)의 소오스에는 접지 전압이 인가된다. 그리고 워드라인들을 선택하는 트랜지스터들의 소오스에는 상기 고전압 입력단 (202)과 동일한 프로그램 전압 (Vpgm)이 인가되고 워드라인들을 비선택하는 트랜지스터들의 소오스에는 워드 라인 전압 공급 회로 (16)로부터 제공되는 패스 전압 (Vpass 약 8V)이 인가된다.
그러므로 선택 트랜지스터들 (WT0∼WTj)의 게이트와 소오스간의 전압차는 (Vpgm+Vth)-Vpgm 또는 (Vpgm+Vth)-Vpass가 되고, 소오스 선택 트랜지스터 (SST)및 그라운드 선택 트랜지스터 (GST)의 게이트와 소오스간의 전압차는 각각(VCC+Vth)-VSS, (VCC+Vth)-VSS가 된다. 이상에서, 소오스 선택 트랜지스터 (SST)의 게이트 전압이 그라운드 선택 트랜지스터 (GST)의 게이트 전압과 동일한 전압 레벨로 낮아지므로서 상기 선택 트랜지스터들 (SST, GST)에 가해지는 고전압 스트레스가 줄어들게 된다.
도 4b를 참조하면, 상기 소오스 및 그라운드 선택 트랜지스터들 (SST, GST)의 전압 레벨을 더욱 낮추기 위하여 증가형 NMOS 트랜지스터 (184)로 전압 강하 회로 (180)를 구성한다. 프로그램의 경우, 선택 트랜지스터들 (WT0∼WTj)의 게이트 전압은 Vpgm+Vth으로서 도 4a와 동일하지만 소오스 선택 및 그라운드 선택 트랜지스터들 (SST, GST)의 게이트 전압은 VCC-Vth로 도 4a보다 더 낮아지게 된다. 그리고 독출 동작의 경우, 도 3b와 동일하게 그라운드 선택 트랜지스터 (GST)를 완전히 턴온시키기 위해 전압 강하 회로 (180)에 Vread 전압을 입력하여 게이트의 전압 레벨을 줄인다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 프로그램 및 독출 동작 동안 특정 트랜지스터들에 집중적으로 가해지는 스트레스를 줄일 수 있다.

Claims (8)

  1. 복수개의 워드라인들을 선택하는 트랜지스터들과 소오스 및 그라운드 선택 라인을 선택하는 트랜지스터들을 각각 포함하는 복수개의 메모리 블록들을 구비하는 불 휘발성 반도체 메모리 장치에 있어서,
    상기 복수개의 메모리 블록들 중 하나를 선택하기 위한 어드레스 신호를 발생하는 프리디코더와;
    상기 선택된 메모리 블록의 워드라인들에 전압을 공급하기 위한 워드라인 전압 공급 회로와; 그리고
    상기 프리 디코더로부터 어드레스 신호를 받아들여 선택된 메모리 블록의 워드라인 선택 트랜지스터들의 공통 게이트들에 인가되는 전압보다 낮은 레벨의 전압을 상기 그라운드 선택 트랜지스터의 게이트들에 전달하는 로우 디코더를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 로우 디코더는
    상기 어드레스 신호를 받아들이는 게이트 회로와;
    클럭 신호에 응답하여 전원 전압보다 높은 고전압을 소오스 선택 트랜지스터및 상기 워드라인 선택 트랜지스터들의 공통 게이트들에 전달하는 고전압 스위치 회로와;
    상기 고전압이 상기 게이트 회로로 전달되는 것을 막기 위한 차단 회로와; 그리고
    상기 워드라인 선택 트랜지스터들의 공통 게이트와 상기 차단 회로 사이에 연결되고, 상기 고전압의 레벨을 낮추어 상기 그라운드 선택 트랜지스터의 게이트에 전달하는 전압 강하 회로를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 전압 강하 회로는 증가형 MOS 트랜지스터(enhancement type MOSFET)를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 전압 강하 회로는 공핍형 MOS 트랜지스터(depletion type MOSFET)를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  5. 복수개의 워드라인들을 선택하는 트랜지스터들과 소오스 및 그라운드 선택 라인을 선택하는 트랜지스터들을 각각 포함하는 복수개의 메모리 블록들을 구비하는 불 휘발성 반도체 메모리 장치에 있어서,
    상기 워드라인 선택 트랜지스터들의 게이트들에 전달되는 전압보다 낮은 레벨의 전압을 상기 소오스 및 그라운드 선택 트랜지스터들의 게이트들에 전달하는로우 디코더를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 로우 디코더는
    어드레스를 받아들이는 게이트 회로와;
    클럭 신호에 응답하여 전원 전압보다 높은 고전압을 상기 워드라인 선택 트랜지스터들의 공통 게이트에 전달하는 고전압 발생 회로와;
    상기 고전압이 상기 게이트 회로로 전달되는 것을 막기 위한 차단 회로와; 그리고
    상기 워드라인 선택 트랜지스터들의 공통 게이트와 상기 차단 회로 사이에 연결되고, 상기 고전압의 레벨을 낮추어 상기 소오스 및 그라운드 선택 트랜지스터들의 게이트들에 전달하는 전압 강하 회로를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 전압 강하 회로는 증가형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 전압 강하 회로는 공핍형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
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