JP2008103643A - 不揮発性半導体メモリ - Google Patents

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Abstract

【課題】ワード線ドライバ内の導電線のレイアウトをシンプルにする。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、第１方向に延び、同一のロウアドレスを有する第１及び第２ワード線ＷＬ１と、第１ワード線ＷＬ１を含み、第１ブロックアドレスを有する第１ブロックＢＫ１と、第２ワード線ＷＬ１を含み、第２ブロックアドレスを有する第２ブロックＢＫ２と、第１方向に交差する第２方向に延びる第１及び第２信号線ＣＧ１，ＣＧ１’と、第１ワード線ＷＬ１と第１信号線ＣＧ１との間に接続される第１転送トランジスタＴｒと、第２ワード線ＷＬ１と第２信号線ＣＧ１’との間に接続される第２転送トランジスタＴｒと、第１及び第２信号線ＣＧ１，ＣＧ１’に転送電圧を出力するための転送電圧セレクタ２４とを備える。
【選択図】図８

Description

本発明は、不揮発性半導体メモリのワード線ドライバに関し、例えば、ＮＡＮＤ型フラッシュメモリに使用される。
不揮発性半導体メモリのメモリ容量の増大にとってメモリセルの微細化は必要不可欠である。例えば、ＮＡＮＤ型フラッシュメモリでは、近年、軽薄短小型の電子機器の主記憶メモリとして使用されるようになり、電子機器の多機能化に伴って、メモリ容量の増大のためにメモリセルの微細化が進行している。
しかし、メモリセルのサイズが縮小(shrink)される一方、ワード線ドライバ内の転送トランジスタのサイズは、書き込み時にワード線に供給する書き込み電圧の大きさに制限され、メモリセルほど小さくすることはできない。
このため、現状では、転送トランジスタのカラム方向の幅がブロック（ＮＡＮＤストリング）のカラム方向の幅よりも大きく、結果として、ワード線ドライバ内の導電線のレイアウトが複雑となり、寄生容量の増加の原因となっている（例えば、特許文献１，２参照）。
特開２００２−１４１４７７号公報 特開２００５−３９０１６号公報
本発明の例では、ワード線ドライバ内の導電線のレイアウトをシンプルにすることで寄生容量の発生を抑える技術について提案する。
本発明の例に関わる不揮発性半導体メモリは、第１方向に延び、同一のロウアドレスを有する第１及び第２ワード線と、第１ワード線を含み、第１ブロックアドレスを有する第１ブロックと、第２ワード線を含み、第２ブロックアドレスを有する第２ブロックと、第１方向に交差する第２方向に延びる第１及び第２信号線と、第１ワード線と第１信号線との間に接続される第１転送トランジスタと、第２ワード線と第２信号線との間に接続される第２転送トランジスタと、第１及び第２信号線に転送電圧を出力するための転送電圧セレクタとを備える。
本発明の例によれば、ワード線ドライバ内の導電線のレイアウトをシンプルにすることで寄生容量の発生を抑えることができる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例は、メモリセルアレイが複数のブロックから構成される不揮発性半導体メモリを対象とする。各々のブロックは、互いに異なるブロックアドレスを有し、１つのブロック内のワード線のロウアドレスは、他の１つのブロック内のワード線のロウアドレスと同一である。
このような不揮発性半導体メモリにおいて、それぞれ異なるブロック内に配置され、同一のロウアドレスを有する複数本のワード線に転送電圧を供給するための信号線を２本以上設ける。
具体的には、同一のロウアドレスを有する複数本のワード線について、それぞれ転送トランジスタを介して共通の１つの信号線に接続するのではなく、例えば、同一のロウアドレスを有する第１及び第２ワード線について、第１ワード線を第１信号線に接続し、第２ワード線を第２信号線に接続する、という構成を採用する。
このような構成によれば、転送トランジスタのカラム方向のピッチがブロック（ＮＡＮＤストリング）のピッチより大きくなっても、ワード線ドライバ内の導電線のレイアウトが複雑にならないため、寄生容量の増加を回避できる。
２． 実施の形態
ＮＡＮＤ型フラッシュメモリを例に実施の形態を説明する。
(1) 全体図
図１は、ＮＡＮＤ型フラッシュメモリの全体図を示している。
メモリセルアレイ１１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊから構成される。複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊの各々は、複数のセルユニットを有し、複数のセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
データラッチ回路１２は、読み出し／書き込み時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ(input/output)バッファ１３は、データのインターフェイス回路として、アドレスバッファ１４は、アドレス信号のインターフェイス回路として機能する。
アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。
ロウデコーダ１５は、ブロックアドレス信号に基づいて、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊのうちの１つを選択し、ロウアドレス信号に基づいて、選択されたブロック内の複数のワード線のうちの１つを選択する。ワード線ドライバ１７は、選択されたブロック内の複数のワード線を駆動する。
カラムデコーダ１６は、カラムアドレス信号に基づいて、複数のビット線のうちの１つを選択する。
基板電圧制御回路１８は、半導体基板の電圧を制御する。具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電圧を動作モードに応じて制御する。
例えば、基板電圧制御回路１８は、読み出し／書き込み時には、ｐ型ウェル領域を０Ｖに設定し、消去時には、ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電圧に設定する。
電圧発生回路１９は、ワード線ドライバ１７を制御する電圧、さらに、選択されたブロック内の複数のワード線に供給する転送電圧を発生する。
転送電圧セレクタ２４は、動作モード、選択されたワード線の位置などの情報に基づいて、選択されたブロック内の複数のワード線の各々に供給する転送電圧の値を選択する。
例えば、書き込み時には、選択されたブロック内の選択されたワード線には書き込み電圧が転送電圧として供給され、選択されたブロック内の非選択のワード線には書き込み電圧よりも低いパス電圧が転送電圧として供給される。
また、読み出し時には、選択されたブロック内の選択されたワード線には読み出し電圧が転送電圧として供給され、選択されたブロック内の非選択のワード線には読み出し電圧よりも高い電圧が転送電圧として供給される。
制御回路２０は、例えば、基板電圧制御回路１８及び電圧発生回路１９の動作を制御する。
(2) メモリセルアレイとワード線ドライバ
図２は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイとワード線ドライバとを示している。
メモリセルアレイ１１は、カラム方向に配置される複数のブロックＢＫ１，ＢＫ２，・・・から構成される。
各々のブロックは、ロウ方向に配置される複数のセルユニットを有する。複数のセルユニットの各々は、直列接続された複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとから構成される。
セルユニットは、例えば、図３に示すようなレイアウトを有する。セルユニットのカラム方向の断面構造は、例えば、図４に示すような構造となる。
セルユニットの一端は、ビット線ＢＬ１，ＢＬ２，・・・ＢＬｍに接続され、他端は、ソース線ＳＬに接続される。
メモリセルアレイ１１上には、複数のワード線ＷＬ１，・・・ＷＬｎ，・・・と複数の選択ゲート線ＳＧＳ１，ＳＧＤ１，・・・が配置される。
例えば、ブロックＢＫ１内には、ｎ（ｎは複数）本のワード線ＷＬ１，・・・ＷＬｎと２本の選択ゲート線ＳＧＳ１，ＳＧＤ１が配置される。ワード線ＷＬ１，・・・ＷＬｎ及び選択ゲート線ＳＧＳ１，ＳＧＤ１は、ロウ方向に延び、それぞれ、ワード線ドライバ１７（ＤＲＶ１）内の転送トランジスタユニット２１（ＢＫ１）を介して、信号線（コントロールゲート線）ＣＧ１，・・・ＣＧｎ及び信号線ＳＧＳＶ１，ＳＧＤＶ１に接続される。
信号線ＣＧ１，・・・ＣＧｎ，ＳＧＳＶ１，ＳＧＤＶ１は、それぞれロウ方向に交差するカラム方向に延び、転送電圧セレクタ２４に接続される。
転送トランジスタユニット２１（ＢＫ１）は、電源電圧Ｖｃｃよりも高い転送電圧を転送できるように、高耐圧(high voltage)タイプＭＩＳＦＥＴから構成される。
ワード線ドライバ１７（ＤＲＶ１）内のブースタ２２は、ロウデコーダ１５から出力されるデコード信号を受ける。ブースタ２２は、ブロックＢＫ１が選択されているとき、転送トランジスタユニット２１（ＢＫ１）をオンにし、ブロックＢＫ１が選択されていないとき、転送トランジスタユニット２１（ＢＫ１）をオフにする。
(3) 第１比較例
図５は、第１比較例としてのワード線ドライバ内の転送トランジスタのレイアウトを示している。
ブロックＢＫ１，ＢＫ２，・・・内のＮＡＮＤストリング２３は、直列接続される複数のメモリセルから構成される。本例では、ＮＡＮＤストリング２３は、６個のメモリセルから構成されると仮定する。この場合、１つのブロック内には、６本のワード線ＷＬ１，ＷＬ２，・・・ＷＬ６が配置される。
ワード線ＷＬ１，ＷＬ２，・・・ＷＬ６は、例えば、半導体基板上の配線層Ｍ０に形成される。
メモリセルアレイ１１の一端側には、ブロックＢＫ１，ＢＫ２，・・・に対応して転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・が配置される。また、転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・は、ＭＩＳＦＥＴから構成され、その向きは、全て同じである。即ち、転送トランジスタＴｒは、転送電圧の転送経路(チャネル長方向)がカラム方向となるレイアウトで配置される。
転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・上には、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６が配置される。また、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６と転送トランジスタＴｒとは、導電線２５により互いに接続される。
導電線２５は、例えば、配線層Ｍ０上の配線層Ｍ１に形成され、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６は、例えば、配線層Ｍ１上の配線層Ｍ２に形成される。
ここで、転送トランジスタＴｒのカラム方向のサイズＬｙは、ＮＡＮＤストリング２３のカラム方向のサイズＬｎと同じか又はそれよりも小さい。
このため、本例では、１つのブロック内の６本のワード線ＷＬ１，ＷＬ２，・・・ＷＬ６に対応する６個の転送トランジスタＴｒは、ＮＡＮＤストリング２３のカラム方向の幅Ｌｎ内で、単純に一列に並べてレイアウトされる。
この場合、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６は、転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・内の６個の転送トランジスタＴｒの直上に配置できる。言い換えると、転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・内の１個の転送トランジスタＴｒの直上に信号線ＣＧ１，ＣＧ２，・・・ＣＧ６のうちの１本を配置する、というレイアウトを採用できる。
従って、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６と転送トランジスタＴｒとを接続するための導電線２５は、短く、かつ、簡単なレイアウトとなる。
(4) 第２比較例
図６は、第２比較例としてのワード線ドライバ内の転送トランジスタのレイアウトを示している。
図６が図５と異なる点は、転送トランジスタＴｒのカラム方向のサイズＬｙがＮＡＮＤストリング２３のカラム方向のサイズＬｎよりも大きい点にある。
微細化技術の進展に伴う転送トランジスタのシュリンクの進行は、メモリセルのシュリンクの進行よりも遅く、現状のＮＡＮＤ型フラッシュメモリのほとんどは、転送トランジスタＴｒのカラム方向のサイズＬｙがＮＡＮＤストリング２３のカラム方向のサイズＬｎよりも大きくなっている。
このため、１つのブロック内の６本のワード線ＷＬ１，ＷＬ２，・・・ＷＬ６に対応する６個の転送トランジスタＴｒを、ＮＡＮＤストリング２３のカラム方向の幅Ｌｎ内で、単純に一列に並べてレイアウトすることができない。
そこで、本例では、転送トランジスタＴｒのカラム方向のサイズＬｙの３倍がＮＡＮＤストリング２３のカラム方向のサイズＬｎの４倍と同じか又はそれよりも小さくなるようにする。
この場合、転送トランジスタＴｒのアレイとしては、カラム方向の４個のＮＡＮＤストリング２３に対して、３（カラム方向）×８（ロウ方向）になる。また、ブロックＢＫ１，ＢＫ２，・・・に対応する転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・のレイアウトは不規則になる。
その結果、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６の数が６本のままであると、物理的に、全ての転送トランジスタＴｒの直上に信号線ＣＧ１，ＣＧ２，・・・ＣＧ６のうちの１本を配置することができない。
これにより、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６と転送トランジスタＴｒとを接続するための導電線２５は、長く、かつ、複雑なレイアウトとなる。
また、導電線２５は、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６よりも下層（半導体基板側）にあるため、導電線２５が長くなるということは、それに生じる寄生容量が増加することを意味する。
寄生容量の増加は、信号速度を低下させるため、導電線２５が長くかつ複雑になることは、書き込み／読み出し速度の向上にとっては好ましくない。
(5) 第１実施例
図７は、第１実施例としてのワード線ドライバ内の転送トランジスタのレイアウトを示している。
第１実施例の特徴は、カラム方向に延び、転送電圧をワード線に導くための信号線の数が第１及び第２比較例よりも多くなっている点にある。
具体的には、同一のロウアドレスを有する複数のワード線に対して２本以上の信号線を設ける。但し、これは、ブロック内の少なくとも１つのワード線に対して満たしていれば足りる。即ち、ブロック内のワード線の数が６本の場合には、信号線の数としては７本以上あることが第１実施例の条件となる。
ブロックＢＫ１，ＢＫ２，・・・内のＮＡＮＤストリング２３は、第１及び第２比較例と同様に、６個のメモリセルから構成されると仮定する。従って、１つのブロック内には、６本のワード線ＷＬ１，ＷＬ２，・・・ＷＬ６が配置される。
ワード線ＷＬ１，ＷＬ２，・・・ＷＬ６は、例えば、半導体基板上の配線層Ｍ０に形成される。
メモリセルアレイ１１の一端側には、ブロックＢＫ１，ＢＫ２，・・・に対応して転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・が配置される。また、転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・は、ＭＩＳＦＥＴから構成される。
ここでは、転送トランジスタＴｒの向きは、第１及び第２比較例と同様に、全て同じで、かつ、転送電圧の転送経路(チャネル長方向)がカラム方向となるようにする。
転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・上には、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６，ＣＧ１’，ＣＧ２’，・・・ＣＧ５’が配置される。ワード線ＷＬ１，・・・ＷＬ５に対応する信号線の数は、それぞれ２本、ワード線ＷＬ６に対応する信号線の数は１本である。
従って、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６，ＣＧ１’，ＣＧ２’，・・・ＣＧ５’の合計は、１１本である。
また、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６，ＣＧ１’，ＣＧ２’，・・・ＣＧ５’と転送トランジスタＴｒとは、導電線２５により互いに接続される。
導電線２５は、例えば、配線層Ｍ０上の配線層Ｍ１に形成され、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６，ＣＧ１’，ＣＧ２’，・・・ＣＧ５’は、例えば、配線層Ｍ１上の配線層Ｍ２に形成される。
ここで、転送トランジスタＴｒのアレイは、第２比較例と同様に、カラム方向の４個のＮＡＮＤストリング２３に対して、３（カラム方向）×８（ロウ方向）である。この場合、ブロックＢＫ１，ＢＫ２，・・・に対応する転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・のレイアウトは、第２比較例と同様に、不規則となる。
しかし、第１実施例では、ワード線ＷＬ１，・・・ＷＬ５に対応する信号線がそれぞれ２本設けられている。
その結果、各々の転送トランジスタＴｒの近傍にそれに接続する信号線を配置することができるため、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６，ＣＧ１’，ＣＧ２’，・・・ＣＧ５’と転送トランジスタＴｒとを接続するための導電線２５は、短く、かつ、簡単なレイアウトとなる。
従って、導電線２５に生じる寄生容量が増加することはなく、書き込み／読み出し速度の向上を図ることができる。
尚、信号線ＣＧ１，ＣＧ２，・・・ＣＧ５と信号線ＣＧ１’，ＣＧ２’，・・・ＣＧ５’については、両者に同時に転送電圧を供給してもよいし、いずれか一方のみに転送電圧を供給してもよい。
(6) 第２実施例
図８及び図９は、第２実施例としてのワード線ドライバ内の転送トランジスタのレイアウトを示している。
第２実施例は、第１実施例の応用例であるため、第１実施例の特徴の全てを含んでいる。従って、ここでは、第１実施例と異なる部分についてのみ説明する。
第２実施例では、第１実施例の回路に対して、さらに、ＣＧ（コントロールゲート線）デコーダ２６が追加される。
即ち、図８の場合、ＣＧデコーダ２６は、転送電圧セレクタ２４と信号線ＣＧ１，ＣＧ２，・・・ＣＧ６，ＣＧ１’，ＣＧ２’，・・・ＣＧ５’との間に接続される。また、図９の場合、ＣＧデコーダは、転送電圧セレクタと一体となって、転送電圧セレクタ・ＣＧデコーダ２４’を構成する。
ＣＧデコーダ２４’，２６は、選択されたブロック内のワード線に接続される信号線のみに転送電圧を供給する機能を有する。
例えば、ブロックＢＫ１が選択されるとき、ブロックＢＫ１内のワード線ＷＬ１，ＷＬ２，・・・ＷＬ６に転送する転送電圧は、ＣＧデコーダ２４’，２６から信号線ＣＧ１，ＣＧ２，・・・ＣＧ６に選択的に出力される。
また、ブロックＢＫ２が選択されるとき、ブロックＢＫ２内のワード線ＷＬ１，ＷＬ２，・・・ＷＬ６に転送する転送電圧は、ＣＧデコーダ２４’，２６から信号線ＣＧ１’，ＣＧ２’，・・・ＣＧ５’，ＣＧ６に選択的に出力される。
このように、非選択のブロックに接続される信号線には転送電圧を出力しないことで、信号線の増加による寄生容量の増加を抑制できる。
(7) 第３実施例
図１０は、第３実施例としてのワード線ドライバ内の転送トランジスタのレイアウトを示している。
第３実施例は、第１実施例の変形例であるため、第１実施例と同じ部分についての説明は省略する。
第２実施例が第１実施例と異なる点は、信号線の数にある。
第２実施例では、ワード線ＷＬ１，・・・ＷＬ６に対応する信号線の数がそれぞれ２本存在するため、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６，ＣＧ１’，ＣＧ２’，・・・ＣＧ６’の合計は、１２本である。
このように、信号線の数を１つのブロック内のワード線の数のｍ（ｍは２以上の自然数）倍とすることで、ワード線に関する特性のばらつきを抑えることができる。
また、信号線ＣＧ１，ＣＧ２，・・・ＣＧ６，ＣＧ１’，ＣＧ２’，・・・ＣＧ６’と転送トランジスタＴｒとを接続するための導電線２５は、短く、かつ、簡単なレイアウトとなる。
(8) 第４実施例
図１１及び図１２は、第４実施例としてのワード線ドライバ内の転送トランジスタのレイアウトを示している。
第４実施例は、第３実施例の応用例であるため、第３実施例の特徴の全てを含んでいる。従って、ここでは、第３実施例と異なる部分についてのみ説明する。
第４実施例では、第３実施例の回路に対して、さらに、ＣＧデコーダ２６が追加される。
即ち、図１１の場合、ＣＧデコーダ２６は、転送電圧セレクタ２４と信号線ＣＧ１，ＣＧ２，・・・ＣＧ６，ＣＧ１’，ＣＧ２’，・・・ＣＧ６’との間に接続される。また、図１２の場合、ＣＧデコーダは、転送電圧セレクタと一体となって、転送電圧セレクタ・ＣＧデコーダ２４’を構成する。
ＣＧデコーダ２４’，２６は、選択されたブロック内のワード線に接続される信号線のみに転送電圧を供給する機能を有する。
例えば、ブロックＢＫ１が選択されるとき、ブロックＢＫ１内のワード線ＷＬ１，ＷＬ２，・・・ＷＬ６に転送する転送電圧は、ＣＧデコーダ２４’，２６から信号線ＣＧ１，ＣＧ２，・・・ＣＧ６に選択的に出力される。
また、ブロックＢＫ２が選択されるとき、ブロックＢＫ２内のワード線ＷＬ１，ＷＬ２，・・・ＷＬ６に転送する転送電圧は、ＣＧデコーダ２４’，２６から信号線ＣＧ１’，ＣＧ２’，・・・ＣＧ６’に選択的に出力される。
このように、非選択のブロックに接続される信号線には転送電圧を出力しないことで、信号線の増加による寄生容量の増加を抑制できる。
(9) 第５実施例
第５実施例は、デイバス構造に関する。
図１３及び図１４は、転送トランジスタのデバイス構造の例を示している。図１４は、図１３のＸＩＶ−ＸＩＶ線に沿う断面図である。
半導体基板３１内にはＳＴＩ(shallow trench isolation)構造の素子分離絶縁層３２が形成される。素子分離絶縁層３２により取り囲まれた半導体基板（素子領域）３１上には、転送トランジスタＴｒとしてのＭＩＳＦＥＴが形成される。
転送トランジスタＴｒは、ソース・ドレイン拡散層３３と、ソース・ドレイン拡散層３３間のチャネル上のゲート絶縁層３４と、ゲート絶縁層３４上のゲート電極３５とから構成される。
ゲート電極３５には、ゲート導電線３６が接続される。ゲート導電線３６は、メタルから構成され、配線層Ｍ０内に形成される。
ワード線ＷＬ１，ＷＬ２，・・・ＷＬ６も、メタルから構成され、配線層Ｍ０内に形成される。また、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ６は、メモリセルアレイ内では、導電性ポリシリコン（メモリセルのコントロールゲート電極）から構成される。
ワード線ＷＬ１，ＷＬ２，・・・ＷＬ６としてのメタルと導電性ポリシリコンとは、メモリセルアレイの縁部でコンタクトプラグにより互いに結合される。
導電線２５’，２５は、配線層Ｍ０，Ｍ１内に形成され、転送トランジスタＴｒと信号線ＣＧ１，ＣＧ２，・・・ＣＧ６，ＣＧ１’，ＣＧ２’，・・・ＣＧ５’とを電気的に接続する。信号線ＣＧ１，ＣＧ２，・・・ＣＧ６，ＣＧ１’，ＣＧ２’，・・・ＣＧ５’は、配線層Ｍ２に形成される。
導電線２５’，２５及び信号線ＣＧ１，ＣＧ２，・・・ＣＧ６，ＣＧ１’，ＣＧ２’，・・・ＣＧ５’共に、メタルから構成される。
(10) 第６実施例
第６実施例は、メモリセルアレイとワード線ドライバとの位置関係に関する。
図１５乃至図１８は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイとワード線ドライバとを示している。
第６実施例の特徴は、メモリセルアレイ１１の両端に、それぞれワード線ドライバ１７（ＤＲＶ１），１７（ＤＲＶ２），・・・が配置されている点にある。
ワード線ドライバ１７（ＤＲＶ１）は、ブロックＢＫ１内のワード線ＷＬ１，ＷＬ２，・・・ＷＬｎを駆動する。同様に、ワード線ドライバ１７（ＤＲＶ２），１７（ＤＲＶ３），１７（ＤＲＶ４），・・・は、ブロックＢＫ２，ＢＫ３，ＢＫ４，・・・内のワード線を駆動する。
ここで、図１５及び図１６では、ＣＤデコーダ２６は、転送電圧セレクタ２４と信号線ＣＧ１Ｌ，ＣＧ２Ｌ，・・・ＣＧ６Ｌ，ＣＧ１’Ｌ，ＣＧ２’Ｌ，・・・ＣＧ６’Ｌ，ＣＧ１Ｒ，ＣＧ２Ｒ，・・・ＣＧ６Ｒ，ＣＧ１’Ｒ，ＣＧ２’Ｒ，・・・ＣＧ６’Ｒとの間に接続される。
また、図１７及び図１８の場合、ＣＤデコーダは、転送電圧セレクタと一体となって、転送電圧セレクタ・ＣＧデコーダ２４’を構成する。
ＣＧデコーダ２４’，２６は、選択されたブロック内のワード線に接続される信号線のみに転送電圧を供給する。
例えば、ブロックＢＫ１が選択されるとき、ブロックＢＫ１内のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１ｎに転送する転送電圧は、ＣＧデコーダ２４’，２６からメモリセルアレイ１１の左側の信号線ＣＧ１Ｌ，ＣＧ２Ｌ，・・・ＣＧ６Ｌに選択的に出力される。
ブロックＢＫ２が選択されるとき、ブロックＢＫ２内のワード線に転送する転送電圧は、ＣＧデコーダ２４’，２６からメモリセルアレイ１１の左側の信号線ＣＧ１’Ｌ，ＣＧ２’Ｌ，・・・ＣＧ６’Ｌに選択的に出力される。
ブロックＢＫ３が選択されるとき、ブロックＢＫ３内のワード線に転送する転送電圧は、ＣＧデコーダ２４’，２６からメモリセルアレイ１１の右側の信号線ＣＧ１Ｒ，ＣＧ２Ｒ，・・・ＣＧ６Ｒに選択的に出力される。
ブロックＢＫ４が選択されるとき、ブロックＢＫ４内のワード線に転送する転送電圧は、ＣＧデコーダ２４’，２６からメモリセルアレイ１１の右側の信号線ＣＧ１’Ｒ，ＣＧ２’Ｒ，・・・ＣＧ６’Ｒに選択的に出力される。
このような構成によれば、メモリセルアレイ１１の両端に、それぞれワード線ドライバ１７（ＤＲＶ１），１７（ＤＲＶ２），・・・が配置されているため、図２に比べて、転送トランジスタユニット２１（ＢＫ１），・・・のレイアウトに余裕ができる。
(11) その他
本発明の例は、ＮＡＮＤストリングを構成するメモリセルの数に限定されることはない。転送トランジスタユニット内のＭＩＳＦＥＴの向きについても、上述の実施の形態に限定されることはない。
例えば、転送トランジスタは、転送電圧の転送経路（チャネル長方向）がロウ方向であってもよい。また、転送トランジスタユニットは、転送電圧の転送経路がカラム方向のＭＩＳＦＥＴと転送電圧の転送経路がロウ方向のＭＩＳＦＥＴとの組み合わせにより構成してもよい。
また、ワード線が形成される配線層、信号線が形成される配線層、及び、導電線が形成される配線層は、それぞれ異なるのが好ましいが、これに限定されることはない。
例えば、ワード線が形成される配線層の一部又は全部と、ワード線と信号線とを接続する導電線が形成される配線層の一部又は全部とを同じ配線層に形成してもよい。
上述の実施の形態は、ＮＡＮＤ型フラッシュメモリについて説明したが、本発明の例は、メモリセルアレイが複数のブロックから構成される不揮発性半導体メモリ全般に適用可能である。
３． むすび
本発明の例によれば、ワード線ドライバ内の導電線のレイアウトをシンプルにすることで寄生容量の発生を抑えることができる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
ＮＡＮＤ型フラッシュメモリを示す図。 メモリセルアレイとワード線ドライバを示す図。 セルユニットを示す平面図。 セルユニットを示す断面図。 第１比較例としてのレイアウトを示す図。 第２比較例としてのレイアウトを示す図。 第１実施例としてのレイアウトを示す図。 第２実施例としてのレイアウトを示す図。 第２実施例としてのレイアウトを示す図。 第３実施例としてのレイアウトを示す図。 第４実施例としてのレイアウトを示す図。 第４実施例としてのレイアウトを示す図。 第５実施例としてのデバイス構造を示す図。 図１３のＸＩＶ−ＸＩＶ線に沿う断面図。 第６実施例としてのレイアウトを示す図。 第６実施例としてのレイアウトを示す図。 第６実施例としてのレイアウトを示す図。 第６実施例としてのレイアウトを示す図。
符号の説明
１１： メモリセルアレイ、 １２： データラッチ回路、 １３： Ｉ／Ｏバッファ、 １４： アドレスバッファ、 １５： ロウデコーダ、 １６： カラムデコーダ、 １７： ワード線ドライバ、 １８： 基板電圧制御回路、 １９： 電圧発生回路、 ２０： 制御回路、 ２１： 転送トランジスタユニット、 ２２： ブースタ、 ２３： ＮＡＮＤストリング、 ２４： 転送電圧セレクタ、 ２５： 導電線、 ２６： ＣＧデコーダ。

Claims (5)

  1. 第１方向に延び、同一のロウアドレスを有する第１及び第２ワード線と、前記第１ワード線を含み、第１ブロックアドレスを有する第１ブロックと、前記第２ワード線を含み、第２ブロックアドレスを有する第２ブロックと、前記第１方向に交差する第２方向に延びる第１及び第２信号線と、前記第１ワード線と前記第１信号線との間に接続される第１転送トランジスタと、前記第２ワード線と前記第２信号線との間に接続される第２転送トランジスタと、前記第１及び第２信号線に転送電圧を出力するための転送電圧セレクタとを具備することを特徴とする不揮発性半導体メモリ。
  2. さらに、前記第１信号線と前記第１トランジスタの間に接続される第１導電線と、前記第２信号線と前記第２トランジスタの間に接続される第２導電線とを具備することを特徴とする請求項１に記載の不揮発性半導体メモリ。
  3. 前記第１及び第２ワード線が形成される配線層、前記第１及び第２信号線が形成される配線層、及び、前記第１及び第２導電線が形成される配線層は、それぞれ異なることを特徴とする請求項２に記載の不揮発性半導体メモリ。
  4. さらに、前記第１ブロックが選択されるとき、前記転送電圧を前記第１信号線に選択的に出力し、前記第２ブロックが選択されるとき、前記転送電圧を前記第２信号線に選択的に出力するＣＧデコーダを具備することを特徴とする請求項３に記載の不揮発性半導体メモリ。
  5. 前記第１及び第２ブロックがそれぞれｎ（ｎは複数）本のワード線を有する場合、さらに、前記第１ブロック内の前記ｎ本のワード線に対応するｎ本の信号線と、前記第２ブロック内の前記ｎ本のワード線に対応するｎ本の信号線とを具備し、前記ＣＧデコーダは、前記第１ブロックが選択されるとき、前記転送電圧を前記第１ブロック内の前記ｎ本のワード線に対応する前記ｎ本の信号線に選択的に出力し、前記第２ブロックが選択されるとき、前記転送電圧を前記第２ブロック内の前記ｎ本のワード線に対応する前記ｎ本の信号線に選択的に出力することを特徴とする請求項４に記載の不揮発性半導体メモリ。
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