JP2008227171A - 不揮発性半導体メモリ - Google Patents

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Abstract

【課題】チップサイズの増大なく、電源電位を安定供給するレイアウトを提案する。
【解決手段】本発明の例に係る不揮発性半導体メモリは、複数のセルユニットから構成されるメモリセルアレイ１２Ａ，１２Ｂと、メモリセルアレイ１２Ａ，１２Ｂの第１方向の一端側に配置される電源パッド１９と、メモリセルアレイ１２Ａ，１２Ｂの第１方向の他端側に配置されるページバッファ１３Ａ−ｕ，１３Ｂ−ｕと、メモリセルアレイ１２Ａ，１２Ｂ上に配置され、第１方向に延びる複数のビット線ＢＬ（Ｍ１）と、メモリセルアレイ１２Ａ，１２Ｂ上の複数のビット線ＢＬ（Ｍ１）上に配置され、電源パッド１９及びページバッファ１３Ａ−ｕ，１３Ｂ−ｕを接続する第１電源線Ｖｓｓ（Ｍ２）とを備える。
【選択図】 図１３

Description

本発明は、不揮発性半導体メモリの配線レイアウトに関する。
不揮発性半導体メモリ、特に、ＮＡＮＤ型フラッシュメモリは、大容量かつ不揮発という特長を生かし、最近では、様々な電子機器に使用されている。
ＮＡＮＤ型フラッシュメモリの場合、セルユニットは、直列接続される複数のメモリセルと、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。これをＮＡＮＤストリングと称している。
ここで、大容量化によってメモリセル及びセレクトゲートトランジスタがサイズダウンされてくると、メモリセルアレイ上に配置される導電線の使い方や接続方法を適宜工夫しないとその抵抗値が問題となってくる。
例えば、セルユニットの一端側のソース拡散層に接続されるセルソース線、及び、メモリセルとセレクトゲートトランジスタとが配置されるセルウェル領域に接続されるセルウェル線については、その抵抗値をできるだけ低くして、ソース拡散層及びセルウェル領域の電位を安定化させることが必要である。
特許文献１においては、メモリセルアレイ上に配置される複数のメタル層のうちの１つ（最上層）をセルソース線とセルウェル線のために最大限に活用し、これら導電線の抵抗値を低くする試みがなされている。
ところで、不揮発性半導体メモリでは、世代ごとに、チップ特性や、チップサイズなどの観点から、回路のアーキテクチャ及びレイアウトが決定される。
そのうちの一つに、チップの一辺のみにパッドを配置し、かつ、メモリセルアレイのカラム方向の両端にページバッファ（センスアンプ）を配置する、というものがある。
この場合、チップ内の全ての回路に電源電位Ｖｄｄ、Ｖｓｓを安定的に与えるための電源線のレイアウトを考えなければならない。
既に述べたように、メモリセルアレイ上には、セルソース線及びセルウェル線が配置される。このため、電源線は、メモリセルアレイ上のエリアを除く、チップの縁に沿ってレイアウトされることが多い。
しかし、電源線をチップの縁に沿って配置すると、その分だけ、チップサイズが大きくなる、という問題がある。
特開２００６−２４５５４７号公報
本発明は、チップサイズの増大なく、安定的に電源電位を供給可能な不揮発性半導体メモリの電源線のレイアウトについて提案する。
本発明の例に係る不揮発性半導体メモリは、複数のセルユニットから構成されるメモリセルアレイと、メモリセルアレイの第１方向の一端側に配置される電源パッドと、メモリセルアレイの第１方向の他端側に配置されるページバッファと、メモリセルアレイ上に配置され、第１方向に延びる複数のビット線と、メモリセルアレイ上の複数のビット線上に配置され、電源パッドとページバッファとを接続する第１電源線とを備える。
本発明によれば、チップサイズの増大なく、安定的に電源電位を供給可能な不揮発性半導体メモリの電源線のレイアウトを実現できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明では、電源線をメモリセルアレイ上に配置するレイアウトを採用する。
また、メモリセルアレイの第１方向（カラム方向）の両端にページバッファ（センスアンプ）が配置されるメモリコアアーキテクチャに対応できるように、本発明に係る電源線を用いて、メモリセルアレイの第１方向の一端側に配置される電源パッドからメモリセルアレイの第１方向の他端側に配置されるページバッファに電源電位を供給する。
これにより、チップサイズの増大なく、チップ内に配置される全ての回路に対して、安定的に電源電位Ｖｄｄ，Ｖｓｓを供給する。
ところで、メモリセルアレイ上に配置されるセルソース線及びセルウェル線は、本発明に係る電源線と同一導電層内にも配置される。この場合、電源線、セルソース線及びセルウェル線を並べて配置すると共に、メモリセルアレイ内のシャントエリア上にセルソース線及びセルウェル線を配置することで、これら全ての導電線の低抵抗化を実現する。
また、電源線をメモリセルアレイ上に配置すると、電源線と他の導電線（例えば、ビット線）との寄生容量が問題となる場合がある。
例えば、消去動作時にセルウェル領域に消去電位を与えると、この消去電位は、セルユニットのドレイン拡散層を経由してビット線を充電する。この後、セルウェル領域を接地電位にすると、ビット線の電位の低下速度は、電源線に覆われているエリアとそうでないエリアとで異なるため、ビット線の電位を強制的に放電するタイミングを決めるのが難しくなる。
そこで、本発明では、第一に、メモリセルアレイ上の電源線を蛇行させながら第１方向に延ばすレイアウトを採用する。
この場合、全てのビット線について、電源線に覆われる部分の割合を一定範囲内に収めることができるため、ビット線に生じる寄生容量のばらつきを小さくできる。このため、消去動作時に、ビット線の電位の低下速度に大きなばらつきが発生することもない。
また、第二に、本発明では、メモリセルアレイ上を除くエリア内にも電源線を配置し、消去動作時にメモリセルアレイ上の電源線をフローティング状態にするアーキテクチャを採用する。
この場合にも、ビット線を蛇行させた場合と同様に、消去動作時に、ビット線の電位の低下速度に大きなばらつきが発生することを防止できる。
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
(1) チップレイアウト
図１は、本発明が適用されるチップレイアウトの例を示している。
このチップレイアウトの重要な点は、メモリセルアレイ１２Ａ，１２Ｂの第１方向の一端側にパッドエリア（電源パッド）が配置され、メモリセルアレイ１２Ａ，１２Ｂの第１方向の他端側にページバッファ（センスアンプ）１３Ａ−ｕ，１３Ｂ−ｕが配置される点にある。
このようなレイアウトは、全ビット線を同時にセンスすることができるＡＢＬ(All Bit Line)センスアンプアーキテクチャを採用する場合や、ビット線シールド方式のセンスアンプアーキテクチャにおいてレイアウトピッチを緩和する場合などに使用される。
レイアウトの詳細について説明する。
チップ１１は、方形を有し、チップ１１上には、２つのメモリセルアレイ１２Ａ，１２Ｂが配置される。但し、メモリセルアレイは、チップ１１上に１つでもよいし、又は、３つ以上であってもよい。
メモリセルアレイ１２Ａ，１２Ｂは、第１方向に配置されるｎ（ｎは、２以上の自然数）個のブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１から構成される。
ブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１の各々は、第１方向に直交する第２方向に配置される複数のセルユニットＣＵから構成される。
セルユニットＣＵは、ＮＡＮＤ型フラッシュメモリの場合には、図２に示すように、第１方向に直列接続される複数のメモリセルＭＣと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとから構成されるＮＡＮＤストリングである。
メモリセルアレイ１２Ａ，１２Ｂ上には、それぞれ、第１方向に延びる複数のビット線ＢＬが配置される。
メモリセルアレイ１２Ａ，１２Ｂの第１方向の両端には、ページバッファ（ＰＢ）１３Ａ−ｕ，１３Ｂ−ｕ，１３Ａ−ｄ，１３Ｂ−ｄが配置される。
ページバッファ１３Ａ−ｕ，１３Ｂ−ｕ，１３Ａ−ｄ，１３Ｂ−ｄは、リード／ライト時に、リードデータ／ライトデータを一時的に記憶する機能を有する。ページバッファ１３Ａ−ｕ，１３Ｂ−ｕ，１３Ａ−ｄ，１３Ｂ−ｄは、リード時、又は、ライト／イレーズ動作のベリファイ時に、センスアンプ（Ｓ／Ａ）として機能する。
メモリセルアレイ１２Ａ，１２Ｂの第２方向の一端（チップ１１の縁側の端部とは反対側の端部）には、ロウデコーダ（ＲＤＣ）１４Ａ，１４Ｂが配置される。但し、ロウデコーダは、メモリセルアレイ１２Ａ，１２Ｂの第２方向の両端に配置してもよい。
前者のレイアウトは、メモリセルアレイの片側のみにロウデコーダが配置されることから片側ロウデコーダアーキテクチャと称し、後者のレイアウトは、メモリセルアレイの両側にロウデコーダが配置されることから両側ロウデコーダアーキテクチャと称する。
また、メモリセルアレイ１２Ａ，１２Ｂの第１方向の一端側には、チップ１１の縁に沿ってパッドエリア１６が配置される。ページバッファ１３Ａ−ｄ，１３Ｂ−ｄとパッドエリア１６との間には、周辺回路１５が配置される。
図３は、ビット線とページバッファとの関係を示している。
メモリセルアレイ１２Ａ，１２Ｂ内には、ｍ（ｍは、２以上の自然数）本のビット線ＢＬ０，ＢＬ１，・・・ＢＬｍ−１が配置される。
ビット線ＢＬ０，ＢＬ２，・・・ＢＬｍ−２は、ページバッファ１３Ａ−ｕ，１３Ｂ−ｕに接続され、ビット線ＢＬ１，ＢＬ３，・・・ＢＬｍ−１は、ページバッファ１３Ａ−ｄ，１３Ｂ−ｄに接続される。
但し、このアーキテクチャは、一例であるので、ビット線とページバッファとの接続関係がこれに限られることはない。
例えば、本例に代えて、ビット線ＢＬ０，ＢＬ１，ＢＬ４，ＢＬ５，・・・をページバッファ１３Ａ−ｕ，１３Ｂ−ｕに接続し、ビット線ＢＬ２，ＢＬ３，ＢＬ６，ＢＬ７，・・・をページバッファ１３Ａ−ｄ，１３Ｂ−ｄに接続する、というアーキテクチャを採用してもよい。
以上のようなアーキテクチャにおいて、本発明では、図４の矢印に示すように、メモリセルアレイ１２Ａ，１２Ｂの一端側に配置されるパッドエリア（電源パッド）１６からメモリセルアレイ１２Ａ，１２Ｂの他端側に配置されるページバッファ１３Ａ−ｕ，１３Ｂ−ｕに電源電位Ｖｄｄ，Ｖｓｓを供給する。
(2) 電源線レイアウト
電源線レイアウトの具体例について説明する。
A. 第１例
図５は、電源線レイアウトの第１例を示している。
同図（ａ）は、メモリセルアレイ上に配置される複数のメタル層のうちの１つ、例えば、半導体基板側から第３番目のメタル層Ｍ２内の導電線のレイアウトを示している。同図（ｂ）は、同図（ａ）の導電線の直下に配置される導電線及びメモリセルアレイを示している。
メモリセルアレイ１２Ａ，１２Ｂ上には、第１方向に延びるビット線ＢＬが配置される。ビット線ＢＬは、半導体基板側から第２番目のメタル層Ｍ１内に配置される。また、メモリセルアレイ１２Ａ，１２Ｂ内には、第１方向に延びるシャントエリアＳＨが配置される。
シャントエリアＳＨは、第２方向に所定の間隔で配置される。
シャントエリアＳＨは、セルソース線、ウェル配線、及び、選択ゲート線の抵抗を低抵抗化するためのシャント配線、並びに、コンタクトホールが形成される領域である。
シャントエリアＳＨ上には、第１方向に延びる導電線ＣＬ１，ＣＬ２が配置される。導電線ＣＬ１，ＣＬ２は、半導体基板側から第２番目のメタル層Ｍ１内に配置される。
メモリセルアレイ１２Ａ，１２Ｂ上のビット線ＢＬ上には、電源線Ｖｓｓが配置される。電源線Ｖｓｓは、第１方向に延び、例えば、ページバッファ１３Ａ−ｕ，１３Ｂ−ｕ，１３Ａ−ｄ，１３Ｂ−ｄに接地電位を供給する。電源線Ｖｓｓは、半導体基板側から第３番目のメタル層Ｍ２内に配置される。
電源線Ｖｓｓは、メモリセルアレイ１２Ａ，１２Ｂ上を除くエリア内にも配置される。即ち、メモリセルアレイ１２Ａ，１２Ｂ上を除くエリア内では、電源線Ｖｓｓは、メタル層Ｍ１，Ｍ２内に配置され、メモリセルアレイ１２Ａ，１２Ｂを取り囲むパターンを有する。
その結果、電源線Ｖｓｓは、全体として、はしご状のレイアウトとなる。
電源線Ｖｓｓは、電源パッド１９に接続される。電源線VSSは、ページバッファ内や周辺回路内において、高抵抗な領域ができないように網目（ネットワーク）状に形成される。この網目状の配線を経て、電源(Vss)パッド１９に接続される。
尚、本例では、電源パッド１９は、１つのみ示されているが、チップ上のパッドエリア内に複数設けてもよい。
メモリセルアレイ１２Ａ，１２Ｂ上のビット線ＢＬ上及び導電線ＣＬ１，ＣＬ２上には、セルソース線ＣＥＬＳＲＣ及びセルウェル線ＣＰＷＥＬＬが配置される。
セルソース線ＣＥＬＳＲＣは、第１方向に延び、メモリセルアレイ１２Ａ，１２Ｂ内のセルユニットのソース拡散層にシャントエリアＳＨを介して所定電位（接地電位など）を供給する。セルソース線ＣＥＬＳＲＣは、半導体基板側から第３番目のメタル層Ｍ２内に配置される。
セルウェル線ＣＰＷＥＬＬは、第１方向に延び、メモリセルアレイ１２Ａ，１２Ｂ内のセルウェル領域にシャントエリアＳＨを介して所定電位（接地電位、消去電位など）を供給する。セルウェル線ＣＰＷＥＬＬは、半導体基板側から第３番目のメタル層Ｍ２内に配置される。
セルソース線ＣＥＬＳＲＣ及びセルウェル線ＣＰＷＥＬＬは、コンタクトホールＣＨを介してその下層の導電線ＣＬ１，ＣＬ２に接続される。
また、セルソース線ＣＥＬＳＲＣは、セルソース線ドライバ (CELSRC drv.)１７に接続され、セルウェル線ＣＰＷＥＬＬは、セルウェルドライバ (CPWELL drv.)１８に接続される。
そして、電源線Ｖｓｓ、セルソース線ＣＥＬＳＲＣ及びセルウェル線ＣＰＷＥＬＬは、同一導電層、半導体基板側から第３番目のメタル層Ｍ２内に配置され、互いに並んで配置される。
尚、制御信号Ａ１は、セルソース線ＣＥＬＳＲＣに接地電位を供給するための制御信号であり、制御信号Ａ２は、セルウェル線ＣＰＷＥＬＬに接地電位を供給するための制御信号である。
図６は、図５のメモリセルアレイにおけるメタル層Ｍ０のレイアウト例を示している。
図７は、図６のＶＩＩ−ＶＩＩ線に沿う断面図である。
具体的には、同図は、セルユニットＣＵ上のビット線ＢＬｋ上に電源線Ｖｓｓが配置されるエリア内における第１方向の断面図である。
Ｐ型半導体基板２１ａ内には、Ｎ型ウェル領域２１ｂ及びＰ型ウェル領域２１ｃからなるダブルウェル領域が形成される。
Ｐ型ウェル領域２１ｃ内には、セルユニットＣＵが形成される。セルユニットＣＵは、直列接続される複数のメモリセルと、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成されるＮＡＮＤストリングである。
複数のメモリセルは、Ｐ型ウェル領域２１ｃ内のｎ型拡散層により直列接続される。セルユニットＣＵの一端側には、ソース拡散層２２が形成され、他端側には、ドレイン拡散層２３が形成される。セルユニットＣＵの他端側のドレイン拡散層２３は、コンタクトプラグ２４を介してビット線ＢＬｋに接続される。ビット線ＢＬｋは、半導体基板２１ａ側から第２番目のメタル層Ｍ１内に配置される。
ビット線ＢＬｋ上には、電源線Ｖｓｓが配置される。電源線Ｖｓｓは、半導体基板２１ａ側から第３番目のメタル層Ｍ２内に配置される。
図８は、図６のＶＩＩＩ−ＶＩＩＩ線に沿う断面図であり、図９は、図６のＩＸ−ＩＸ線に沿う断面図である。
具体的には、図８は、セルユニットＣＵ上のビット線ＢＬｊ上にセルソース線ＣＥＬＳＲＣが配置されるエリア内における第１方向の断面図である。また、図９は、シャントエリアＳＨ上にセルソース線ＣＥＬＳＲＣが配置されるエリア内における第１方向の断面図である。
セルユニットＣＵのソース拡散層２２は、コンタクトプラグ２６を介して、半導体基板２１ａ側から第１番目のメタル層Ｍ０内に配置される導電線２７に接続される。導電線２７は、図６に示されるようなパターンでシャントエリアＳＨに引き出される。
そして、導電線２７は、シャントエリアＳＨにおいて、コンタクトプラグ２８を介して、半導体基板２１ａ側から第２番目のメタル層Ｍ１内に配置される導電線ＣＬ１に接続され、さらに、導電線ＣＬ１は、コンタクトプラグ２９を介して、半導体基板２１ａ側から第３番目のメタル層Ｍ２内に配置されるセルソース線ＣＥＬＳＲＣに接続される。
尚、図９のコンタクトプラグ２８，２９は、図面を分かり易くするため、図６には示さずに省略している。
図１０は、図６のＸ−Ｘ線に沿う断面図であり、図１１は、図６のＸＩ−ＸＩ線に沿う断面図である。
具体的には、図１０は、セルユニットＣＵ上のビット線ＢＬｉ上にセルウェル線ＣＰＷＥＬＬが配置されるエリア内における第１方向の断面図である。また、図１１は、シャントエリアＳＨ上にセルウェル線ＣＰＷＥＬＬが配置されるエリア内における第１方向の断面図である。
Ｐ型ウェル領域２１ｃ内のＰ＋型コンタクト領域３０Ａは、コンタクトプラグ３１Ａを介して、メタル層Ｍ１内に配置される導電線ＣＬ２に接続される。
同様に、Ｎ型ウェル領域２１ｂ内のＮ＋型コンタクト領域３０Ｂは、コンタクトプラグ３１Ｂを介して、メタル層Ｍ０内に配置される導電線３２Ｂに接続される。導電線３２Ｂは、コンタクトプラグ３３Ｂを介して、メタル層Ｍ１内に配置される導電線ＣＬ２に接続される。
導電線ＣＬ２は、コンタクトプラグ３４を介して、メタル層Ｍ２内に配置されるセルウェル線ＣＰＷＥＬＬに接続される。
以上、第１例のレイアウトによれば、電源線Ｖｓｓをメモリセルアレイ上のエリアに配置することにより、チップサイズの増大なく、チップ内に配置される全ての回路に対して、安定的に電源電位を供給できる。
ところで、電源線をメモリセルアレイ上に配置すると、電源線と他の導電線（例えば、ビット線）との寄生容量が問題となる場合がある。
例えば、図７乃至図１１に示すように、消去動作時には、まず、トランジスタＨＶをオフにしてビット線ＢＬｉ，ＢＬｊ，ＢＬｋをフローティング状態にすると共に、セルソース線ＣＥＬＳＲＣをフローティング状態にする。
この後、セルウェル領域２１ｂ、２１ｃに消去電位（例えば、２０Ｖ）Ｖｅｒａを与えると、この消去電位Ｖｅｒａは、セルユニットＣＵのソース拡散層２２を経由してセルソース線ＣＥＬＳＲＣを充電すると共に、ドレイン拡散層２３を経由してビット線ＢＬｉ、ＢＬｊ，ＢＬｋを充電する。
従って、セルソース線ＣＥＬＳＲＣの電位及びビット線ＢＬｉ、ＢＬｊ，ＢＬｋの電位は、それぞれ、消去電位ＶｅｒａからＰＮ接合による電圧降下量Ｖｆを差し引いた値（Ｖｅｒａ−Ｖｆ）になる。
この時、ビット線上に電源線Ｖｓｓが配置されている場所においては、図７に示すように、ビット線ＢＬｋと電源線Ｖｓｓとの間の寄生容量C3をVera-Vfに充電しなければならなくなる。
このため、消去電位Ｖｅｒａを発生する電位発生回路が充電しなければならない負荷が増大し、電位発生回路の能力不足によりメモリセルの消去が不完全になるなどの問題が発生する可能性がある。
また、この寄生容量Ｃ３は、図７に示すように、電源線Ｖｓｓにより覆われているビット線ＢＬｋに生じ、図８及び図１０に示すように、電源線Ｖｓｓにより覆われていないビット線ＢＬｉ，ＢＬｊには生じない。
これは、消去動作時に、ビット線に生じる寄生容量がビット線ごとに異なる状態になることを意味する。この場合、図１２に示すように、ビット線ＢＬｉ，ＢＬｊ，ＢＬｋの電位変動にばらつきが生じる。
特に、セルウェル領域２１ｂ、２１ｃを消去電位Ｖｅｒａから接地電位にしたときに、電源線Ｖｓｓにより覆われているビット線ＢＬｋの電位の低下速度は、電源線Ｖｓｓにより覆われていないビット線ＢＬｉ，ＢＬｊの電位の低下速度よりも遅くなる。
このような現象は、ビット線の電位を予測するのに好ましいことではない。
通常、消去動作後には、ビット線の電位を予測し、ビット線の電位が所定値よりも低くなった時点で、ビット線の電位を強制的に放電する動作が行われる。しかし、ビット線の電位の予測が不適切であると、ビット線の電位が所定値を越えている状態で強制的な放電を実行してしまい、素子破壊などの問題を引き起こす原因となる。
そこで、以下の第２例〜第８例では、消去動作時にビット線に生じる寄生容量のばらつきを一定範囲内に収めるための電源線レイアウトを提案する。
B. 第２例
図１３は、電源線レイアウトの第２例を示している。
同図（ａ）は、メモリセルアレイ上に配置される複数のメタル層のうちの１つ、例えば、半導体基板側から第３番目のメタル層Ｍ２内の導電線のレイアウトを示している。同図（ｂ）は、同図（ａ）の導電線の直下に配置される導電線及びメモリセルアレイを示している。
このレイアウトの特徴は、第１例と比べると、電源線Ｖｓｓを蛇行させながら第１方向に延ばした点にある。その他の構成については、第１例と同じである。
また、電源線Ｖｓｓと同一導電層（第３番目のメタル層Ｍ２）内に配置されるセルソース線ＣＥＬＳＲＣ及びセルウェル線ＣＰＷＥＬＬについても、電源線Ｖｓｓと同様に、蛇行させながら第１方向に延ばす。
この場合、電源線Ｖｓｓの直下の第２番目のメタル層Ｍ１内に配置される全てのビット線ＢＬについて、電源線Ｖｓｓに覆われる部分の割合（被覆率）を一定範囲内に収めることができるため、ビット線ＢＬに生じる寄生容量のばらつきを小さくできる。このため、消去動作時に、ビット線ＢＬの電位の低下速度に大きなばらつきが発生することもない。
第２例のレイアウトについて具体的に説明する。
メモリセルアレイ１２Ａ，１２Ｂ上には、第１方向に延びるビット線ＢＬが配置される。また、メモリセルアレイ１２Ａ，１２Ｂ内には、第１方向に延びるシャントエリアＳＨが配置される。
シャントエリアＳＨは、第２方向に所定の間隔で配置される。また、シャントエリアＳＨ内には、ビット線ＢＬが配置されることはなく、セルウェル領域及びセルユニットのソース拡散層に対するコンタクトホールが形成される。
シャントエリアＳＨ上には、第１方向に延びる導電線ＣＬ１，ＣＬ２が配置される。
メモリセルアレイ１２Ａ，１２Ｂ上のビット線ＢＬ上には、電源線Ｖｓｓが配置される。電源線Ｖｓｓは、蛇行しながら第１方向に延び、例えば、ページバッファ１３Ａ−ｕ，１３Ｂ−ｕ，１３Ａ−ｄ，１３Ｂ−ｄに接地電位を供給する。
電源線Ｖｓｓを蛇行させるには、図１４及び図１５に示すように、電源線Ｖｓｓを複数の基本パターンＢＰの組み合わせから構成するのが好ましい。
複数の基本パターンＢＰの各々は、第１方向のサイズを少なくとも１つのセルユニット（ＮＡＮＤストリング）を覆うサイズとし、第２方向のサイズを複数のビット線ＢＬの少なくとも２本を覆うサイズとする。
この場合、基本パターンＢＰの位置を第１方向に１つずらすごとに第２方向に少なくとも１本のビット線ＢＬ分だけずらせば、電源線Ｖｓｓ全体としては、電源線Ｖｓｓを容易に蛇行させることができる。
また、このようにすると、１本のビット線ＢＬを覆う基本パターンＢＰの数を数えるだけで、その１本のビット線ＢＬに対する電源線Ｖｓｓの被覆率を計算できるため、本発明による特性評価を行い易くなると共に、全てのビット線ＢＬについて電源線Ｖｓｓの被覆率を一定範囲内に収め、ビット線ＢＬに生じる寄生容量のばらつきを小さくすることができる。
また、リソグラフィ時に生じる合わせずれに関し、基本パターンＢＰの第２方向のずれに対しては、電源線Ｖｓｓの被覆率に大きな影響を与えることはない。なぜなら、全ての基本パターンＢＰが同時に同じ方向にずれるからである。
また、メタル層Ｍ２の加工変換差により基本パターンＢＰの幅が変化しても、全てのビット線に対してほぼ一様にメタル層Ｍ２の被覆が変化するので、ビット線から見たメタル層Ｍ２に対する寄生容量のばらつきは抑えられる。
電源線Ｖｓｓは、電源パッド１９に接続される。
メモリセルアレイ１２Ａ，１２Ｂ上のビット線ＢＬ上及び導電線ＣＬ１，ＣＬ２上には、セルソース線ＣＥＬＳＲＣ及びセルウェル線ＣＰＷＥＬＬが配置される。
セルソース線ＣＥＬＳＲＣは、電源線Ｖｓｓと同様に、蛇行しながら第１方向に延び、メモリセルアレイ１２Ａ，１２Ｂ内のセルユニットのソース拡散層にシャントエリアＳＨを介して所定電位（接地電位など）を供給する。
セルウェル線ＣＰＷＥＬＬについても、電源線Ｖｓｓと同様に、蛇行しながら第１方向に延び、メモリセルアレイ１２Ａ，１２Ｂ内のセルウェル領域にシャントエリアＳＨを介して所定電位（接地電位、消去電位など）を供給する。
セルソース線ＣＥＬＳＲＣ及びセルウェル線ＣＰＷＥＬＬは、図１４及び図１５に示すように、電源線Ｖｓｓと同様に、基本パターンＢＰの組み合わせから構成されるのが好ましい。
セルソース線ＣＥＬＳＲＣ及びセルウェル線ＣＰＷＥＬＬは、コンタクトホールＣＨを介してその下層の導電線ＣＬ１，ＣＬ２に接続される。
また、セルソース線ＣＥＬＳＲＣは、セルソース線ドライバ (CELSRC drv.)１７に接続され、セルウェル線ＣＰＷＥＬＬは、セルウェルドライバ (CPWELL drv.)１８に接続される。
尚、図１３のメモリセルアレイのデバイス構造については、例えば、図７乃至図１１に示す構造と同じになる。
以上、第２例のレイアウトによれば、電源線Ｖｓｓをメモリセルアレイ上のエリアに配置することにより、チップサイズの増大なく、チップ内に配置される全ての回路に対して、安定的に電源電位を供給できる。
また、メモリセルアレイ上に電源線Ｖｓｓを配置しても、ビット線ＢＬに生じる寄生容量のばらつきを一定範囲内に収めることができるため、特に、消去動作時に、ビット線ＢＬの電位の低下速度に大きなばらつきが発生することもない。
C. 第３例
図１６は、電源線レイアウトの第３例を示している。
同図（ａ）は、メモリセルアレイ上に配置される複数のメタル層のうちの１つ、例えば、半導体基板側から第３番目のメタル層Ｍ２内の導電線のレイアウトを示している。同図（ｂ）は、同図（ａ）の導電線の直下に配置される導電線及びメモリセルアレイを示している。
第３例は、第２例の変形例である。
このレイアウトの特徴は、第２例と比べると、ミクロな視点でみた場合に、電源線Ｖｓｓの辺が、階段状（第２例）ではなく、なめらかに変化している点にある。即ち、第３例では、電源線Ｖｓｓを複数の基本パターンの組み合わせから構成しない。その他の構成については、第２例と同じである。
また、電源線Ｖｓｓと同一導電層（第３番目のメタル層Ｍ２）内に配置されるセルソース線ＣＥＬＳＲＣ及びセルウェル線ＣＰＷＥＬＬについても、その辺をなめらかに変化させる。
第３例のレイアウトにおいても、電源線Ｖｓｓの直下の全てのビット線ＢＬについて、電源線Ｖｓｓに覆われる部分の割合（被覆率）を一定範囲内に収めることができるため、ビット線ＢＬに生じる寄生容量のばらつきを小さくできる。このため、消去動作時に、ビット線ＢＬの電位の低下速度に大きなばらつきが発生することもない。
D. 第４例
図１７は、電源線レイアウトの第４例を示している。
同図（ａ）は、メモリセルアレイ上に配置される複数のメタル層のうちの１つ、例えば、半導体基板側から第３番目のメタル層Ｍ２内の導電線のレイアウトを示している。同図（ｂ）は、同図（ａ）の導電線の直下に配置される導電線及びメモリセルアレイを示している。
第４例も、第２例の変形例である。
このレイアウトの特徴は、第２例と比べると、メモリセルアレイ１２Ａ，１２Ｂ上のセルソース線ＣＥＬＳＲＣ及びセルウェル線ＣＰＷＥＬＬの両端からセルソース線ＣＥＬＳＲＣ及びセルウェル線ＣＰＷＥＬＬに接地電位を供給するアーキテクチャを採用した点にある。
即ち、制御信号Ａ１が“Ｈ”になると、電源線Ｖｓｓとセルソース線ＣＥＬＳＲＣとが短絡され、接地電位が電源パッド１９からセルソース線ＣＥＬＳＲＣに供給される。また、制御信号Ａ２が“Ｈ”になると、電源線Ｖｓｓとセルウェル線ＣＰＷＥＬＬとが短絡され、接地電位が電源パッド１９からセルウェル線ＣＰＷＥＬＬに供給される。
その他の構成については、第２例と同じである。
第４例のレイアウトにおいても、電源線Ｖｓｓの直下の全てのビット線ＢＬについて、電源線Ｖｓｓに覆われる部分の割合（被覆率）を一定範囲内に収めることができるため、ビット線ＢＬに生じる寄生容量のばらつきを小さくできる。このため、消去動作時に、ビット線ＢＬの電位の低下速度に大きなばらつきが発生することもない。
E. 第５例
図１８は、電源線レイアウトの第５例を示している。
同図（ａ）は、メモリセルアレイ上に配置される複数のメタル層のうちの１つ、例えば、半導体基板側から第３番目のメタル層Ｍ２内の導電線のレイアウトを示している。同図（ｂ）は、同図（ａ）の導電線の直下に配置される導電線及びメモリセルアレイを示している。
第５例も、第２例の変形例である。
このレイアウトの特徴は、第２例と比べると、メモリセルアレイ１２Ａ，１２Ｂ上の電源線Ｖｓｓとメモリセルアレイ１２Ａ，１２Ｂ上以外のエリアの電源線Ｖｓｓとの間にスイッチ素子（ＮチャネルＭＯＳトランジスタ）を配置し、このスイッチ素子を制御信号Ｂ１により制御した点にある。
この場合、消去動作時に、制御信号Ｂ１を“Ｌ”にし、メモリセルアレイ１２Ａ，１２Ｂ上の電源線Ｖｓｓをフローティング状態にするアーキテクチャを採用することができる。従って、消去動作時にビット線ＢＬに生じる寄生容量を均一化でき、ビット線ＢＬの電位の低下速度のばらつきを一定範囲内に収めることができる。
その他の構成については、第２例と同じである。
第５例のレイアウトによれば、メモリセルアレイ１２Ａ，１２Ｂ上の電源線Ｖｓｓを一時的にフローティング状態にすることにより、消去動作時に、ビット線ＢＬの電位の低下速度のばらつきを抑制できる。
F. 第６例
図１９は、電源線レイアウトの第６例を示している。
同図（ａ）は、メモリセルアレイ上に配置される複数のメタル層のうちの１つ、例えば、半導体基板側から第３番目のメタル層Ｍ２内の導電線のレイアウトを示している。同図（ｂ）は、同図（ａ）の導電線の直下に配置される導電線及びメモリセルアレイを示している。
第６例は、第５例の変形例である。
このレイアウトの特徴は、第５例と比べると、電源線Ｖｓｓが直線であり、蛇行していない点にある。即ち、第６例は、メモリセルアレイ１２Ａ，１２Ｂ上の電源線Ｖｓｓが直線である第１例に、第５例のアーキテクチャを適用したものと言うこともできる。
メモリセルアレイ１２Ａ，１２Ｂ上の電源線Ｖｓｓとメモリセルアレイ１２Ａ，１２Ｂ上以外のエリアの電源線Ｖｓｓとの間にスイッチ素子（ＮチャネルＭＯＳトランジスタ）を配置し、このスイッチ素子を制御信号Ｂ１により制御する。
消去動作時に制御信号Ｂ１を“Ｌ”にすれば、メモリセルアレイ１２Ａ，１２Ｂ上の電源線Ｖｓｓをフローティング状態にできるため、消去動作時にビット線ＢＬに生じる寄生容量を均一化できる。
その他の構成については、第５例と同じである。
第６例によれば、電源線Ｖｓｓを蛇行させなくても、電源線Ｖｓｓを蛇行させた場合と同様に、ビット線ＢＬに生じる寄生容量のばらつきを小さくできる。このため、消去動作時に、ビット線ＢＬの電位の低下速度に大きなばらつきが発生することもない。
G. 第７例
図２０は、電源線レイアウトの第７例を示している。
同図（ａ）は、メモリセルアレイ上に配置される複数のメタル層のうちの１つ、例えば、半導体基板側から第３番目のメタル層Ｍ２内の導電線のレイアウトを示している。同図（ｂ）は、同図（ａ）の導電線の直下に配置される導電線及びメモリセルアレイを示している。
第７例は、第２例の変形例である。
このレイアウトの特徴は、第２例と比べると、電源線Ｖｓｓを電源線Ｖｄｄに変えた点にあり、その他の構成については、第２例と同じである。
電源線Ｖｓｓと電源線Ｖｄｄとの違いは、ここでは、以下のように定義する。
チップ外からチップ内に入力される２つの外部電源電位のうち低い側の電位（接地電位）を伝達する導電線を電源線Ｖｓｓとし、その２つの外部電源電位のうち高い側の電位を伝達する導電線を電源線Ｖｄｄとする。また、このVddには、降圧した電源電位を含むものとする。例えば、外部から3.3Vが電源電位として供給される場合に、所定の回路用の2.5Vに降圧された電源電位も電源線Vddの適用範囲として考える。
尚、第２例と第７例とを組み合わせて、メモリセルアレイ１２Ａ，１２Ｂ上に、２つの電源線Ｖｓｓ，Ｖｄｄを配置することもできる。また、第７例に、第３例乃至第５例のアーキテクチャのうちの少なくとも１つを組み合わせることもできる。
第７例によれば、電源線Ｖｄｄの直下の全てのビット線ＢＬについて、電源線Ｖｄｄに覆われる部分の割合（被覆率）を一定範囲内に収めることができるため、ビット線ＢＬに生じる寄生容量のばらつきを小さくできる。このため、消去動作時に、ビット線ＢＬの電位の低下速度に大きなばらつきが発生することもない。
H. 第８例
図２１は、電源線レイアウトの第８例を示している。
同図（ａ）は、メモリセルアレイ上に配置される複数のメタル層のうちの１つ、例えば、半導体基板側から第３番目のメタル層Ｍ２内の導電線のレイアウトを示している。同図（ｂ）は、同図（ａ）の導電線の直下に配置される導電線及びメモリセルアレイを示している。
第８例は、第２例の変形例である。
このレイアウトの特徴は、第２例と比べると、電源線Ｖｓｓを信号線Ｌｓに変えた点にあり、その他の構成については、第２例と同じである。
メモリセルアレイ１２Ａ，１２Ｂ上に信号線Ｌｓが配置される場合に、信号線Ｌｓを蛇行させることによっても、信号線Ｌｓの直下のビット線ＢＬの寄生容量を均一化することができる。
ここで、信号線とは、電源線Ｖｓｓ，Ｖｄｄ以外の導電線をいうものとする。従って、信号線には、データ線、クロック信号線、制御信号線などが含まれる。
また、信号線に変えて、メモリセルアレイ１２Ａ，１２Ｂ上に、チップの内部で生成した内部電源電位を転送する内部電源線を配置してもよい。また、第８例に、第３例乃至第５例のアーキテクチャのうちの少なくとも１つを組み合わせてもよい。
第８例によれば、信号線Ｌｓの直下の全てのビット線ＢＬについて、信号線Ｌｓに覆われる部分の割合（被覆率）を一定範囲内に収めることができるため、ビット線ＢＬに生じる寄生容量のばらつきを小さくできる。このため、消去動作時に、ビット線ＢＬの電位の低下速度に大きなばらつきが発生することもない。
I. その他
上述の第１例乃至第８例のレイアウトでは、セルユニットのソース拡散層に対するシャントエリアと、セルユニットのソース拡散層及びセルウェル領域の双方に対するシャントエリアの２種類が存在するように描かれているが、シャントエリアの構成については、これに限定されることはない。
例えば、全てのシャントエリアが、セルユニットのソース拡散層及びセルウェル領域の双方に対するコンタクト部を持っていてもよい。
また、図６、図９、および、図１１に示されているように、シャントエリア内には、セルユニットのソース拡散層及びセルウェル領域の双方に対するコンタクト部の他、ソース側セレクトゲート線（ＳＧＳ）及びドレイン側セレクトゲート線（ＳＧＤ）に対するコンタクト部も設けられる。
セルソース線ドライバ及びセルウェル線ドライバについては、それぞれ２個ずつ存在するレイアウトになっているが、これらは、１つのチップ上に１つのみ存在するアーキテクチャを採用してもよい。
セルソース線ドライバに関しては、消去動作後にセルソース線を放電する回路及び消去ベリファイ時及び書き込みパルス発生時にセルソース線を電源電位Ｖｄｄに充電する回路などを含んでいる。
また、セルウェル線ドライバに関しては、消去動作後にセルウェル線を放電する回路を含んでいる。
(3) まとめ
以上、実施の形態で説明したように、本発明によれば、チップサイズの増大なく、安定的に電源電位を供給可能な不揮発性半導体メモリの電源線のレイアウトを実現できる。
３． 適用例
次に、本発明をＮＡＮＤ型フラッシュメモリに実際に適用した場合の具体的レイアウトについて説明する。
図２２は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイを示している。また、図２３乃至図２９は、図２２のメモリセルアレイ上に配置される第３番目のメタル層Ｍ２のレイアウトを示している。
図２３は、図２２のエリアＸ１を拡大した図である。
第２方向に、セルソース線ＣＥＬＳＲＣ→セルウェル線ＣＰＷＥＬＬ→電源線ＶＳＳ→セルウェル線ＣＰＷＥＬＬの順で、導電線がレイアウトされる。また、これを基本レイアウトとして、第２方向に、複数の基本レイアウトを繰り返す。
セルウェル線ＣＰＷＥＬＬ、セルソース線ＣＥＬＳＲＣ及び電源線Ｖｓｓは、波打った形状を有する。
図２４は、図２３のエリアＸ２を拡大した図である。また、図２５は、図２４のエリアＸ３を拡大した図である。
縦に延びる点線は、シャントエリアＳＨを表している。シャントエリアＳＨは、第２方向に所定の間隔で配置される。シャントエリアＳＨは、セルソース線ＣＥＬＳＲＣ及びセルウェル線ＣＰＷＥＬＬにオーバーラップしている。
横に延びる実線は、ＮＡＮＤブロックの境界を表している。
セルウェル線ＣＰＷＥＬＬ、セルソース線ＣＥＬＳＲＣ及び電源線Ｖｓｓは、第１方向に対して第１の傾きをもって延びるエリアＸ４と、第２の傾きをもって延びるエリアＸ５とを有する。第１の傾きは、第２の傾きよりも大きい。
図２６は、図２５のエリアＸ４を拡大した図であり、図２７は、図２５のエリアＸ５を拡大した図である。
セルウェル線ＣＰＷＥＬＬ、セルソース線ＣＥＬＳＲＣ及び電源線Ｖｓｓは、それぞれ、複数の基本パターンＢＰの組み合わせから構成される。薄く塗り潰した箇所が導電線となる。白抜きの部分は、スペースである。基本パターンＢＰの第１方向のサイズは、ＮＡＮＤブロック（ＮＡＮＤストリング）の第１方向のサイズであり、言い換えれば、１つのセルユニットを覆うサイズである。
基本パターンＢＰの第１方向のサイズは、１つのＮＡＮＤブロック分に限られず、複数のＮＡＮＤブロック分の長さであってもよい。
ここで、図２６では、セルウェル線ＣＰＷＥＬＬ、セルソース線ＣＥＬＳＲＣ及び電源線Ｖｓｓは、それぞれ、第１の傾き（点線で示す）をもって第１方向に延びる。これに対し、図２７では、セルウェル線ＣＰＷＥＬＬ、セルソース線ＣＥＬＳＲＣ及び電源線Ｖｓｓは、それぞれ、第２の傾き（点線で示す）をもって第１方向に延びる。
このように、基本パターンＢＰの第２方向へのずらし量により、セルウェル線ＣＰＷＥＬＬ、セルソース線ＣＥＬＳＲＣ及び電源線Ｖｓｓの傾きを制御できる。
図２８は、図２７のエリアＸ６を拡大した図である。
基本パターンＢＰの第２方向のサイズは、ビット線１６本分の第２方向のサイズとなっている。また、ここでは、基本パターンＢＰは、第１方向に、ＮＡＮＤブロック１つ分だけずれると、第２方向に、ビット線５本分だけずれるようにレイアウトされる。
このように、少しずつメタル層Ｍ２の位置を変えることによって、それぞれのビット線に対するメタル層Ｍ２の被覆率を均一化し、それぞれのビット線から見たメタル層Ｍ２との結合容量を均一化することができる。
このずらし量は、小さい程よく、必ずしも５本単位である必要はない。実際には、加工時の増減があり、ビット線上にメタル層Ｍ２の境界付近が位置する部分では、その影響を受けやすい。理想的には、どのビット線に対しても、メタル層Ｍ２の境界が同じ回数だけ交差するようにして、加工時のメタル層Ｍ２の幅の変化の影響を全てのビット線に対して同じにすることが望ましい。この場合、ビット線の容量の絶対値は、若干変動するが、個々のビット線に生じる容量の差は生じ難くなる。
図２９は、シャントエリアの拡大図である。
メタル層Ｍ１内のシャントエリア内において、セルソース線ＣＥＬＳＲＣ及びセルウェル線ＣＰＷＥＬＬは、互いに並んで第１方向に延びている。
メタル層Ｍ２内のセルソース線ＣＥＬＳＲＣは、コンタクトホールを介してメタル層Ｍ１内のセルソース線ＣＥＬＳＲＣに接続される。また、メタル層Ｍ２内のセルウェル線ＣＰＷＥＬＬは、コンタクトホールを介してメタル層Ｍ１内のセルウェル線ＣＰＷＥＬＬに接続される。
図３０は、セルウェル線、セルソース線及び電源線が延びる方向の第１方向に対する傾きを変える方法の例を示している。
基本パターンＢＰは、規則的に配置され、第２方向に延びる導電パターンＸＰにより互いに結合される。セルウェル線、セルソース線及び電源線の傾きは、エリアＹ１，Ｙ２に示すように、基本パターンＢＰと導電パターンＸＰとを部分的に切断することにより、基本パターンＢＰのピッチＰ単位で制御できる。
同図（ａ）では、傾きは、１ＮＡＮＤブロック／１ピッチとなり、同図（ｂ）では、傾きは、１ＮＡＮＤブロック／２ピッチとなる。
尚、図３１に示すように、２本の導電線の間のスペースにおいて、基本パターンＢＰを部分的に削除してもよい。
４． むすび
本発明によれば、チップサイズの増大なく、安定的に電源電位を供給可能な不揮発性半導体メモリの電源線のレイアウトを実現できる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
本発明が適用されるチップレイアウトの例を示す図。 ＮＡＮＤセルユニットを示す図。 ビット線とページバッファとの関係を示す図。 電源電位の供給経路を示す図。 本発明に係るレイアウトの第１例を示す図。 デバイス構造の例を示す平面図。 図６のＶＩＩ−ＶＩＩ線に沿う断面図。 図６のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。 図６のＩＸ−ＩＸ線に沿う断面図。 図６のＸ−Ｘ線に沿う断面図。 図６のＸＩ−ＸＩ線に沿う断面図。 ビット線の電位変動を示す図。 本発明に係るレイアウトの第２例を示す図。 基本パターンの例を示す図。 基本パターンの例を示す図。 本発明に係るレイアウトの第３例を示す図。 本発明に係るレイアウトの第４例を示す図。 本発明に係るレイアウトの第５例を示す図。 本発明に係るレイアウトの第６例を示す図。 本発明に係るレイアウトの第７例を示す図。 本発明に係るレイアウトの第８例を示す図。 適用例に係るレイアウトを示す図。 図２２のエリアＸ１の拡大図。 図２３のエリアＸ２の拡大図。 図２４のエリアＸ３の拡大図。 図２５のエリアＸ４の拡大図。 図２５のエリアＸ５の拡大図。 図２６のエリアＸ６の拡大図。 シャントエリアの拡大図。 導電線の傾きを変える方法を示す図。 導電線の傾きを変える方法を示す図。
符号の説明
１１： チップ、 １２Ａ，１２Ｂ： メモリセルアレイ、 １３Ａ−ｕ，１３Ｂ−ｕ，１３Ａ−ｄ，１３Ｂ−ｄ： ページバッファ、 １４Ａ，１４Ｂ： ロウデコーダ、 １５： 周辺回路、 １６： パッドエリア、 １７： セルソース線ドライバ、 １８： セルウェル線ドライバ、 １９： 電源パッド、 ２１ａ： Ｐ型半導体基板、 ２１ｂ： Ｎ型ウェル領域、 ２１ｃ： Ｐ型ウェル領域、 ２２： ソース拡散層、 ２３： ドレイン拡散層、 ２４，２６，２８，２９，３１Ａ，３１Ｂ，３３Ａ，３３Ｂ，３４Ａ，３４Ｂ： コンタクトプラグ、 ２５： 素子分離絶縁層、 ２７： メタル層Ｍ０内のセルソース線、３０Ａ： Ｐ＋コンタクト領域、 ３０Ｂ： Ｎ＋コンタクト領域、 ３２Ａ，３２Ｂ： メタル層Ｍ０内のセルウェル線、 ＣＬ１： メタル層Ｍ１内のセルソース線、 ＣＬ２： メタル層Ｍ１内のセルウェル線。

Claims (5)

  1. 複数のセルユニットから構成されるメモリセルアレイと、前記メモリセルアレイの第１方向の一端側に配置される電源パッドと、前記メモリセルアレイの前記第１方向の他端側に配置されるページバッファと、前記メモリセルアレイ上に配置され、前記第１方向に延びる複数のビット線と、前記メモリセルアレイ上の前記複数のビット線上に配置され、前記電源パッドと前記ページバッファとを接続する第１電源線とを具備することを特徴とする不揮発性半導体メモリ。
  2. 前記第１電源線は、蛇行しながら前記第１方向に延びることを特徴とする請求項１に記載の不揮発性半導体メモリ。
  3. 前記第１電源線は、複数の基本パターンの組み合わせから構成され、前記複数の基本パターンの各々は、前記第１方向のサイズが少なくとも１つのセルユニットを覆うサイズであり、前記第１方向に直交する第２方向のサイズが前記複数のビット線の少なくとも２本を覆うサイズであることを特徴とする請求項２に記載の不揮発性半導体メモリ。
  4. 前記メモリセルアレイ上を除くエリア内に配置され、前記電源パッドと前記ページバッファとを接続する第２電源線と、前記第１及び第２電源線の間に接続されるスイッチ素子とをさらに具備し、前記スイッチ素子は、消去動作時に前記第１電源線をフローティング状態にすることを特徴とする請求項１に記載の不揮発性半導体メモリ。
  5. 前記メモリセルアレイ上に配置され、前記複数のセルユニットの一端側のソース拡散層に接続されるセルソース線と、前記メモリセルアレイ上に配置され、前記複数のセルユニットが配置されるセルウェル領域に接続されるセルウェル線とをさらに具備し、前記第１電源線、前記セルソース線及び前記セルウェル線は、同一導電層内で並んで配置されることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。
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