JPS59231852A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装１ｋに係り、特に高Ｓ／Ｎ化全可能
とする信号線βるいは給ｆ［線の配Ｉ行方法に関するも
のである。

〔発明の背景〕

今後ＬＳＩが高集積・大規模化されるにつｉして、高速
化・高Ｓ／Ｎ化を十分考慮した設計がまずまず重要にな
る。しかし高集積・大規模化に伴い、信号線や給電線の
配線ピッチが小はくなり、井た立体配線が行なわれるよ
うになったため、従来の配置方法では配線間に寄生する
結合容量による結合雑音が問題となっていた。

第１図及び第２図は従来の信号線及び給電線の配置方法
の概念を示したものである。第１図において１〜６は同
一製造工程で形成された信号線あるいは給ｆｔｉ：Ｉｆ
ｆである。！、た第２図において７は１〜５と異なる製
造工程で形成てれた信号線あるいは給電線である。第１
図及び第２図に示すように、１〜７をある程度長い区間
回一方向に配置１゛る際、従来６あるいｍ；７は１〜５
と平行に配置きれるため％　１〜５が微小な信号を扱う
ため特にＳ／Ｎに注意すべき信号線である場合、６ある
いは７との結合容量８〜１１により、２と３だけに大き
な結合雑音全誘起することになり、Ｓ／Ｎ上大きな問題
となっていた。また逆に６及び７が微小な信号ケ扱う信
号線である場合も同様に、結合容量８〜１１により、２
及び３から大きな結合雑音を受けることになる。

〔発明の目的〕

本発明の目的は、上記従来の配置方法の問題点を解消す
るために、配置方法に改良を施し、雑音の小さい高Ｓ／
Ｎな信号線及び給電線の配置方法を提供することにある
。

〔発明の概要〕

上記目的を達成するだめの本発明は、雑音源となる配線
と微小な電圧會扱う配線との結合容量を、前者（あるい
は後渚勺の配線ケ故渚（あるいは前者）の配線と又叉イ
るよりに配置づ゛ることにより低減すゐこと〃・でき、
前記従来技術の問題点を解？肖することができる。

〔発明の実施例〕

以１本元明ｆｆｉ　Ｗ施例により詳しく説明する。

第３図は第１１メ１に対応した本うち明の一実施例を示
したものである。同図に示したように配線６を階段状に
配ｊ？、　ｌ、、配線１〜５と交叉きせることにより、
配線１〜５のうｆ）特定の配線との結合容量だけが大き
くなることはなく、配線１〜５の個々の配線と配線６と
の結合容量を小妬くできる。すなわち１〜５のうち特定
の配線と６との間に太き力結合雑音を誘起することはな
く、配線１〜５の個々の配線と配線６との結合剋ｒ音を
低減できる。

なお第３図において、配線１〜５は導電膜１４で形成さ
扛、配線６は１４及び１４とは異なる製造工程で形成し
た導電膜１３で形成式れる。導電膜１３．１４の組み合
せとしては、例えばポＩＪＳｉあるいはＷ、Ｎｏなどの
金属あるいはこれらの金籾のシリサイドと第１層目のＡ
４．拡散層と第１層目のＡ−１，第１層目のＡｔと第２
層目のＡ４などが考えら扛、４蛋膜１３，１４はいずれ
が上層の導電膜であってもよい。また同図において１２
は導電膜１３，１４を接続−ノ゛るスルーホールである
。

第４図は本発明の他の実施例を示したもので、第２図の
従来例に対応する。本実施例では、配線７ケ配線１〜５
と異なる製造工程で形成しており、第３図中の配線６と
同様に配置７を階段状に配置し、配線１〜５と反叉させ
ることにより、配線１〜５の個々の配線と配線７との結
合容敏全小さくすることができる。なお導電膜１４．１
５の組み合せは」−記１３，１．４の組み合せと同じも
のが考えられ、１．４．１５はいずれが上層であっても
よい。

第５図は本発明の他の実施例で、第４図では配線７全階
段状に配置したのに対し、７を配線１〜５に対しである
角度でもって直線的に交叉するように配置ｉ−だ場合で
ある。本実施例によれば、第４図と同様に配線７と個々
の配線との結合容量を小きくできる。なお配線７と１〜
５との交叉点数を第４図と第５図で等しくした場合、第
５図の方が配線７の長さが短くなるが、前線７と個々の
配線との結合容量は大きくなるため、両者を設計に応じ
て１史い分ければよい。

第６図は本発明の他の実施例である。同図では隣接して
おらず、縦に配列された配線４０．’４１に対してｌ’
ｌ：特に配線７から誘起される雑音を等しくしたい場合
を示している。この場合、配線４０゜４１ど７とが同様
に交叉するように配線７を配置すればよく、同図では一
例として７をジグザグ状に配置している。本実施例によ
れば、配線７と配線１，２，３，５，４０．４１の個々
の配線との結合容鋪ヲ小場くすることができ、かつ配線
７と配線４０．４１との結合容■、を等しくすることが
できる。

なお第３図、第４図、第５図及び第６図では、説明の便
宜上、諜数の配線（１〜５）と１本の配線（６あるいは
７）との場合の実施例を示したが、前者（・よ少）シく
とも２本以上、畝者は少なくとも１本以上の配線であＪ
ｔばよい。また両者の配置はそれぞれ等間隔、同一形状
である必要はなく、任意の間隔、任意の形状であっても
よい。いず扛にしても、複数本βる後者の配線の一部あ
るいは全ての配線全それぞれ設計に応じて、前者の配線
のうちの少なくとも１本以上の配線と交叉するように配
置することにより、前者と後者の個々の配線間の結合答
Ｉｔ低減することができる。その−側音＄７図に示す。

第７図では、配線１〜５と同一方向に３本の配線７１，
７２．７３に配置した場合である。本実施例では、配線
７２は配線１〜５どの結合容量が設計上問題とはならな
い位置に配置でさるため、従来１１ｉｌシ配θ１〜・５
と平行に配置している。一方配線７１は配線１〜３に、
また配線７３は配線４゜５に近接した位置に配置ぜざる
を４す、設帽上個個の配線間の結合容量の低７威？はか
る心安がある。

そこで図示Ｌ／ζように配線７１．７３’に配線１〜５
と交叉さぜることによシ、結−８（６血の低倣が可能と
なる。

壕だ第３図〃）ら第７図におい−Ｃ１黙：線及び点線で
示した配線がそれぞれ複数本ある揚上、ここではそれぞ
れの配線群が同一製造工程で形Ｊｌ＜でれた例について
述べたが、本発明では前Ｌ″及び電属の配線群はそれぞ
れ同一製造工程で形成された場合に限ら才１ず、そｆＬ
ぞれのへ己緑君イ、にし」、かＬなつ／Ｃ製造］二程で
形成された配線ケ含んでも〃・甘わ７′？い。例λは実
線で示した配線イ（（゛が紀１層目のＡ、ｔで、点線で
示した配線群の一部が第２層目のＡ４で、残シが第３層
目のＡ、ｔで形成された場合などで４）る。

さらに第４図からと目７図に２いて、図中点線で示した
配線が′：ｐ：線で示した配線の１本りるいＣ・↓複数
本と重なｐをもつ程に配線幅が広い場合でも、以上述べ
てきたように階段状にあるいは実線で示した配線とある
角度をもって直線的に配置し、より多数本と交叉させる
ことによシ、実線の個々の配線との結合容量全低減する
ことができる。

以上いくつかの簡単な実施例を用いて本発明の概念を示
してきたが、以下でにより具体的な実施例によυ本発明
を説明する。

第８図は本発明を半導体メモリ装置のデコーダ部に適用
した一実施例を示したものである。半導゛　体メモリ装
置ではデコーダ部２３に複数のアドレス信号用の配線が
配置されている。アドレス信号用の配線数はメモリ容量
の規模、メモリアレーの構成方法などで異なってくるが
、少なくとも２本以上の複数である。ここでは図面を簡
略化するため、６本のアドレス信号用配線１６〜２１が
配置されている場合を示す。このように配置された配線
１６〜２１と同一方向に例えば微小な信号を扱う信号線
２２を１本デコーダ部２３に配置する際、第８図に示す
ように２２’！＋−階段状に配置することにより、特定
のアドレス信号から大きな雑音ケ受けず、各アドレス信
号から受ける雑音を低減することができる。また２２を
第８図に示すように全てのアドレス信号用配線と交叉す
るように配置することによシ、入力されたアドレスパタ
ーンによシ２２に誘起される雑音の大きさが変化するこ
とはなく、いずれのアドレスパターンが入力さ扛ても２
２が受ける雑音は等しく小さな値となる。なお第８図に
おいて２２を階段状に配置したが、第５図で示したよう
に１６〜２１に対しである角度でもって直線的に交叉す
るように配置してもよい。

さらにスタティック型メモリ及び行あるいは列デコーダ
の一方をスタティック化したメモリ（例えば特開昭５８
−２９１９５号に記載）においては、常に互いに補（ｃ
ｏｍｐｔｅｍｅｎｔａｒｙ　）の関係になるような一組
のアドレス信号用の配線をデコーダ部２３に配置するこ
とがあり、配線２２をこの一組の配線と又又きせること
によシ、２２はこの一組の配線から常にＣ０ｎ１ｐｌ　
ｅｍｅｎ　ｔ　ａｒｙな雑音を受けることになシ、雑音
を相殺することが可能となる。

恣て微小な信号を扱う配線が複数設置されている代表例
な例として半導体メモリ装置のメモリアレーがある。以
下では本発明ケメモリアレーに適用した実施例を、■ト
ランジスタへ４０８メモリを例に説明する。

第９図はデータ対線Ｄ　ｉ　、　］）　ｉ　（１３１，
１，３１）が近接してレイアウトされているメモリセル
（ｆｏｌｄｅｄ　　ｄａｔａｌｉｎｅ　　ａｒｒａｎｇ
ｅｍｅｎｔあるいは２交点セルと称す）で第１゛り成さ
れ／ζメモリアレー内に、アドレスバッファ回路やその
他の制御回路でｉ、ｌ、ｌ；成妊れる周辺回路２４．２
５間のやりとりに関係する信号ｆｆＡＡあるいは給′＋
ｌｉ＃ｉＩ２６をデータ線及びワード線１２７と異なる
！！Ａ造工程で形成した導電膜で配置〆ｔした例である
。図において１２８はメモリセル、２９はメデコーダ・
ドライバ、３０はデータ対飽に読み出でれた信号を差動
増幅するセンスアンプである。図に示したように配線２
６をデータ対線に対しである角度でもって交叉するよう
に配置することにより、配線２６をメモリアレー内に配
置しても、個々のデータ線と２６との結合雑音ケ小さく
することができ、特定のデータ対線だけに大きな雑音ケ
誘起することはなくなる。まンｒデーク対線と２６が異
なめ製造工程で形成さ肛る７妄めに起こり１得るマスク
ず７ｔが生じても、２６とデータ対線１）　ｉ　、　Ｉ
）　ｉとの結合容量に不平衡音生じることはない。なお
データ線、ワード線及び配線２６ケ形成する導電膜とし
ては、例えばＳｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ
　　１９８２年１２月号ｐ、３２あるいは特開昭５７−
１９８５９２号に記載されているように、ワード線ケポ
リＳＬあるいはＭＯ，Ｗなどの金属あるいはこれらの金
属のノリサイドで、データ線の主要部全第１層目のＡｔ
で形成し、配線２６ケ第２層目のＡｔで形成することな
どが考（ら、ｆＬる。また後で述べる１父点セルでは、
例えば同誌ｐ、３２．ｐ、３３あるいは！［、￥開明５
７−１９８５９２号に記載を７％でいるように、ワード
イ鼎を第１１曽目のＡｔで、テータ線ケボリＳｉ心るい
に拡散層で形成し、配線２６を第２層目のＡ７で形成す
ることなどが考えられる。しかし本発明の主旨は、デー
タ線と配線２６全父叉でせることにより、結合容置全低
減させることにあり、本発明の思想を逸脱しηい限り、
導電膜の組み合せはここに述べたものに限定されるもの
ではない。

第１０図は本発明の別な実施例で、第９図の配線２６を
階段状に配！’ｔ　した例で、この配置によシ配線２６
と個々のデータ線との結合容量の低減全行なっている。

さらに結合谷ｍ１ｆ−低減するためには、配線２６が交
叉するデータ線の数會増やすことにより可能である。寸
だ本実施例では、配線２６のうちデータ線と平行な部分
のピッチＬｌ　とデータ線のピッチＬ２とを等しくシ、
配線２６がデータ純金等分割（第１０図では９等分）し
た点で交叉するようにし、前記マスクすれによる２６と
ｆ−夕対線１）　ｉ　、　Ｄ　ｉとの結合容量の不平衡
を極力なくすようにしている。

第１１図及び第１２図は、データ対線Ｄｉ。

］）　ｉ　（２３１、２３１）がを間約に離れている方
式のセル（ｏｐ、ｅｎ　　ｄａｔａｌ　ｉｎｅ　　ａｒ
ｒａｎｇｅｍｅｎｔあるいは１交点セルと称す）で４４
４成されたメモリアレーに対して本発明を適用した実施
例である。第１１図では配線２６をデータ線に対しであ
る角度でもって直線的に交叉をせることにより、第１２
図では２６を階段状に配置することにより、２６と個々
のデータ線との結合容＠全低減している。

また本実施例では、データ対線がセンスアンプ３０を中
心に両側に広がったｕ５成となっており、配線２６をセ
ンスアンプ列を中心に対称になるように配置し、データ
対線の容量不平衡ケなくしている。

以上の実施例ではメモリアレー内の配線が１本の場合を
示した。第１３図、第１４図は配線が２本（２６１，２
６２）の場合の、２交点セル及び１父点セル方式に対す
る実施例ケそれぞれ示している。才たここでは配線全階
段状に配置した例を示したが、第９図及び第１１図に示
した配置方法も考えられる。

また同様にしてｎ本の配線（ｎ＞１．ｎの最大値は製造
可能な配線ピッチの最小値によって制限される）に対し
て適用可能である。

さて以上の実施例では、周辺回路２４．２５間のやりと
りに関係する配線金メモリアレー内に配萌−シ／ζ例ケ
示しプロが、デコーダの出力をメモリアレー内に配置？
Ｊｉｊする場合も本発明全適用できる。この例として特
開昭５７−１９８５９２号に記載されＣいる例がある。

第１５図ぐよ上記発明に対して本う６明ケ適用した場打
の概念全示したもので、うる。上記発明では１本のデー
タ線を図示するよりに３Ｉｎ＋１＊３’□、２゜−９＝
午３１．　ｎ、３＊　３１・、４のように分割し、分割
した′ｂデークβメの一部に、Ｙデコーダ・ドライバ３
４による１１−１力制御１Ｉ４ｊ信号ＹＣ（３６，）で
開園１さｌ１るスイッチ３５イ＋１　　＋　３５　＋＋
１２１　３５　ｍ１３　。

３５、、．４を設け、他に属する分割でれたデータ線（
たとえば３１□１，１）と共通な共通入出力線３３、．
３３２．３３３，３３４との間でデータの授受を行フよ
うようにしたものである。通常メモリアレーの面積増加
ケなく・！ため、ＹＣは第９図心るいｆ−、Ｈ：Ｉ’％
　１１図の配線２６と同様にデータ線と′１′らなる製
造工程で形成σ社る。本実施例では、上記ＹＣ−ｉ例え
ば階段状にメモリアレー内に配値し、データ線と父メさ
せることにＪ：す、ＹＣ（例えば３６１）と一本のテー
タ想（例えば３１−、＋１との結合容量を小さくし、Ｙ
Ｃがテータ貨“に誘起する結０雑音を小さくすることが
可能となる。なお第１５図に２いて、３２はリード／ラ
イトコントロール回路で、ＷＥは７」き込み読み出し卸
１ｆｉ！ｌ伯−号、八はアドレス信号、Ｄ＋ｎＵデータ
入力、Ｄｏｕｔ（はデータｊｌｌ力である。

第１６図は２父点セルに対する本発明の実施例で、第１
５図の分割され／ζデータ、′１うＪ！Ｌ１；　（以下
サブアレーと称す）の一部仁・１ｅＬ−’Ｃもので１ち
る。、本実施例では、ＹＣを階段状に配置することによ
り、選択１れた１本のＹＣ（たとえば３Ｇ、）と１本の
データ線（７゛辷と、ｔば１３１　ｎ＋１＋□）とＱ方
’ｌ’ｉ合各員金小をくしている。すなわち第１６図に
示したよう（て１本のＹＣ全的えは異なる５本のデータ
線と交叉させることにより、結合・８貫はＣ８十ｃｌ（
一部の組み合せではＣＯあるいはＣ＋　　）となシ、従
来の配ｑｆ方法に比べ約１／３に低減でき、記憶情報の
高Ｓ／Ｎな読み出し書き込みが行なえる。

式らに結合容量を低ン織する／ヒめには、ＹＣが交叉す
る異なるデータ線の本数を増やすことにより達成できる
。また本実施例では、第１０図で述べたように、ＹＣの
うちデータ線と平行な部分のピッチをデータ線のピッチ
と等しくシ、烙らにＹＣがデータ組を偶数等分した点で
交叉するように配置することにより、ＹＣとデータ対線
Ｘ）ｔ　、　］）　ｔとの結合容量がマスクずれによシ
ネ平衡にならないようにしている。すなわち第１６図で
はデータ線１３１　ｎ＋１２ｍあるいは１３１　ｈ＋Ｉ
ｔ、、とＹＣの線群との結合容量−は３ｘ（Ｃ，−１〜
Ｃｔ　　）となり、マスクずれが生じてもＣｏ　とＣ１
の値が変動するたけで、両名の容１１．は等しくなる。

したがってマスクずれにより］）　ｔ　、　］）　ｉの
容１社が異なってしまい、これが雑音源になるようなこ
とはない。

第１７図は１交点セルに対する本発明の実施例で第１６
図と同様に第１５図のサブアレーの一部全示したもので
ある。本実施例では１父点セルであるため、センスアン
プ列に対してＹＣが対称になるように装置しでおり、テ
ーク対線間でＹＣとの結合容量の不平型が生じないよう
にしている。

捷だ第１６図においても第１５図で述べたように、ＹＣ
が交叉する異なるデータ線の本数を増−やずことにより
、選択された１本のＹＣとデータ線との結合容量を芒ら
に低減することが可能である。

第１８図は２交点セルに対する本蛇明の他の実施例で、
２つのザブアレーに共ユ］ｈにセンスアンプ列を配置し
た例である。センスアンプ會共通にし、Ｘデコーダ２９
で制＠Ｉ　ａれるゲートコントロール３７を介しでいず
れか一力のザブアレーに結線される。本実施例では一方
のザブ７゛レーのＹＣの配置を第１６図と同様に行７よ
い、他方のザブアレーのＹＣはセンスアンプ列に対して
対称に配置烙れる。このように配置することにより、Ｙ
’Ｃ？ｌ（階段状にしても両方のザブアレーの電気的！
特性全同一にすることが可能である。

なお以上の実施例ではＹＣｉ各データ線ごとに設置した
が、特開昭５７−１２５１８６号公報に述べられている
方法（例えば１７０脚ケ２組設けた場合など）を用い、
ＹＣ４−任意の組数のデータ対線に対応して設けた場合
でも本発明全適用できる。

壕だ上記のようにＹＣの配線ピッチを広け、その中にＹ
Ｃとは異なる４４号線や給電線を設けた場合にも本発明
を適用できる。その−例′ｆｆ：第１９図に示す。

第１９図はＩ１０線を２組設けることにより、ＹＣの配
線ピッチ全２倍に広げ、その中に周辺回路２４．２５間
のやりとりだけに関係する信号や給′屯線ｋＹｃと同じ
層を用いて配置した例である。

これにより、メモリアレー内全メモリアレーの面積ケ大
きくすることなく、また雑音音大きくすることなく、配
＃！ヲ走らせることができ、高Ｓ／Ｎにチップ面積金低
減することができる。なおここではＹＣと異なる配線を
ＹＣと同じ層で配置し／ζ場合について述べたが、例え
ばＹ（１−第２層目のＡ７で、他の配線金第３層目のＡ
ｔで形成した場合など、異なる製造工程で形成すること
も考えられる。

以上、本発明の実梱例ケいくつか述べたが、本発明の適
用飽囲はここで述べた捩施世」に限足されず、発明の思
想全逸脱しないＩＩＩａ囲で柚々変史可能なことは百う
寸でもンよい。ン’Ｃとえば、２父点セルを用いたメモ
リアレーにおいて、データ対線の谷量不平衡盆なくずた
めにたとえば特開昭５７−１９８５９２号の第２３図に
示されでいるような対線同志′ｆ−箱数回父叉袋せた構
成と本発明全組み合せることも考えられる。また、ここ
では第９図以降１トランジスタ八１０Ｓメモリケ例にし
て説明したが、フリップフロッグ型のメモリセルなどで
構成されたいわゆるスタティックメモリ（ブＣどえば特
開昭５７−１９８５９２号の第３０図）やＲＯＭあるい
はこ才しらのメモリ全同一チップ内に搭載したマイクロ
プロセッサなどについても、本発明によシメモリアレー
内の雑音の低減〃）可１１ヒとなる。

また、第３図から第７図の実施例はメモリに限らず、い
わゆる彼細加工技術を用いて製造されるＬＳＩ一般につ
いて適用でき、本発明により配線間の結合雑音を低減す
ることかできる。時にＣλ４Ｏ８−ＬＳＩにおいては、
ランチアップ現象を防ぐために、チップ内の配線の雑音
全低減することが必要で、本発明による雑酔の低減が特
に重要と考えられる。

〔発明の効果〕

以上述べたように、本発明によれば、配線間の結合雑音
を低減でき、高Ｓ／ＮなＬＳＩが実現できる。

【図面の簡単な説明】

第１図、第２図は従来例を説明するだめの図、第３図力
・ら絹７図は本発明の一実施図、第８図から第１９図は
本発明の他の実施例を示す半導体メモリ装置の要部回路
構成図である。 １〜７．１６〜２２，２６，４０，４１，７１゜７２．
７３，２６１，２６２・・・１８号線あるいは給′ｒ１
（線、８〜１１°°゛結合Ｗｉｔ、１２・・・スルーホ
ール、１３〜１５・・・４１１ｆ膜、２３・・・デコー
ダ、２４゜２５．３２・・・周辺回路、２７，１２７，
２２７・・・ワード線、２８，１２８，２２８・・・メ
モリセル、２９・・・Ｘ７’コーダ、３ｏ・・・センス
アンプ、３１゜３１．１３１，１３１，２３１，２３１
・・・データ線、３３・・・Ｉ１０線、３４・・・Ｙデ
コーダ、３５・・・スイッチ、３６・・・制岬線、３７
・・ゲートコントロ■　　７　　図 し＝−一一−−−−−−−− ′７３ ■３図 第　　７　　図 ′￥　　１θ　　図 五　　１１　　　図 第　１ｚ　　図 不　１３　　図 Ｚ　／乙　　図 罰　　１６　　　図 ＶＪ１７　　　図

Claims (1)

1. 【特許請求の範囲】 １、任意の間隔、任意の形状で配置された、少なくとも
   ２本以上の複数の配線からなる第１の配線群と、任意の
   間隔、任意の形状で第１の配線群とほぼ同一方向に配置
   された少なくとも１本以上の配線からなる第２の配線群
   と全備えた半導体装置に２いて、第２の配線群の一部あ
   るいは全ての配線がそれぞれ、第１の配線群のうち少な
   くとも１本以上の配線と交叉するように配置されたこと
   を特徴とする半導体装置。 ２、・　データ線群と、データ線群内にデータ線方向に
   配置された少なくとも１本以上の配線と全備えた半立体
   メモリ装置において、上記第１項の１喉。 ３、データ線を、独立に記憶情報全処理できる複数のザ
   ブ線に分割し、サブ線に共通なデコーダで制御された信
   号で、サブ線の入出力記憶情報を制御した半畳体メモリ
   装置において、上記第記第１項の第１の配線群をサブ線
   に、第２の配線群全デコーダで制御された信号線及びザ
   ブ線群内にデータ線方向に配置された配線とした半導体
   装置。