KR100945839B1

KR100945839B1 - 비휘발성 반도체 메모리

Info

Publication number: KR100945839B1
Application number: KR1020080022893A
Authority: KR
Inventors: 고지 호소노; 마사히로 요시하라; 다이 나까무라; 요우이찌 가이
Original assignee: 가부시끼가이샤 도시바
Priority date: 2007-03-13
Filing date: 2008-03-12
Publication date: 2010-03-08
Also published as: TWI389262B; US20080225591A1; KR20080084655A; CN101266979B; CN101266979A; TW200903736A; JP2008227171A; US7839679B2

Abstract

본 발명의 일 측면에 따른 비휘발성 반도체 메모리는 복수의 셀 유닛을 포함하는 메모리 셀 어레이(12A 및 12B)와, 메모리 셀 어레이(12A 및 12B)의 제1 방향에서의 한 단부 상에 배치되는 전력 공급 패드(19)와, 메모리 셀 어레이(12A 및 12B)의 제1 방향에 배치되는 페이지 버퍼(13A-u, 13B-u)를 포함한다. 비휘발성 반도체 메모리는 메모리 셀 어레이(12A 및 12B) 상에 배치되고 제1 방향으로 연장하는 복수의 비트 라인(BL(M1))과, 메모리 셀 어레이 상의 복수의 비트 라인(BL(M1)) 상에 배치되어 전력 공급 패드(19) 및 페이지 버퍼(13A-u 및 13B-u)에 접속하는 제1 전력 공급 라인(Vss(M2)) 또한 포함한다.

비휘발성 반도체 메모리, 메모리 셀 어레이, 셀 유닛, 전력 공급 패드, 페이지 버퍼, 비트 라인, 전력 공급 라인

Description

비휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}

본 발명은 비휘발성 반도체 메모리의 상호접속 레이아웃에 관한 것이다.

최근에, 대용량 및 비휘발성 특성을 이용하면서 비휘발성 반도체 메모리, 특히 NAND 플래시 메모리가 다양한 전자 디바이스에서 이용되고 있다.

NAND 플래시 메모리의 경우에, 셀 유닛은 직렬로 접속된 복수의 메모리 셀 및 복수의 메모리 셀의 양단에 접속되는 2개의 선택 게이트 트랜지스터를 포함한다. 이러한 셀 유닛은 NAND 스트링으로 불린다.

용량은 증가시킨 채 메모리 셀 및 게이트 선택 트랜지스터의 다운사이징(downsizing)이 수행되는 경우에, 메모리 셀 어레이 상에 배치된 도전성 라인을 이용하는 수단 및 도전성 라인을 접속하는 방법이 적절하게 고려되지 않는다면 도전성 라인의 저항이 문제가 된다.

예를 들면, 셀 유닛의 한 단부 상의 소스 확산층에 접속되는 셀 소스 라인에 대하여, 그리고 메모리 셀 및 선택 게이트 트랜지스터가 배열되는 셀 웰(well) 영역에 접속되는 셀 웰 라인에 대하여, 셀 소스 라인 및 셀 웰 라인의 저항이 가능한 한 많이 낮추어져서 소스 확산층 및 셀 웰 영역의 전위를 안정화시킬 것이 요구된 다.

US 2006/0198196(2006년 9월 7일)은 메모리 셀 어레이 상에 배치된 복수의 금속층 중 하나(최상층)가 셀 소스 라인 및 셀 웰 라인으로 최대한 이용되어 도전성 라인의 저항을 낮추는 기술을 개시한다.

<발명의 개요>

본 발명의 일 측면에 따른 비휘발성 반도체 메모리는 복수의 메모리 셀 유닛을 포함하는 메모리 셀 어레이와, 메모리 셀 어레이의 제1 방향의 한 단부 상에 배치되는 전력 공급 패드(pad)와, 메모리 셀 어레이의 제1 방향의 다른 단부 상에 배치되는 제1 페이지 버퍼(page buffer)와, 제1 방향으로 연장하면서 메모리 셀 어레이 상에 배치되는 복수의 비트 라인과, 메모리 셀 어레이 상의 복수의 비트 라인 상에 배치되어 전력 공급 패드와 제1 페이지 버퍼를 접속하는 제1 전력 공급 라인을 포함한다.

본 발명의 일 측면의 비휘발성 반도체 메모리가 도면을 참조하여 상세히 기술될 것이다.

비휘발성 반도체 메모리에서, 회로의 구조 및 레이아웃은 칩 특성 및 칩 사이즈의 관점에서 각 세대 마다 결정된다.

그 중에서, 페이지 버퍼(센스 증폭기)가 메모리 셀 어레이의 열(coulmn) 방향 상의 양 단부 모두에 배치되는 반면, 칩의 한 측에만 패드가 배치된다.

이러한 경우에, 칩 내의 모든 회로에 전력 공급 전위(Vdd 및 Vss)를 안정적으로 공급하기 위하여 전력 공급 라인의 레이아웃을 고려하는 것이 필요하다.

전술한 바와 같이, 셀 소스 라인 및 셀 웰 라인이 메모리 셀 어레이 상에 배치된다. 따라서, 전원 라인은 메모리 셀 어레이 상의 영역을 제외한 칩의 에지를 따라 빈번하게 배치된다.

그러나, 불행하게도 칩의 에지를 따른 전원 라인의 레이아웃은 칩 사이즈를 크게한다.

본 발명의 일 예에서는 전력 공급 라인이 메모리 셀 어레이 상에 배치되는 레이아웃이 채택된다.

부가적으로, 페이지 버퍼(센스 증폭기)가 메모리 셀 어레이의 제1 방향(열 방향)에서의 양 단부 상에 배치되는 메모리 코어 구조에 부합하기 위하여, 본 발명 의 일 예에 따른 전력 공급 라인을 이용하여 메모리 셀 어레이의 제1 방향에서의 한 단부 상에 배치된 전력 공급 패드로부터 메모리 셀 어레이의 제1 방향에서의 다른 단부 상에 배치된 페이지 버퍼로 전원 전위가 공급된다.

따라서, 전력 공급 전위(Vdd 및 Vss)는 칩 사이즈를 증가시키지 않고서 칩에 배치된 모든 회로에 안정적으로 공급될 수 있다.

본 발명의 일 예에 따르면 메모리 셀 어레이 상에 배치된 셀 소스 라인 및 셀 웰 라인 또한 전력 공급 라인과 동일한 도전층에 배치된다. 이러한 경우에, 전력 공급 라인, 셀 소스 라인 및 셀 웰 라인은 함께 배열되며, 셀 소스 라인 및 셀 웰 라인은 메모리 셀 어레이 내의 션트 영역 상에 배치되어, 모든 도전성 라인에서의 저항이 감소될 수 있도록 한다.

전력 공급 라인이 메모리 셀 어레이 상에 배치되는 경우에는, 종종 전력 공급 라인과 (비트 라인과 같은)다른 도전성 라인 사이의 기생 용량이 문제가 된다.

예를 들면, 소거 동작 동안에 소거 전위가 셀 웰 영역에 주어진 경우에, 소거 전위는 셀 유닛의 드레인 확산층을 통해서 비트 라인을 충전한다. 그 후에, 셀 웰 영역이 접지 전위가 되는 경우에, 전력 공급 라인으로 덮이는 영역은 전력 공급 라인으로 덮이지 않는 영역과는 비트 라인에서의 전위의 감소 속도가 상이하기 때문에, 비트 라인에서의 전위가 강제적으로 방전되는 타이밍을 결정하는 것이 어렵다.

따라서, 먼저, 본 발명의 일 예에서 메모리 셀 어레이 상의 전원 공급 라인이 사행 방식(meandering manner)으로 제1 방향으로 연장하는 레이아웃이 채택된 다.

이러한 경우에, 모든 비트 라인에 대하여 전력 공급 라인으로 덮여진 부분의 비가 사전결정된 범위 내로 떨어질 수 있기 때문에, 비트 라인에 발생되는 기생 용량의 변동이 감소될 수 있다. 따라서, 소거 동작 동안에 비트 라인(BL)에서의 전위의 감소 속도에서의 큰 변동이 발생되지 않는다.

둘째로, 본 발명의 일 예에서, 전력 공급 라인이 메모리 셀 어레이 상의 영역을 제외한 영역에 또한 배치되고, 소거 동작 동안에 메모리 셀 어레이 상의 전력 공급 라인이 플로팅 상태로 설정되는 구조가 채택된다.

이러한 경우에, 비트 라인이 사행(meandering)하는 경우와 유사하게, 소거 동작 동안에 비트 라인(BL)에서의 전위의 감소 속도에서의 큰 변동의 발생이 방지될 수 있다.

본 발명의 일 예는 칩 사이즈를 크게 하지 않고서 전력 공급 전위를 안정적으로 공급할 수 있는 비휘발성 반도체 메모리의 전력 공급 라인의 레이아웃을 구현할 수 있다.

본 기술분야의 당업자는 부가적인 장점 및 변형을 용이하게 고려할 수 있을 것이다. 따라서, 보다 넓은 측면에서의 본 발명은 본 명세서에 도시되고 기술된 상세한 설명 및 대표적인 실시예에 한정되지 않는다. 따라서, 첨부된 특허청구범위 및 그 등가물에 의해서 규정되는 전반적인 발명의 개념의 사상 또는 범위를 벗어나지 않고서 다양한 변경이 이루어질 수 있을 것이다.

이제, 몇몇 예가 아래에 기술될 것이다.

(1) 칩 레이아웃

도 1은 본 발명이 이용되는 칩 레이아웃의 일 예를 도시한다.

칩 레이아웃의 필수 포인트는 패드 영역(전력 공급 패드)이 메모리 셀 어레이(12A, 12B)의 제1 방향의 한 단부 상에 배치되고, 페이지 버퍼(센스 증폭기)(13A-u, 13B-u)가 메모리 셀 어레이(12A, 12B)의 제1 방향의 다른 쪽에 배치되는 것이다.

도 1의 레이아웃은 모든 비트 라인이 동시에 센싱될 수 있는 전-비트-라인(all-bit-line, ABL)이 채택되는 경우, 또는 비트 라인 차폐 센스 증폭기 구조에서 레이아웃 피치(pitch)가 느슨해지는 경우에 이용된다.

상세한 레이아웃이 아래에 기술될 것이다.

칩(11)은 직사각형 형태를 가지며, 2개의 메모리 셀 어레이(12A, 12B)는 칩(11) 상에 배치된다. 그러나, 하나의 메모리 셀 어레이가 칩(11) 상에 배치되거나, 셋 이상의 메모리 셀 어레이가 칩(11) 상에 배치될 수 있을 것이다.

메모리 셀 어레이(12A, 12B)는 제1 방향으로 배열되는 n(n은 2 이상의 자연수)개의 블록(BK0, BK1, ..., 및 BKn-1)을 포함한다.

각각의 블록(BK0, BK1, ..., 및 BKn-1)은 제1 방향에 수직하는 제2 방향으로 배열되는 복수의 셀 유닛(CU)을 포함한다.

도 2에 도시된 바와 같이, NAND 플래시 메모리의 경우에, 셀 유닛(CU)은 제1 방향에서 직렬로 접속된 복수의 메모리 셀(MC)과, 복수의 메모리 셀(MC)의 양 단부 상에 접속되는 2개의 선택 게이트 트랜지스터(ST)를 포함하는 NAND 스트링이다.

제1 방향으로 연장하는 복수의 비트 라인(BL)이 메모리 셀 어레이(12A, 12B) 상에 배치된다.

페이지 버퍼(PB)(13A-u, 13B-u, 13A-d, 13B-d)는 메모리 셀 어레이(12A, 12B)의 제1 방향의 양 단부에 배치된다.

페이지 버퍼(13A-u, 13B-u, 13A-d, 13B-d)는 판독/기록 동안에 판독 데이터/기록 데이터를 일시적으로 저장하는 기능을 가진다. 페이지 버퍼(13A-u, 13B-u, 13A-d, 13B-d)는 판독 동안, 또는 판독/소거 동작의 검증 동안에 센스 증폭기(S/A)로서 기능한다.

각각의 행(row) 디코더(RDC)(14A, 14B)는 각각의 메모리 셀 어레이(12A, 12B)의 제2 방향의 한 단부(칩(11)의 에지측 상의 단부에 대한 반대 부분)에 배치된다. 이와 달리, 열 디코더는 메모리 셀 어레이(12A, 12B)의 제2 방향의 양 단부에 배치될 수 있을 것이다.

전자의 레이아웃은 행 디코더가 메모리 셀 어레이의 한 측 상에만 배치되기 때문에 한 측(one-side) 행 디코더로 불리며, 후자의 레이아웃은 행 디코더가 메모리 셀 어레이의 양 단부 상에 배치되기 때문에 양 측(both-side) 행 디코더로 불린다.

패드 영역(16)은 메모리 셀 어레이(12A, 12B)의 한 방향의 한 단부 상의 칩(11)의 에지를 따라 배치된다. 주변 회로(15)는 페이지 버퍼(13A-d, 13B-d)와 패드 영역(16) 사이에 배치된다.

도 3은 비트 라인과 페이지 버퍼 사이의 관계를 도시한다.

메모리 셀 어레이(12A, 12B)에서, m(m은 2 이상의 자연수)개의 비트 라인(BL0, BL1, ..., 및 BLm-1)이 배치된다.

비트 라인(BL0, BL2, ..., 및 BLm-2)은 페이지 버퍼(13A-u, 13B-u)에 접속되고, 비트 라인(BL1, BL3, ..., 및 BLm-1)은 페이지 버퍼(13A-d, 13B-d)에 접속된다.

그러나, 도 3의 구조는 예로서 도시된 것이기 때문에, 비트 라인과 페이지 버퍼 사이의 관계는 도 3의 관계에 한정되는 것은 아니다.

이와 달리, 예를 들면, 도 3의 구조 대신에 비트 라인(BL0, BL1, BL4, BL5, ...)이 페이지 버퍼(13A-u, 13B-u)에 접속되고, 비트 라인(BL2, BL3, BL6, BL7, ...)이 페이지 버퍼(13A_d, 13B-d)에 접속되는 구조가 채택될 수 있을 것이다.

도 3의 구조에서, 도 4의 화살표에 의해서 도시된 바와 같이, 전력 공급 전위(Vdd 및 Vss)는 메모리 셀 어레이(12A, 12B)의 한 단부 상에 배치된 패드 영역(전력 공급 패드, 16)으로부터 메모리 셀 어레이(12A, 12B)의 다른 단부 상에 배치된 페이지 버퍼(13A-u, 13B-u)로 공급된다.

(2) 전력 공급 라인 레이아웃

전력 공급 라인 레이아웃의 특정 예가 아래에 기술될 것이다.

A. 제1 예

도 5는 전력 공급 라인 레이아웃의 제1 예를 도시한다.

도 5(a)는, 예를 들면 반도체 기판 측으로부터 제2 금속층(M2) 내의 도전성 라인과 같은, 메모리 셀 어레이 내에 배치된 복수의 금속층 중 하나의 레이아웃을 도시한다. 도 5(b)는 도 5(a)의 도전성 라인 바로 아래에 배치된 도전성 라인 및 메모리 셀 어레이를 도시한다.

제1 방향으로 연장하는 비트 라인(BL)은 메모리 셀 어레이(12A, 12B) 상에 배치된다. 비트 라인(BL)은 반도체 기판 측으로부터 제2 금속층(M1)에 배치된다. 제1 방향으로 연장하는 션트 영역(SH)은 메모리 셀 어레이(12A, 12B)에 배치된다.

션트 영역(SH)은 제2 방향에서 사전결정된 간격으로 배치된다.

션트 영역(SH)은 션트 상호접속 및 컨택트 홀이 셀 소스 라인, 웰 상호접속 및 선택 게이트 라인의 저항을 감소시키도록 되는 영역이다.

제1 방향으로 연장하는 도전성 라인(CL1, CL2)이 션트 영역(SH) 상에 배치된다. 도전성 라인(CL1, CL2)은 반도체 기판 측으로부터 제2 금속층(M1)에 배치된다.

전력 공급 라인(Vss)은 메모리 셀 어레이(12A, 12B) 상의 비트 라인(BL) 상에 배치된다. 제1 방향으로 연장하는 전력 공급 라인(Vss)은 접지 전위(d)를 페이지 버퍼(13A-u, 13B-u, 13A-d, 13B-d)에 공급한다. 전력 공급 라인(Vss)은 반도체 기판 측으로부터 제3 금속층(M2)에 배치된다.

전력 공급 라인(Vss)은 메모리 셀 어레이(12A, 12B) 상의 영역을 제외한 영역에도 배치된다. 즉, 메모리 셀 어레이(12A, 12B) 상의 영역을 제외한 영역에서, 전력 공급 라인(Vss)은 금속층(M1, M2)에 배치되며, 전력 공급 라인(Vss)은 메모리 셀 어레이(12A, 12B)를 둘러싸는 패턴을 가진다.

그 결과, 전력 공급 라인(Vss)은 전체적으로 사다리 형태의 레이아웃이 된다.

전력 공급 라인(Vss)은 전력 공급 패드(19)에 접속된다. 전력 공급 라인(Vss)은 페이지 버퍼 또는 주변 회로에 고 저항 영역이 형성되지 않도록 네트워크 형태로 형성된다. 전력 공급 라인(Vss)은 네트워크 형태의 상호접속을 통해서 전력 공급(Vss) 패드(19)에 접속된다.

제1 예에서, 단지 하나의 전력 공급 패드(19)가 예시되었다. 이와 달리, 복수의 전력 패드(19)가 칩 상의 패드 영역에 제공될 수 있을 것이다.

셀 소스 라인(CELSRC) 및 셀 웰 라인(CPWELL)이 메모리 셀 어레이(12A, 12B) 상의 비트 라인(BL) 및 도전성 라인(CL1, CL2) 상에 배치된다.

셀 소스 라인(CELSRC)은 제1 방향으로 연장하며, 셀 소스 라인(CELSRC)은 (접지 전위와 같이)사전결정된 전위를 션트 영역(SH)을 통해서 메모리 셀 어레이(12A, 12B) 내의 셀 유닛의 소스 확산층에 공급한다. 셀 소스 라인(CELSRC)이 반도체 기판 측으로부터 제3 금속층(M2)에 배치된다.

제1 방향으로 연장하는 셀 웰 라인(CPWELL)은 (접지 전위 및 소거 전위와 같은)사전결정된 전위를 션트 영역(SH)을 통해서 메모리 셀 어레이(12A, 12B) 내의 셀 웰 영역에 공급한다. 셀 웰 라인(CPWELL)이 제3 반도체 기판 측으로부터 제3 금속층(M2)에 배치된다.

셀 소스 라인(CELSRC) 및 셀 웰 라인(CPWELL)은 컨택트 홀(CH)을 통해서 셀 소스 라인(CELSRC) 및 셀 웰 라인(CPWELL) 아래에 위치한 도전성 라인(CL1, CL2)에 접속된다.

셀 소스 라인(CELSRC)은 셀 소스 라인 드라이버(CELSRC drv., 17)에 접속되며, 셀 웰 라인(CPWELL)은 셀 웰 드라이버(CPWELL drv., 18)에 접속된다.

전력 공급 라인(Vss), 셀 소스 라인(CELSRC) 및 셀 웰 라인(CPWELL)은 반도체 기판 측으로부터 동일한 도전층, 즉, 제2 금속층(M2)에 배열된다.

제어 신호(A1)는 접지 전위를 셀 소스 라인(CELSRC)에 공급하는 것이며, 제어 신호(A2)는 접지 전위를 셀 웰 라인(CPWELL)에 공급하는 것이다.

도 6은 도 5의 메모리 셀 어레이 내의 금속층(M0)의 레이아웃의 일 예를 도시한다.

도 7은 도 6의 VII-VII 라인을 따라서 취해진 단면도이다.

구체적으로, 도 7은 전력 공급 라인(Vss)이 셀 유닛(CU) 상의 비트 라인(BLk) 상에 배치되는 영역의 제1 방향에서의 단면도이다.

N 타입 웰 영역(21b) 및 P 타입 웰 영역(21c)을 포함하는 이중 웰 영역이 P 타입 반도체 기판(21a) 내에 형성된다.

셀 유닛(CU)이 P 타입 웰 영역 내에 형성된다. 셀 유닛(CU)은 직렬로 접속되는 복수의 메모리 셀과, 복수의 메모리 셀의 양 단부 상에 접속되는 2개의 선택 게이트 트랜지스터를 포함하는 NAND 스트링이다.

복수의 메모리 셀은 P 타입 웰 영역(21c) 내의 n 타입 확산층에 의해서 직렬 로 접속된다. 소스 확산층(22)이 셀 유닛(CU)의 한 단부 상에 형성되고, 드레인 확산층(23)이 다른 단부 상에 형성된다. 셀 유닛(CU)의 다른 단부 상의 드레인 확산층(23)은 컨택트 플러그(24)를 통해서 비트 라인(BLk)에 접속된다. 비트 라인(BLk)은 반도체 기판(21a)으로부터 제2 금속층(M1) 내에 배치된다.

전력 공급 라인(Vss)은 비트 라인(BLk) 내에 배치된다. 전력 공급 라인(Vss)은 반도체 기판(21a) 측으로부터 제3 금속층(M2) 내에 배치된다.

도 8은 도 6의 VIII-VIII 라인을 따라서 취해진 단면도이며, 도 9는 도 6의 IX-IX 라인을 따라서 취해진 단면도이다.

구체적으로, 도 8은 셀 소스 라인(CELSRC)이 셀 유닛(CU) 상의 비트 라인(BLj) 상에 배치되는 영역의 제1 방향에서의 단면도이다. 도 9는 셀 소스 라인(CELSRC)이 션트 영역(SH) 상에 배치되는 영역의 제1 방향에서의 단면도이다.

셀 유닛(CU)의 소스 확산층(22)은 컨택트 플러그(26)를 통해서 도전성 라인(27)에 접속되며, 도전성 라인(27)은 반도체 기판(21a) 측으로부터 제1 금속층(M0) 내에 배치된다. 도전성 라인(27)은 도 6에 도시된 패턴으로 션트 영역(SH)으로 당겨진다.

션트 영역(SH)에서, 도전성 라인(27)은 컨택트 플러그(28)를 통해서 도전성 라인(CL1)에 접속되며, 도전성 라인(CL1)은 반도체 기판(21a) 측으로부터 제2 금속층(M1) 내에 배치된다. 도전성 라인(CL1)은 컨택트 플러그(29)를 통해서 셀 소스 라인(CELSRC)에 접속되고, 셀 소스 라인(CELSRC)은 반도체 기판(21a) 측으로부터 제3 금속층(M2) 내에 배치된다.

용이한 이해를 위하여, 도 9의 컨택트 플러그(28, 29)는 도 6에 도시되지 않는다.

도 10은 도 6의 X-X 라인을 따라서 취해진 단면도이며, 도 11은 도 6의 XI-XI 라인을 따라서 취해진 단면도이다.

구체적으로, 도 10은 셀 웰 라인(CPWELL)이 셀 유닛(CU) 상의 비트 라인(BLi) 상에 배치되는 영역의 제1 방향에서의 단면도이다. 도 11은 셀 웰 라인(CPWELL)이 션트 영역(SH) 상에 배치되는 영역의 제1 방향에서의 단면도이다.

P 타입 웰 영역(21c) 내의 P⁺ 타입 웰 영역(30A)이 컨택트 플러그(31A)를 통해서 도전성 라인(CL2)에 접속되고, 도전성 라인(CL2)은 금속층(M1) 내에 배치된다.

유사하게, N 타입 웰 영역(21b) 내의 N⁺ 타입 컨택트 영역(30B)이 컨택트 플러그(31B)를 통해서 도전성 라인(32B)에 접속되고, 도전성 라인(32B)은 금속층(M0) 내에 배치된다. 도전성 라인(32B)은 컨택트 플러그(33B)를 통해서 도전성 라인(CL2)에 접속되고, 도전성 라인(CL2)은 금속층(M1) 내에 배치된다.

도전성 라인(CL2)은 컨택트 플러그(34)를 통해서 셀 웰 라인(CPWELL)에 접속되고, 셀 웰 라인(CPWELL)은 금속층(M2) 내에 배치된다.

따라서, 제1 예의 레이아웃에 따르면, 전력 공급 라인(Vss)은 메모리 셀 어레이 상의 영역 내에 배치되고, 이것은 칩 사이크를 크게 하지 않고서 전력 공급 전위가 칩 내에 배치된 모든 회로에 안정적으로 공급될 수 있도록 한다.

전력 공급 라인이 메모리 셀 어레이 상에 배치되는 경우에, 전력 공급 라인과 (비트 라인과 같은)다른 도전성 라인 사이의 기생 용량이 종종 문제가 된다.

예를 들면, 도 7 내지 11에 도시된 바와 같이, 소거 동작 동안에, 먼저 트랜지스터(HV)가 턴 오프되어 셀 소스 라인(CELSRC)을 플로팅 상태로 설정하고, 비트 라인(BLi, BLj 및 BLk)을 플로팅 상태로 설정한다.

그 후에, (예를 들면, 20V의)소거 전위(Vera)가 셀 웰 영역(21b, 21c)에 주어지는 경우에, 소거 전위(Vera)는 셀 유닛(CU)의 소스 확산층(22)을 통해서 셀 소스 라인(CELSRC)을 충전하고, 드레인 확산층(23)을 통해서 비트 라인(BLi, BLj 및 BLk) 또한 충전한다.

따라서, 셀 소스 라인(CELSRC)에서의 전위 및 비트 라인(BLj, BLj 및 BLk)에서의 전위는, PN 접합에 의해서 발생된 전압 강하(Vf)가 소거 전위(Vera)로부터 각각 감산되어 (Vrea-Vf)가 된다.

이때에, 전력 공급 라인(Vss)이 비트 라인 상에 배치되는 곳에서는, 도 7에 도시된 바와 같이 비트 라인(BLk)과 전력 공급 라인(Vss) 사이의 기생 용량(C3)이 (Vera-Vf)로 충전되는 것이 필요하다.

따라서, 소거 전위(Vera)를 발생시키는 전위 발생 회로 상의 부하가 증가되며, 전위 발생 회로의 용량 부족에 기인하여 메모리 셀은 완전히 소거되지 않을 수도 있을 것이다.

도 7에 도시된 바와 같이, 전력 공급 라인(Vss)으로 덮이는 비트 라인(BLk) 내에 기생 용량(C3)이 발생되며, 도 8 및 10에 도시된 바와 같이, 전력 공급 라 인(Vss)으로 덮이지 않은 비트 라인(BLi, BLj)내에는 기생 용량(C3)이 발생되지 않는다.

이것은 비트 라인에 발생되는 기생 용량은 소거 동작 동안의 비트 라인(BL)에 따라 변한다는 것을 의미한다. 이러한 경우에, 비트 라인(BLi, BLj, BLk)에서의 전위의 변동은 도 12에 도시된 바와 같다.

특히, 셀 웰 영역(21b, 21c)이 소거 전위(Vera)에서 접지 전위로 변하는 때에, 전력 공급 라인(Vss)으로 덮여있는 비트 라인(BLk)에서의 전위의 감소 속도는 전력 공급 라인(Vss)으로 덮여있지 않은 비트 라인(BLi, BLj)의 그것보다 느려진다.

이러한 현상은 비트 라인에서의 전위 예측의 관점에서 바람직하지 않다.

통상적으로, 비트 라인에서의 전위는 소거 동작 이후의 예측된 비트 라인이며, 비트 라인에서의 전위가 사전결정된 값보다 작아지는 때에 비트 라인에서의 전위는 강제적으로 방전된다. 그러나, 비트 라인에서의 전위가 부적절하게 예측되는 때에, 비트 라인에서의 전위가 사전결정된 값을 초과하는 동안 방전이 강제적으로 수행되며, 이는 소자의 파손으로 귀결된다.

따라서, 아래의 제2 내지 제8 예는 비트 라인에서 발생된 기생 용량의 변동이 소거 동작 동안에 사전결정된 범위 내에 놓이는 전력 공급 라인 레이아웃을 제안한다.

B. 제2 예

도 13은 전력 공급 라인 레이아웃의 제2 예를 도시한다.

도 13(a)는 메모리 셀 어레이 상에 배치된 복수의 금속층 중 하나, 예를 들면 반도체 기판 측으로부터 제3 금속층(M2)에서의 도전성 라인의 레이아웃을 도시한다. 도 13(b)는 도 13(a)의 도전성 라인 바로 아래에 배치된 도전성 라인 및 메모리 셀 어레이를 도시한다.

제2 예의 레이아웃은 전력 공급 라인(Vss)이 사행 방식으로 제1 방향으로 연장된다는 점에서 제1 예의 레이아웃과 상이하다. 다른 구성은 제1 예의 그것과 유사하다.

전력 공급 라인(Vss)과 유사하게, 전력 공급 라인(Vss)으로서 동일한 도전층(제3 금속층(M2))에 배치되는 셀 소스 라인(CELSRC) 및 셀 웰 라인(CPWELL) 또한 사행 방식으로 제1 방향으로 연장한다.

제2 예에서, 비트 라인(BL)에 발생된 기생 용량의 변동이 감소될 수 있는데, 이는 전력 공급 라인(Vss)으로 덮여질 수 있는 부분의 비(커버리지)가 전력 공급 라인(Vss) 바로 아래의 제2 금속층(M1) 내에 배치된 모든 비트 라인(BL)에 대하여 사전결정된 범위 내에 놓일 수 있기 때문이다. 따라서, 소거 동작 동안에 비트 라인(BL)에서의 전위의 감소 속도에 큰 변동이 발생되지 않는다.

제2 예의 레이아웃은 아래에서 구체적으로 설명될 것이다.

제1 방향으로 연장하는 비트 라인(BL)은 메모리 셀 어레이(12A, 12B) 상에 배치된다. 제1 방향으로 연장하는 션트 영역(SH)은 메모리 셀 어레이(12A, 12B) 상에 배치된다.

션트 영역(SH)은 제2 방향에서 사전결정된 간격으로 배치된다. 비트 라 인(BL)은 션트 영역(SH)에 배치되지 않으며, 셀 웰 영역 및 셀 유닛의 소스 확산층을 위하여 컨택트 홀이 만들어진다.

제1 방향으로 연장하는 도전성 라인(CL1, CL2)은 션트 영역(SH) 상에 배치된다.

전력 공급 라인(Vss)은 메모리 셀 어레이(12A, 12B) 상의 비트 라인(BL) 상에 배치된다. 전력 공급 라인(Vss)은 제1 방향에서 사행 방식으로 연장하며, 전력 공급 라인(Vss)은 페이지 버퍼(13A-u, 13B-u, 13A-d, 13B-d)에 접지 전위를 공급한다.

사행 방식으로 전력 공급 라인(Vss)을 연장하기 위하여, 바람직하게, 전력 공급 라인(Vss)은 도 14 및 15에 도시된 바와 같이 복수의 기본 패턴(BP)의 조합에 의해서 형성된다.

각각의 복수의 기본 패턴(BP)의 제1 방향에서의 사이즈는 적어도 하나의 셀 유닛(NAND 스트링)이 각각의 복수의 기본 패턴(BP)으로 덮여지도록 형성되며, 각각의 복수의 기본 패턴(BP)의 제2 방향에서의 사이즈는 적어도 2개의 비트 라인(BL)이 각각의 복수의 기본 패턴(BP)으로 덮여지도록 형성된다.

제2 예에서, 기본 패턴(BP)의 위치가 제1 방향으로 1 비트 시프트될 때마다 기본 패턴(BP)의 위치가 제2 방향으로 적어도 1 비트 라인(BL)만큼 시프트되는 때에 전력 공급 라인(Vss)은 전체적으로 사행 방식으로 용이하게 형성될 수 있다.

전력 공급 라인(Vss)이 사행 방식으로 용이하게 형성될 수 있는 때에, 1 비트 라인(BL)에 대한 전력 공급 라인(Vss)의 커버리지는 단지 1 비트 라인(BL)이 덮 여있는 기본 패턴(BP)의 수를 카운팅(counting)함으로써 계산될 수 있다. 따라서, 모든 비트 라인(BL)에 대한 전력 공급 라인(Vss)의 커버리지가 사전결정된 범위 내에 놓여 비트 라인(BL)에서 발생되는 기생 용량의 변동을 감소시킬 수 있으면서, 비트 라인(BL)에 대한 특성 평가가 용이하게 수행될 수 있다.

리소그래피(lithography)에서 발생되는 오정렬에 관하여, 기본 패턴(BP)의 제2 방향에서의 오정렬은 전력 공급 라인(Vss)의 커버리지에 약간 영향을 미친다. 이것은 모든 패턴이 동일한 방향으로 동시에 시프트되기 때문이다.

기본 패턴(BP)의 폭이 금속층(M2)의 에칭의 임계 치수의 차에 의해서 변경되는 경우에도, 금속층(M2)의 커버링(covering)이 모든 비트 라인에 대하여 실질적으로 균일하게 변경되기 때문에, 금속층(M2)에 대한 기생 용량의 변동은 비트 라인에 대해서 억제될 수 있을 것이다.

전력 공급 라인(Vss)은 전력 공급 패드(19)에 접속된다.

셀 소스 라인(CELSRC) 및 셀 웰 라인(CPWELL)은 메모리 셀 어레이(12A, 12B)의 비트 라인(BL) 및 도전성 라인(CL1, CL2) 상에 배치된다.

전력 공급 라인(Vss)과 유사하게, 셀 소스 라인(CELSRC)은 제1 방향에서 사행 방식으로 연장하며, 셀 소스 라인(CELSRC)은 (접지 전위와 같은)사전결정된 전위를 션트 영역(SH)을 통해서 메모리 셀 어레이(12A, 12B) 내의 셀 유닛의 소스 확산층에 공급한다.

전력 공급 라인(Vss)과 유사하게, 셀 웰 라인(CPWELL)은 제1 방향에서 사행 방식으로 연장하며, 셀 웰 라인(CPWELL)은 션트 영역(SH)을 통해서 메모리 셀 어레 이(12A, 12B) 내의 셀 웰 영역에 (접지 전위 및 소거 전위와 같은)사전결정된 전위를 공급한다.

전력 공급 라인(Vss)과 유사하게, 바람직하게 셀 소스 라인(CELSRC) 및 셀 웰 라인(CPWELL)은 도 14 및 15에 도시된 바와 같이 기본 패턴(BP)의 조합에 의해서 형성된다.

셀 소스 라인(CELSRC)은 셀 소스 라인 드라이버(CELSRC drv., 17)에 접속되고, 셀 웰 라인(CPWELL)은 셀 웰 드라이버(CPWELL drv., 18)에 접속된다.

도 13의 메모리 셀 어레이의 디바이스 구조는 도 7 내지 11에 도시된 구조와 유사하다.

따라서, 제2 예의 레이아웃에 따르면, 전력 공급 라인(Vss)은 메모리 셀 어레이 상의 영역에 배치되며, 이것은 칩 사이즈를 크게 하지 않고서 전력 공급 전위가 칩에 배치된 모든 회로에 안정적으로 공급되는 것을 가능하게 한다.

전력 공급 라인(Vss)이 메모리 셀 어레이 상에 배치되는 경우에도, 비트 라인(BL)에 발생되는 기생 용량의 변동이 사전결정된 범위 내에 놓이기 때문에, 소거 동작 동안에 비트 라인(BL)에서의 전위의 감소 속도에서 큰 변동이 발생되지 않는다.

C. 제3 예

도 16은 전력 공급 라인 레이아웃의 제3 예를 도시한다.

도 16(a)는 메모리 셀 어레이 상에 배치된 복수의 금속층 중 하나, 예를 들면 반도체 기판 측으로부터 제3 금속층(M2)에서의 도전성 라인의 레이아웃을 도시한다. 도 16(b)는 도 16(a)의 도전성 라인 바로 아래에 배치되는 도전성 라인 및 메모리 셀 어레이를 도시한다.

제3 예는 제2 예의 변형이다.

제3 예의 레이아웃은 전력 공급 라인(Vss) 측이 스텝(step) 방식이 아닌 유연한(smooth) 방식으로 변화한다는 점에서 제2 예의 레이아웃과는 상이하다. 즉, 제3 예에서, 전력 공급 라인(Vss)은 복수의 기본 패턴의 조합에 의해서 형성되지 않는다. 다른 구성은 제2 예와 유사하다.

전력 공급 라인(Vss)과 동일한 도전층(제3 금속층(M2))에 배치되는 셀 소스 라인(CELSRC) 및 셀 웰 라인(CPWELL) 측은 유연하게 변화된다.

제3 예에서, 전력 공급 라인(Vss)으로 덮여지는 부분의 비(커버리지)가 모든 비트 라인에 대해서 사전결정된 범위 내에 놓이기 때문에, 비트 라인에서의 기생 용량의 변동이 감소될 수 있다. 따라서, 소거 동작 동안에 비트 라인(BL)에서의 전위의 감소 속도에서의 큰 변동이 발생되지 않는다.

D. 제4 예

도 17은 전력 공급 라인 레이아웃의 제4 예를 도시한다.

도 17(a)는 메모리 셀 어레이 상에 배치된 복수의 금속층 중 하나, 예를 들면 반도체 기판 측으로부터 제3 금속층(M2)에서의 도전성 라인의 레이아웃을 도시 한다. 도 17(b)는 도 17(a)의 도전성 라인 바로 아래에 배치되는 도전성 라인 및 메모리 셀 어레이를 도시한다.

제4 예 또한 제2 예의 변형이다.

제4 예의 레이아웃은 접지 전위가 메모리 셀 어레이(12A, 12B) 상의 셀 소스 라인(CELSRC) 및 셀 웰 라인(CPWELL)의 양 단부로부터 셀 소스 라인(CELSRC) 및 셀 웰 라인(CPWELL)에 공급되는 구조에서 제2 예의 레이아웃과 상이하다.

제어 신호(A1)가 하이(high)가 되면, 전력 공급 라인(Vss)과 셀 소스 라인(CELSRC) 사이에 단락 회로가 생성되어 전력 공급 패드(19)에서 셀 소스 라인(CELSRC)으로 접지 전위를 공급한다. 제어 신호(A2)가 하이가 되면, 전력 공급 라인(Vss)과 셀 웰 라인(CPWELL) 사이에 단락 회로가 생성되어, 전력 공급 패드(19)에서 셀 웰 라인(CPWELL)으로 접지 전위를 공급한다.

다른 구성은 제2 예와 유사하다.

제4 예에서, 전력 공급 라인(Vss)으로 덮여지는 부분의 비(커버리지)가 모든 비트 라인(BL)에 대하여 사전결정된 범위 내에 놓이는 경우에는 비트 라인(BL)에 발생되는 기생 용량의 변동이 감소될 수 있다. 따라서, 소거 동작 동안에 비트 라인(BL)에서의 전위의 감소 속도에 큰 변동이 발생되지 않는다.

E. 제5 예

도 18은 전력 공급 라인 레이아웃의 제5 예를 도시한다.

도 18(a)는 메모리 셀 어레이 상에 배치되는 복수의 금속층 중 하나, 예를 들면 반도체 기판 측으로부터 제3 금속층(M2)에서의 도전성 라인의 레이아웃을 도 시한다. 도 18(b)는 도 18(a)의 도전성 라인 바로 아래에 배치된 도전성 라인 및 메모리 셀 어레이를 도시한다.

제5 예 또한 제2 예의 변형이다.

제5 예의 레이아웃은 스위칭 소자(N 채널 MOS 트랜지스터)가 메모리 셀 어레이(12A, 12B) 상의 전력 공급 라인(Vss)과 메모리 셀 어레이(12A, 12B)를 제외한 영역의 전력 공급 라인(Vss) 사이에 배치되며, 스위칭 소자가 제어 신호(B1)에 의해서 제어된다는 점에서 제2 예의 레이아웃과 상이하다.

제5 예는 소거 동작 동안에 제어 신호(B1)가 로우(low)가 되고, 메모리 셀 어레이(12A, 12B) 상의 전력 공급 라인(Vss)이 플로팅 상태로 설정되는 구조를 채택할 수 있다. 따라서, 비트 라인(BL)에서 발생되는 기생 용량은 소거 동작 동안에 균일하게 될 수 있으며, 비트 라인에서의 전위의 감소 속도의 변동은 사전결정된 범위 내에 놓일 수 있다.

다른 구성은 제2 예와 유사하다.

제5 예의 레이아웃에서, 메모리 셀 어레이(12A, 12B) 상의 전력 공급 라인(Vss)이 일시적으로 플로팅 상태로 설정되어, 소거 동작 동안에 비트 라인(BL)에서의 전위의 감소 속도가 억제될 수 있다.

F. 제6 예

도 19는 전력 공급 라인 레이아웃의 제6 예를 도시한다.

도 19(a)는 메모리 셀 어레이 상에 배치된 복수의 금속층 중 하나, 예를 들면 반도체 기판 측으로부터 제3 금속층(M2) 내의 도전성 라인의 레이아웃을 도시한 다. 도 19(b)는 도 19(a)의 도전성 라인 바로 아래에 배치되는 도전성 라인 및 메모리 셀 어레이를 도시한다.

제6 예 또한 제5 예의 변형이다.

제6 예의 레이아웃은 전력 공급 라인(Vss)이 직선(straight line)이 아닌 사행 방식으로 연장된다는 점에서 제5 예의 레이아웃과 상이하다. 즉, 제6 예에서, 제5 예의 구조가 메모리 셀 어레이(12A, 12B) 상에 직선 전력 공급 라인(Vss)을 가지는 제1 예에 적용될 수 있다고 말할 수 있다.

스위칭 소자(N 채널 MOS 트랜지스터)는 메모리 셀 어레이(12A, 12B) 상의 전력 공급 라인(Vss)과 메모리 셀 어레이(12A, 12B)를 제외한 영역의 전력 공급 라인(Vss) 사이에 배치되며, 스위칭 소자가 제어 신호(B1)에 의해서 제어된다.

소거 동작 동안에 제어 신호(B1)가 로우로 되는 때에, 메모리 셀 어레이(12A, 12B) 상의 전력 제어 라인(Vss)은 플로팅 상태로 설정되어, 비트 라인(BL)에 발생되는 기생 용량이 소거 동작 동안에 균일화될 수 있다.

다른 구성은 제5 예와 유사하다.

제6 예에서, 전력 공급 라인(Vss)이 사행 방식으로 연장하는 경우와 유사하게, 전력 공급 라인(Vss)이 사행 방식으로 연장하지 않는 경우에도, 비트 라인(BL)에서 발생되는 기생 용량의 변동이 감소될 수 있다. 따라서, 소거 동작 동안에 비트 라인(BL)에서의 전위의 감소 속도에 큰 변동이 발생되지 않는다.

G. 제7 예

도 20은 전력 공급 라인 레이아웃의 제7 예를 도시한다.

도 20(a)는 메모리 셀 어레이 상에 배치되는 복수의 금속층 중 하나, 예를 들면 반도체 기판측으로부터 제3 금속층(M2) 내의 도전성 라인의 레이아웃을 도시한다. 도 20(b)는 도 20(a)의 도전성 라인 바로 아래에 배치되는 도전성 라인 및 메모리 셀 어레이를 도시한다.

제7 예 또한 제2 예의 변형이다.

제7 예의 레이아웃은 전력 공급 라인(Vdd)이 전력 공급 라인(Vss)을 대체한다는 점에서 제2 예의 레이아웃과 상이하다. 다른 구성은 제2 예와 유사하다.

전력 공급 라인(Vss)과 전력 공급 라인(Vdd) 사이의 차이는 다음과 같이 규정된다.

외부로부터 칩에 입력되는 2개의 외부 전력 공급 전위에서, 보다 낮은 전위(접지 전위)를 전송하는 도전성 라인은 전력 공급 라인(Vss)으로 설정되고, 보다 높은 전위를 전송하는 도전성 라인은 전력 공급 라인(Vdd)으로 설정된다. 전력 공급 라인(Vdd)이 스텝다운(stepped-down) 전력 공급 전위를 포함하는 것으로 가정된다. 예를 들면, 외부로부터 전력 공급 전위로서 3.3V가 공급되는 경우에, 소정의 회로에 의해서 2.5V로 스텝다운된 전력 공급 전위 또한 전력 공급 라인(Vdd)의 인가 범위를 포함한다.

2개의 전력 공급 라인(Vss 및 Vdd)은 제2 및 제7 예의 조합에 의해서 메모리 셀 어레이(12A, 12B) 상에 배치될 수 있을 것이다. 제7 예는 제1 예의 구조 내지 제5 예의 구조 중 적어도 하나와 결합될 수 있을 것이다.

제7 예에서, 전력 공급 라인(Vdd)으로 덮여지는 부분의 비(커버리지)는 전력 공급 라인(Vdd) 바로 아래의 모든 비트 라인에 대하여 사전결정된 범위 내에 놓일 수 있기 때문에, 비트 라인(BL) 내에 발생되는 기생 용량의 변동이 감소될 수 있다. 따라서, 소거 동작 동안에 비트 라인(BL)에서의 전위의 감소 속도에 큰 변동이 발생되지 않는다.

H. 제8 예

도 21은 전력 공급 라인 레이아웃의 제8 예를 도시한다.

도 21(a)는 메모리 셀 어레이 상에 배치되는 복수의 금속층 중 하나, 예를 들면 반도체 기판측으로부터 제3 금속층(M2)의 도전성 라인의 레이아웃을 도시한다. 도 21(b)는 도 21(a)의 도전성 라인 바로 아래에 배치되는 도전성 라인 및 메모리 셀 어레이를 도시한다.

제8 예 또한 제2 예의 변형이다.

제8 예의 레이아웃은 신호 라인(Ls)이 전력 공급 라인(Vss)을 대체한다는 점에서 제2 예의 레이아웃과 상이하다. 다른 구성은 제2 예와 유사하다.

신호 라인(Ls)이 메모리 셀 어레이(12A, 12B) 상에 배치되는 경우에, 신호 라인(Ls)은 사행 방식으로 연장하고, 이것은 신호 라인(Ls) 바로 아래의 비트 라인(BL)의 기생 용량이 균일할 수 있도록 한다.

본 명세서에서 사용되는 신호 라인은 전력 공급 라인(Vss, Vdd)을 제외한 도전성 라인을 의미할 것이다. 부가적으로, 신호 라인의 예는 데이터 라인 클록 신호 라인 및 제어 신호 라인을 포함한다.

신호 라인을 대신하여, 칩 내부에서 발생되는 내부 전력 공급 전위를 전달하 는 내부 전력 공급 라인이 메모리 셀 어레이(12A, 12B) 상에 배치될 수 있을 것이다. 제8 예는 제3 예 내지 제5 예의 구조 중 적어도 하나와 결합될 수 있을 것이다.

제8 예에서, 신호 라인(Ls)으로 덮이는 부분의 비(커버리지)는 신호 라인(Ls) 바로 아래의 모든 비트 라인에 대하여 사전결정된 범위 내에 놓일 수 있기 때문에, 비트 라인(BL)에서 발생되는 기생 용량의 변동이 감소될 수 있다. 따라서, 소거 동작 동안에 비트 라인(BL)에서의 전위의 감소 속도에 큰 변동이 발생되지 않는다.

I. 기타

2개의 타입의 션트 영역, 즉, 셀 유닛의 소스 확산층에 대한 션트 영역과, 셀 유닛의 소스 확산층과 셀 웰 영역 모두에 대한 션트 영역이 제1 내지 제8 예의 레이아웃에 존재한다. 션트 영역의 구성은 제1 내지 제8 예에 한정되지 않는다.

예를 들면, 모든 션트 영역은 셀 유닛의 소스 확산층과 셀 웰 영역 모두와의 컨택트 영역을 가질 수 있을 것이다.

도 6, 9, 11에 도시된 바와 같이, 셀 유닛의 소스 확산층과 셀 웰 영역 모두와의 컨택트부에 부가하여 소스측 선택 게이트 라인(SGS) 및 드레인측 선택 게이트 라인(SGD)과의 컨택트부 또한 션트 영역 내에 제공된다.

2개의 셀 소스 라인 드라이버 및 셀 웰 라인 드라이버 각각은 제1 내지 제8 예의 레이아웃에 존재한다. 이와 달리, 하나의 칩 상에 단지 하나의 셀 소스 라인 드라이버 및 단지 하나의 셀 웰 라인 드라이버가 채택될 수 있을 것이다.

셀 소스 라인 드라이버는 소거 동작 이후에 셀 소스 라인을 방전하는 회로 및 소거 검증 및 기록 펄스의 생성 동안에 셀 소스 라인을 전력 공급 전위(Vdd)까지 충전하는 회로를 포함한다.

셀 웰 라인 드라이버는 소거 동작 이후에 셀 웰 라인을 방전하는 회로를 포함한다.

(3) 요약

제1 내지 제8 예에서 기술한 바와 같이, 본 발명의 예는 칩 사이즈를 크게 하지 않고서 전력 공급 전위를 안정적으로 공급할 수 있는 비휘발성 반도체 메모리의 전력 공급 라인의 레이아웃을 구현할 수 있다.

<응용예>

이제, 본 발명의 예가 NAND 플래시 메모리에 실제로 적용되는 특정 레이아웃이 기술될 것이다.

도 22는 NAND 플래시 메모리의 메모리 셀 어레이를 도시한다. 도 23 내지 29는 도 22의 메모리 셀 어레이 상에 배치되는 제3 금속층(M2)의 레이아웃을 도시한다.

도 23은 도 22의 영역(X1)을 도시하는 확대도이다.

도전성 라인은 셀 소스 라인(CELSRC)→셀 웰 라인(CPWELL)→전력 공급 라인(VSS)→셀 웰 라인(CPWELL)의 순서로 제2 방향으로 배치된다. 셀 소스 라인(CELSRC)→셀 웰 라인(CPWELL)→전력 공급 라인(VSS)→셀 웰 라인(CPWELL)의 기본 레이아웃을 가지는 복수의 기본 레이아웃이 제2 방향에서 반복된다.

셀 웰 라인(CPWELL), 셀 소스 라인(CELSRC) 및 전력 공급 라인(Vss)은 물결 무늬를 가진다.

도 24는 도 23의 영역(X2)을 도시하는 확대도이며, 도 25는 도 24의 영역(X3)을 도시하는 확대도이다.

세로로 연장하는 점선은 션트 영역(SH)을 나타낸다. 션트 영역(SH)은 제2 방향에서 사전결정된 간격으로 배치된다. 션트 영역(SH)은 셀 소스 라인(CELSRC) 및 셀 웰 라인(CPWELL)과 중첩한다.

가로로 연장하는 실선은 NAND 블록의 경계를 나타낸다.

셀 웰 라인(CPWELL), 셀 소스 라인(CELSRC) 및 전력 공급 라인(Vss) 각각은 제1 기울기를 가지고서 제1 방향으로 연장하는 영역(X4) 및 제2 기울기를 가지고서 연장되는 영역(X5)을 가진다. 제1 기울기는 제2 기울기보다 크다.

도 26은 도 25의 영역(X4)을 도시하는 확대도이고, 도 27은 도 25의 영역(X5)을 도시하는 확대도이다.

셀 웰 라인(CPWELL), 셀 소스 라인(CELSRC) 및 전력 공급 라인(Vss)은 복수의 기본 패턴(BP) 각각의 조합에 의해서 형성된다. 음영으로 표시된 곳은 도전성 라인을 나타낸다. 아웃라인 부분은 공간을 나타낸다. 기본 패턴(BP)의 제1 방향에서의 사이즈는 NAND 블록(NAND 스트링)의 제1 방향에서의 사이즈이다. 즉, 기본 패턴(BP)의 제1 방향에서의 사이즈는 하나의 셀 유닛이 덮여지는 사이즈이다.

기본 패턴(BP)의 제1 방향에서의 사이즈는 하나의 NAND 블록에 한정되지 않으며, 기본 패턴(BP)의 제1 방향에서의 사이즈는 복수의 NAND 블록에 대응하는 길 이를 가질 수 있을 것이다.

도 26에서, 셀 웰 라인(CPWELL), 셀 소스 라인(CELSRC) 및 전력 공급 라인(Vss)은 제1 기울기(점선으로 표시됨)를 가지고서 제1 방향으로 연장한다. 반면에, 도 27에서, 셀 웰 라인(CPWELL), 셀 소스 라인(CELSRC) 및 전력 공급 라인(Vss)은 제2 기울기(점선으로 표시됨)를 가지고서 제2 방향으로 연장한다.

따라서, 셀 웰 라인(CPWELL), 셀 소스 라인(CELSRC) 및 전력 공급 라인(Vss)의 기울기는 기본 패턴(BP)의 제2 방향에서의 시프트량을 조정함으로써 제어될 수 있다.

도 28은 도 27의 영역(X6)을 도시하는 확대도이다.

기본 패턴(BP)의 제2 방향에서의 사이즈는 16 비트 라인의 제2 방향에서의 사이즈이다. 여기에서, 도 28의 레이아웃은, 기본 패턴(BP)이 제1 방향으로 한 NAND 블록만큼 시프트되는 때에 기본 패턴(BP)이 제2 방향으로 5 비트 라인만큼 시프트되도록 된다.

따라서, 금속층(M2)의 위치가 조금씩 변경되어 각각의 비트 라인에 대한 금속층(M2)의 커버리지를 균일하게 하여 금속층(M2)과의 결합 용량이 각각의 비트 라인에 대하여 균일하게 되도록 한다.

바람직하게, 시프트량은 가능한 한 작게 감소되며, 시프트량은 항상 5개의 비트 라인 단위로 형성되지 않는다. 실제로, 비트 라인은 프로세스 동안에 증가되거나 감소되는데, 이것은 금속층(M2)의 경계 부근이 비트 라인 상에 위치하는 부분에 용이하게 영향을 미친다. 이상적으로는, 프로세스 동안의 금속층(M2)의 폭의 변화의 영향은 모든 비트 라인에 대하여 바람직하게 불균일하게 되어, 금속층(M2)의 경계가 동일한 횟수만큼 각각의 비트 라인을 교차한다. 금속층(M2)의 폭의 변동의 영향은 제조시에 모든 비트 라인에 대하여 동일한 것이 바람직하다. 이러한 경우에, 비트 라인의 용량의 절대값이 약간 변동하지만, 비트 라인에서 발생되는 용량의 차이는 거의 발생되지 않는다.

도 29는 션트 영역의 확대도이다.

금속층(M1)의 션트 영역에서, 셀 소스 라인(CELSRC) 및 셀 웰 라인(CPWELL)은 제1 방향으로 연장하면서 함께 배열된다.

금속층(M2) 내의 셀 소스 라인(CELSRC)은 컨택트 홀을 통해서 금속층(M1) 내의 셀 소스 라인(CELSRC)에 접속된다. 금속층(M2) 내의 셀 웰 라인(CPWELL)은 컨택트 홀을 통해서 금속층(M1) 내의 셀 웰 라인(CPWELL)에 접속된다.

도 30은 셀 웰 라인, 셀 소스 라인 및 전력 공급 라인이 제1 방향에 대해서 연장하는 방향의 기울기를 변화시키는 방법을 도시한다.

기본 패턴(BP)은 규칙적으로 배열되며, 기본 패턴(BP)은 제2 방향으로 연장하는 도전성 패턴(XP)에 의해서 서로 결합된다. 셀 웰 라인, 셀 소스 라인 및 전력 공급 라인의 기울기는 영역(Y1 및 Y2)에 도시된 바와 같이 기본 패턴(BP) 및 도전성 패턴(XP)을 부분적으로 절단함으로써 기본 패턴(BP)의 피치(pitch, P) 단위로 제어될 수 있다.

도 30(a)에서 기울기는 1 NAND 블록/1 피치가 되며, 도 30(b)에서 기울기는 1 NAND 블록/2 피치가 된다.

도 31에 도시된 바와 같이, 2개의 도전성 라인 사이에 갭(gap)이 형성되어 기본 패턴(BP)을 부분적으로 제거할 수 있을 것이다.

본 발명의 일 예는 NAND 플래시 메모리뿐만 아니라 통상적인 비휘발성 반도체 메모리에도 이용될 수 있다. 부가적으로, 본 발명의 일 예는 전하 축적층이 플로팅 게이트에 의해서 형성되는 플로팅 게이트 메모리 셀과, 전하 축적층이 질화물과 같은 절연 재료에 의해서 형성되는 MONOS 메모리 셀에 이용될 수 있다.

도 1은 본 발명의 예가 적용되는 칩 레이아웃의 일 예를 도시하는 도면.

도 2는 NAND 셀 유닛을 도시하는 도면.

도 3은 비트 라인과 페이지 버퍼 사이의 관계를 도시하는 도면.

도 4는 전력 공급 전위의 경로를 도시하는 도면.

도 5는 본 발명에 따른 레이아웃의 제1 예를 도시하는 도면.

도 6은 디바이스 구조의 일 예를 도시하는 평면도.

도 7은 도 6의 VII-VII 라인을 따라서 취해진 단면도.

도 8은 도 6의 VIII-VIII 라인을 따라서 취해진 단면도.

도 9는 도 6의 IX-IX 라인을 따라서 취해진 단면도.

도 10은 도 6의 X-X 라인을 따라서 취해진 단면도.

도 11은 도 6의 XI-XI 라인을 따라서 취해진 단면도.

도 12는 비트 라인의 전위의 변동을 도시하는 도면.

도 13은 본 발명에 따른 레이아웃의 제2 예를 도시하는 도면.

도 14는 기본 패턴의 일 예를 도시하는 도면.

도 15는 기본 패턴의 일 예를 도시하는 도면.

도 16은 본 발명에 따른 레이아웃의 제3 예를 도시하는 도면.

도 17은 본 발명에 따른 레이아웃의 제4 예를 도시하는 도면.

도 18은 본 발명에 따른 레이아웃의 제5 예를 도시하는 도면.

도 19는 본 발명에 따른 레이아웃의 제6 예를 도시하는 도면.

도 20은 본 발명에 따른 레이아웃의 제7 예를 도시하는 도면.

도 21은 본 발명에 따른 레이아웃의 제8 예를 도시하는 도면.

도 22는 일 응용예에 따른 레이아웃을 도시하는 도면.

도 23은 도 22의 X1 영역을 도시하는 확대도.

도 24는 도 23의 X2 영역을 도시하는 확대도.

도 25는 도 24의 X3 영역을 도시하는 확대도.

도 26은 도 25의 X4 영역을 도시하는 확대도.

도 27은 도 25의 X5 영역을 도시하는 확대도.

도 28은 도 26의 X6 영역을 도시하는 확대도.

도 29는 션트(shunt) 영역의 확대도.

도 30은 도전성 라인의 기울기의 변경 방법을 도시하는 도면.

도 31은 도전성 라인의 기울기의 변경 방법을 도시하는 도면.

Claims

복수의 셀 유닛을 포함하는 메모리 셀 어레이와,

상기 메모리 셀 어레이의 제1 방향에서의 한 단부 상에 배치되는 전력 공급 패드와,

상기 메모리 셀 어레이의 상기 제1 방향에서의 다른 단부 상에 배치되는 제1 페이지 버퍼와,

상기 제1 방향으로 연장하면서 상기 메모리 셀 어레이 상에 배치되는 복수의 비트 라인과,

상기 메모리 셀 어레이 상의 상기 복수의 비트 라인 상에 배치되어 상기 전력 공급 패드와 상기 제1 페이지 버퍼에 접속하는 제1 전력 공급 라인

을 포함하는 비휘발성 반도체 메모리.
제1항에 있어서,

상기 메모리 셀 어레이 상의 상기 복수의 비트 라인 상에 배치되는 신호 라인을 더 포함하는 비휘발성 반도체 메모리.
제1항에 있어서,

상기 제1 전력 공급 라인은 상기 제1 방향에서 사행 방식(meandering manner)으로 연장하는 비휘발성 반도체 메모리.
제3항에 있어서,

상기 제1 전력 공급 라인은 복수의 기본 패턴의 조합에 의해서 형성되며, 상기 복수의 기본 패턴 각각은 상기 제1 방향에서 사이즈(size)를 가지고, 적어도 하나의 셀 유닛은 상기 제1 방향에서의 상기 사이즈로 덮여지며, 상기 복수의 기본 패턴 각각은 상기 제1 방향에 수직하는 제2 방향에서 사이즈를 가지고, 상기 복수의 비트 라인 내의 적어도 2개의 비트 라인은 상기 제2 방향에서의 상기 사이즈로 덮여지는 비휘발성 반도체 메모리.
제4항에 있어서,

상기 복수의 기본 패턴 각각은 네트워크 패턴을 가지는 비휘발성 반도체 메모리.
제1항에 있어서,

상기 메모리 셀 어레이 상의 영역 이외의 영역에 배치되어 상기 전력 공급 패드와 상기 제1 페이지 버퍼를 접속하는 제2 전력 공급 라인과,

상기 제1 및 제2 전력 공급 라인 사이에 접속되는 스위칭 소자를 더 포함하고,

상기 스위칭 소자는 소거 동작 동안에 상기 제1 전력 공급 라인을 플로팅 상태로 설정하는 비휘발성 반도체 메모리.
제6항에 있어서,

상기 제2 전력 공급 라인은 상기 메모리 셀 어레이를 둘러싸는 패턴을 가지는 비휘발성 반도체 메모리.
제1항에 있어서,

상기 메모리 셀 어레이 상에 배치되고, 상기 복수의 셀 유닛의 한 단부 상의 소스 확산층에 접속되는 셀 소스 라인과,

상기 메모리 셀 어레이 상에 배치되고, 상기 복수의 셀 유닛이 배치되는 상기 메모리 셀 어레이에 접속되는 셀 웰 라인을 더 포함하고,

상기 제1 전력 공급 라인, 상기 셀 소스 라인 및 상기 셀 웰 라인은 동일한 도전층에 배치되는 비휘발성 반도체 메모리.
제8항에 있어서,

상기 셀 소스 라인은 상기 메모리 셀 어레이의 션트 영역(shunt area) 내의 상기 소스 확산층에 접속되는 비휘발성 반도체 메모리.
제8항에 있어서,

상기 셀 웰 라인은 상기 메모리 셀 어레이의 션트 영역 내의 상기 셀 웰 영역에 접속되는 비휘발성 반도체 메모리.
제8항에 있어서,

상기 제1 전력 공급 라인, 상기 셀 소스 라인 및 상기 셀 웰 라인은 규칙적으로 배열되는 비휘발성 반도체 메모리.
제8항에 있어서,

상기 셀 소스 라인과 상기 제1 전력 공급 라인 사이에 접속되는 스위칭 소자를 더 포함하는 비휘발성 반도체 메모리.
제8항에 있어서,

상기 셀 웰 라인과 상기 제1 전력 공급 라인 사이에 접속되는 스위칭 소자를 더 포함하는 비휘발성 반도체 메모리.
제1항에 있어서,

상기 메모리 셀 어레이의 상기 제1 방향에서의 한 단부 상에서 상기 전력 공급 패드와 상기 메모리 셀 어레이 사이에 배치되는 제2 페이지 버퍼를 더 포함하고,

상기 제1 전력 공급 라인은 상기 제2 페이지 버퍼에도 접속되는 비휘발성 반도체 메모리.
제14항에 있어서,

상기 메모리 셀 어레이의 상기 제1 방향에서의 한 단부 상에서 상기 전력 공급 패드와 상기 제2 페이지 버퍼 사이에 배치되는 주변 회로를 더 포함하는 비휘발성 반도체 메모리.
제1항에 있어서,

상기 복수의 셀 유닛 각각은 복수의 메모리 셀과, 상기 복수의 메모리 셀의 양 단부에 접속되는 2개의 선택 게이트 트랜지스터를 포함하는 비휘발성 반도체 메모리.
제16항에 있어서,

상기 복수의 메모리 셀 각각은 플로팅 게이트 메모리 셀인 비휘발성 반도체 메모리.
제16항에 있어서,

상기 복수의 메모리 셀 각각은 MONOS 메모리 셀인 비휘발성 반도체 메모리.
제1항에 있어서,

상기 전력 공급 패드 및 상기 제1 전력 공급 라인은 접지 전위로 설정되는 비휘발성 반도체 메모리.
제1항에 있어서,

상기 전력 공급 패드 및 상기 제1 전력 공급 라인은 전력 공급 전위로 설정되는 비휘발성 반도체 메모리.