KR20050108985A - 듀얼 레지스터를 갖는 페이지 버퍼의 제어방법 및 그제어회로 - Google Patents

듀얼 레지스터를 갖는 페이지 버퍼의 제어방법 및 그제어회로 Download PDF

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Abstract

본 발명은 듀얼 레지스터를 갖는 페이지 버퍼의 제어방법 및 그 제어회로에 관한 것으로, 본 발명에서는 노말 프로그램 동작시, 독출 동작시 사용하는 'PBDO'를 제어하여 메모리 셀 어레이의 비트라인으로부터 YA 패드로 데이터가 출력되는 데이터 전송경로와 동일한 데이터 전송경로를 통해 노말 프로그램 동작을 수행한다. 따라서, 본 발명은 프로그램 동작 시간을 감소시켜 칩의 전체 프로그램 동작을 감소시킬 수 있다. 또한, 노말 프로그램 동작시 데이터 경로를 단축시켜 소모 전류를 감소시킬 수 있다.

Description

듀얼 레지스터를 갖는 페이지 버퍼의 제어방법 및 그 제어회로{A METHOD OF CONTROLING A PAGE BUFFER HAVING DUAL REGISTER AND A CONTROL CIRCUIT THEREOF}
본 발명은 듀얼 레지스터를 갖는 페이지 버퍼 제어방법 및 그 제어회로에 관한 것으로, 특히, 노말 프로그램(normal program) 동작시 프로그램 타임(program time)을 감소시켜 전체 프로그램 타임을 감소시킬 수 있는 듀얼 레지스터를 갖는 페이지 버퍼 제어방법 및 그 제어회로에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자(memory device)의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발이 진행되고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거란 메모리 셀에 기입된 데이터를 소거하는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 낸드 플래시 메모리 소자(NAND-type flash memory device)가 개발되었다. 낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 낸드 플래시 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱전압(threshold voltage)을 제어함으로써 이루어진다.
낸드 플래시 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하기 위하여 페이지 버퍼(page buffer)가 사용된다. 페이지 버퍼는 입출력 패드(Input/Output PAD, I/O PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공한다. 통상 페이지 버퍼는 데이터를 임시적으로 저장하기 위하여 단일 레지스터로 구성되는 것이 보편적이었으나, 최근 낸드 플래시 메모리 소자에서 대용량 데이터 프로그램시 프로그램 속도를 증가시키기 위하여 듀얼 레지스터(dual register)로 구성하고 있다.
일례로 도 4에 종래기술에 따른 듀얼 레지스터를 갖는 페이지 버퍼가 도시되었다. 그리고, 도 4에 도시된 트랜지스터들에 있어서, 'P1 내지 P4'는 PMOS 트랜지스터를 가리키고, 'N1 내지 N18'은 NMOS 트랜지스터를 가리키며, 'HN1 내지 HN4'는 고전압 NMOS 트랜지스터를 가리킨다.
도 4를 참조하면, 종래기술에 따른 듀얼 레지스터를 갖는 페이지 버퍼는 프로그램 동작시 입출력 패드로부터 입력되는 데이터에 따라 메모리 셀 어레이(10)의 메모리 셀에 대한 프로그램을 수행한다. 이러한 페이지 버퍼는 캐시 레지스터(cash register, 23)와, 캐시 레지스터(23)로부터 데이터를 제공받아 저장한 후 비트라인 선택부(21)의 동작에 따라 메모리 셀 어레이(10)로 제공하는 메인 레지스터(main register, 22)를 포함한다.
도 4에 도시된 페이지 버퍼의 프로그램 동작시 동작특성을 살펴보면, 우선 프로그램 동작시에는 YA 패드(YA PAD)가 접지(ground)상태로 유지된다. 이런 상태에서, 입출력 패드로부터 '1' 데이터가 입력되면 데이터 인(data in) 신호인 제어신호(DI1)가 활성화되고, 이에 따라 트랜지스터(N12 및 N13)가 턴-온(turn-ON)되어 캐시 레지스터(23)의 래치부(231)의 입력단(QAb)은 로우 레벨(LOW level)로 천이된다. 반면, 입출력 패드로부터 '0' 데이터가 입력되면 데이터 인 신호인 제어신호(nDI)가 활성화되고, 이에 따라 트랜지스터(N15)가 턴-온되어 캐시 레지스터(23)의 래치부(231)의 출력단(QA)은 로우 레벨로 천이된다. 즉, 입출력 패드를 통해 입력되는 데이터에 따라 캐시 레지스터(23)의 래치부(231)에는 소정값을 갖는 데이터가 저장된 후 제어신호(PDUMP)에 의해 턴-온되는 트랜지스터(N14)를 통해 노드(SN)를 경유하여 메인 레지스터(22)로 전송되어 래치부(221)에 저장된다. 이렇게 메인 레지스터(22)의 래치부(221)에 저장된 데이터는 비트라인 선택부(21)를 통해 메모리 셀 어레이(10)의 다수의 메모리 셀로 전송되어 프로그램 동작이 이루어진다.
그러나, 도 4에 도시된 종래기술에 따른 페이지 버퍼의 경우에는 캐시 프로그램(cache program)시 뿐만 아니라, 노말 프로그램(normal program)시에도 상기에서 설명한 동작과정을 동일하게 수행한다. 일반적으로, 프로그램 동작은 노말 프로그램과 프로그램 속도를 증가시키기 위하여 데이터를 미리 캐시 레지스터(23)에 저장시켜 프로그램을 진행하는 캐시 프로그램으로 분리된다. 여기서, 노말 프로그램이라 함은 한번에 데이터 프로그램이 이루어지는 프로그램 동작을 말한다. 캐시 프로그램이라 함은 여러번 연속적으로 프로그램을 수행해야 할 프로그램 동작을 말한다. 일반적으로 노말 프로그램 동작시에는 입출력 패드로 프로그램 동작 커맨드 신호(command signal), 어드레스 신호(address signal), 데이터, 그리고 노말 프로그램 동작을 표시하는 노말 프로그램 커맨드 신호(10h)가 입력된다. 반면, 캐시 프로그램 동작시에는 프로그램 동작 커맨드 신호, 어드레스 신호, 데이터, 그리고 캐시 프로그램 동작을 표시하는 캐시 프로그램 커맨드 신호(15h)가 입력된다. 즉, 노말 프로그램 커맨드 신호와 캐시 프로그램 커맨드 신호를 통해 노말 프로그램과 캐시 프로그램을 분리한다.
앞서 설명한 바와 같이, 종래기술에 따른 페이지 버퍼의 경우에는 노말 프로그램 및 캐시 프로그램 동작시 모두 캐시 레지스터(23)를 경유하여 메인 레지스터(22)로 데이터가 전송된 후 메모리 셀 어레이(10)로 전송하는 과정을 수행하게 된다. 다시 말하면, 모든 프로그램 동작(노말 프로그램 및 캐시 프로그램 포함)시 캐시 레지스터(23)로부터 메인 레지스터(22)로 데이터를 전송하는 과정이 수행되게 된다. 대략 캐시 레지스터(23)로부터 메인 레지스터(22)로 데이터를 전송하기 위해 소요되는 시간은 3㎲정도가 된다. 물론, 대용량의 데이터를 프로그램하기 위해 사용되는 캐시 레지스터(22)를 사용하는 캐시 프로그램의 경우에는 프로그램 속도를 증가시킬 수는 있으나, 노말 프로그램의 경우에는 불필요하게 캐시 레지스터(23)에서 메인 레지스터(22)로 데이터를 전송하기 위한 전송시간이 소요되는 문제가 발생하게 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 노말 프로그램(normal program) 동작시 프로그램 타임(program time)을 감소시켜 전체 프로그램 타임을 감소시킬 수 있는 듀얼 레지스터를 갖는 페이지 버퍼 제어방법 및 그 제어회로를 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 비트라인과 YA 패드 사이에 접속되고, 독출 동작시 독출 인에이블 신호에 따라 인에이블되는 제1 신호에 따라 동작하여 상기 비트라인으로부터 메모리 셀의 제1 데이터를 상기 YA 패드로 출력하는 트랜지스터와, 제1 및 제2 프로그램 동작시 인에이블되는 제2 신호에 따라 인에이블되어 상기 YA 패드로부터 제2 데이터를 상기 비트라인으로 전송하는 제 및 제2 레지스터를 포함하는 듀얼 레지스터를 갖는 페이지 버퍼의 제어방법에 있어서, 상기 제1 프로그램 동작시에는 상기 제2 신호를 인에이블시키는 캐시 프로그램 신호를 제1 레벨로 유지시키며 라이트 인에이블 신호가 토글될 때마다 상기 제1 신호를 제2 레벨로 출력하여 상기 트랜지스터를 동작시키고, 상기 제2 프로그램 동작시에는 상기 캐시 프로그램 신호를 제2 레벨로 유지시켜 상기 제2 신호를 제2 레벨로 출력하여 상기 제1 및 제2 레지스터를 인에이블시키는 페이지 버퍼의 제어방법이 제공된다.
또한, 상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 비트라인과 YA 패드 사이에 접속되고, 독출 동작시 독출 인에이블 신호에 따라 인에이블되는 제1 신호에 따라 동작하여 상기 비트라인으로부터 메모리 셀의 제1 데이터를 상기 YA 패드로 출력하는 트랜지스터와, 제1 및 제2 프로그램 동작시 인에이블되는 제2 신호에 따라 인에이블되어 상기 YA 패드로부터 제2 데이터를 상기 비트라인으로 전송하는 제 및 제2 레지스터를 포함하는 듀얼 레지스터를 갖는 페이지 버퍼의 제어회로에 있어서, 상기 제1 프로그램 동작시에는 상기 독출 인에이블 신호가 제1 레벨로 유지되는 상태에서, 상기 제2 신호를 인에이블시키는 캐시 프로그램 신호를 제2 레벨로 유지시키고, 라이트 인에이블 신호가 토글될 때마다 상기 제1 신호를 제1 레벨로 출력하여 상기 트랜지스터를 동작시키고, 상기 제2 프로그램 동작시에는 상기 캐시 프로그램 신호를 제1 레벨로 유지시켜 상기 제2 신호를 제1 레벨로 출력하여 상기 제1 및 제2 레지스터를 인에이블시키는 듀얼 레지스터를 갖는 페이지 버퍼의 제어회로가 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 이하에서 개시되는 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소를 가리킨다.
도 1은 본 발명의 바람직한 실시예에 따른 듀얼 레지스터를 갖는 페이지 버퍼 제어방법을 설명하기 위하여 도시된 반도체 메모리 장치의 구성도이고, 도 2는 도 1에 도시된 페이지 버퍼의 구성도이며, 도 3은 도 1에 도시된 제어회로의 구성도이다. 여기서, 도 2에 도시된 참조부호들 중 도 4에 도시된 참조부호와 동일한 참조부호는 동일한 기능을 하는 동일한 요소로서 설명의 편의를 위해 그에 대한 구체적인 설명은 생략하기로 한다. 그리고, 이하에서 설명되는 'REb' 신호는 독출(read) 인에이블 신호이고, 'WEb' 신호는 라이트(write) 인에이블 신호이며, 'CACHE_PGM' 신호는 캐시 프로그램 인에이블 신호이다. 'CACHE_PGM' 신호는 캐시 프로그램 동작시 '1' 상태로 유지되고, 노말 프로그램 동작시에는 '0' 상태로 유지된다.
도 1 내지 도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 페이지 버퍼 제어방법에서는 노말 프로그램 동작시 제어회로(30)를 통해 'PBDO' 신호를 제어하여 YA 패드로 입력되는 데이터를 NMOS 트랜지스터(N7)를 통해 메모리 셀 어레이(10)로 전송한다. 제어회로(30)는 통상 Y-제어회로라 하며, 'REb', 'WEb', 'CACHE_PGM' 신호를 이용하여 노말 프로그램 동작시 'PBDO' 신호를 인에이블('1')시켜 NMOS 트랜지스터(N7)를 턴-온시킨다. NMOS 트랜지스터(N7)가 턴-온됨에 따라 YA 패드로부터 전송되는 데이터는 NMOS 트랜지스터(N7)를 통해 메모리 셀 어레이(10)의 비트라인(BLe, BLo)들 중 어느 하나로 전송된다. 이때, NMOS 트랜지스터(N5)는 턴-온 상태로 유지된다. 이러한, 제어회로(30)는 도 3과 같이 구성될 수 있다. 도 3에 도시된 바와 같이, 제어회로(30)는 낸드 게이트(NAND gate, NAND1 내지 NAND3), 노아 게이트(NOR gate, NOR1 및 NOR2), 인버터(INVerter, INV1 내지 INV16), PMOS 트랜지스터(P1 내지 P4), NMOS 트랜지스터(N1 내지 N4)로 구성될 수 있다.
이하에서는, 본 발명의 바람직한 실시예에 따른 제어회로(30)의 동작특성과 이에 따란 페이지 버퍼 제어방법에 대해 도 1 내지 도 3을 참조하여 구체적으로 설명하기로 한다.
우선, 노말 프로그램 동작시에는 'REb'는 하이레벨로 유지되고, 'CACHE_PGM'는 로우레벨로 유지된다. 이런 상태에서 'WEb'가 토글(toggle)될 때마다 'PBDO'는 하이레벨로 출력된다. 구체적으로, 'CACHE_PGM'이 로우레벨로 입력되면, 노아 게이트(NOR1)는 'WEb'에 따라 하이레벨 또는 로우레벨의 신호를 출력한다. 예컨대, 'WEb'가 로우레벨로 입력되면, 노아 게이트(NOR1)는 하이레벨의 신호를 출력한다. 이 신호는 인버터(INV1)에 의해 로우레벨로 반전된다. 낸드 게이트(NAND1)는 하이레벨의 신호를 출력한다. 따라서, 'PBDO'는 하이레벨로 출력되게 된다. 즉, 'WEb'가 로우레벨 상태마다 'PBDO'는 하이레벨로 출력된다. 'PBDO'가 하이레벨로 천이되어 트랜지스터(N7)가 턴-온된다.
한편, 노말 프로그램 동작시 'REb'는 하이레벨로 유지되고, 'CACHE_PGM'는 로우레벨로 유지됨에 따라 DI1'과 'nDI'는 로우레벨이 된다. 이에 따라, NMOS 트랜지스터(N13 내지 N15)가 턴-오프되어 캐시 레지스터(23)는 인에이블되지 않게 된다. 구체적으로, 노아 게이트(NOR2)는 'CACHE_PGMb'가 하이레벨로 입력됨에 따라 'WEb'와 무관하게 항상 로우레벨의 신호를 출력한다. 이에 따라, 'DIEN'은 로우레벨로 출력되고, 'DL_DLS'는 하이레벨로 출력되고, 'DOEN'는 로우레벨로 출력되고, 'DL_SFTb'는 하이레벨로 출력된다. 'DIEN'가 로우레벨로 출력됨에 따라 'DL'의 상태와 무관하게 'DI1'과 'nDI'는 모두 로우레벨이 된다. 따라서, 캐시 레지스터(23)는 인에이블되지 않게 된다.
캐시 프로그램 동작시에는 'REb'는 하이레벨로 유지되고, 'CACHE_PGM'은 하이레벨로 유지된다. 이런 상태에서는 'WEb'의 상태와 무관하게 'PBDO'는 항상 로우레벨로 출력된다. 'PBDO'가 로우레벨로 출력됨에 따라 트랜지스터(N7)는 턴-오프되어 NMOS 트랜지스터(N7)를 경유한 데이터 전송경로는 차단되게 된다. 구체적으로, 'CACHE_PGM'이 하이레벨로 입력되면 노아 게이트(NOR1)는 'WEb'와 무관하게 로우레벨을 출력한다. 노아 게이트(NOR1)의 출력신호는 인버터(INV1)에 의해 하이레벨로 반전되어 낸드 게이트(NAND1)로 입력된다. 낸드 게이트(NAND1)는 'REb'가 하이레벨로 입력됨에 따라 로우레벨의 신호를 출력한다. 따라서, 'PBDO'는 로우레벨로 출력된다.
한편, 캐시 프로그램 동작시에는 캐시 레지스터(23)가 인에이블되어 도 4에 도시된 단계(①,②,③,④)로 데이터가 비트라인(BLe, BLo) 중 어느 하나로 입력된다. YA 패드로 입력되는 데이터에 따라 'DI1' 및 'nDI' 중 어느 하나가 하이레벨이 된다. 통상 데이터가 '1'인 경우 'nDI'가 하이레벨이 되어 NMOS 트랜지스터(N15)가 턴-온되고, '0'인 경우 'DI1'이 하이레벨이 되어 NMOS 트랜지스터(N13, N14)가 턴-온된다. 구체적으로, 'REb'는 하이레벨로 유지되고, 'CACHE_PGM'은 하이레벨로 유지된다. 노아 게이트(NOR2)는 'CACHE_PGMb'가 로우레벨로 입력되고, 'WEb'가 로우레벨로 입력되면 하이레벨의 신호를 출력한다. 이에 따라, 'DIEN'은 하이레벨이 되고, 'DL_DLS'는 로우레벨이 되고, 'DOEN'은 하이레벨이 되고, 'DL_SFTb'는 로우레벨이 된다. 'DL_SFTb'가 로우레벨로 출력됨에 따라 PMOS 트랜지스터(P7)는 턴-온되어 로우레벨을 갖는 신호를 출력하는 인버터(INV13)에 의해 PMOS 트랜지스터(P10)는 턴-온된다. 이때, PMOS 트랜지스터(P9)는 하이레벨을 갖는 'DOEN'에 의해 턴-온된다. 이에 따라, 노드(DL)가 하이레벨로 천이하여 'DI1'은 하이레벨이 되고, 'nDI'는 로우레벨이 된다. 따라서, NMOS 트랜지스터(N13, N14)는 턴-온되고, NMOS 트랜지스터(N14)는 턴-오프되며, 이에 따라, YA 패드로 입력되는 데이터('0')는 NMOS 트랜지스터(N13, N14)를 경유하여 캐시 레지스터(23)의 래치부(231)로 전송된다.
상기에서 설명한 바와 같이, 본 발명의 바람직한 실시예에 따른 듀얼 레지스터를 갖는 페이지 버퍼 제어방법은 독출 동작시와 마찬가지로 노말 프로그램 동작시에 도 2에 도시된 'PBDO'를 인에이블시켜 NMOS 트랜지스터(N7)를 턴-온시키는 한편, 캐시 레지스터(23)를 디스에이블(disable)시킨다. 이에 따라, YA 패드로 입력되는 데이터는 캐시 레지스터(23)를 경유하지 않고 NMOS 트랜지스터(N7)를 통해 직접 비트라인으로 전송된다. 그리고, 캐시 프로그램 동작시에는 캐시 레지스터(23)를 이용하여 프로그램을 수행한다. 따라서, 본 발명의 바람직한 실시예에 따른 듀얼 레지스터를 갖는 페이지 버퍼 제어방법은 프로그램 동작 시간을 감소시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 노말 프로그램 동작시, 독출 동작시 사용하는 'PBDO'를 제어하여 메모리 셀 어레이로부터 YA 패드로 데이터가 출력되는 데이터 전송경로와 동일한 전송경로를 통해 노말 프로그램 동작을 수행함으로써 프로그램 동작 시간을 감소시켜 칩의 전체 프로그램 동작을 감소시킬 수 있다. 또한, 노말 프로그램 동작시 데이터 경로를 단축시켜 소모 전류를 감소시킬 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 듀얼 레지스터를 갖는 페이지 버퍼의 제어회로를 설명하기 위하여 도시된 도면이다.
도 2는 도 1에 도시된 페이지 버퍼의 상세 회로도이다.
도 3은 도 1에 도시된 제어회로의 상세 회로도이다.
도 4는 일반적인 페이지 버퍼의 동작특성을 설명하기 위하여 도시된 상세 회로도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 메모리 셀 어레이
20 : 페이지 버퍼
21 : 비트라인 선택부
22 : 메인 레지스터
23 : 캐시 레지스터
221, 231 : 래치부
30 : 제어회로

Claims (4)

  1. 비트라인과 YA 패드 사이에 접속되고, 독출 동작시 독출 인에이블 신호에 따라 인에이블되는 제1 신호에 따라 동작하여 상기 비트라인으로부터 메모리 셀의 제1 데이터를 상기 YA 패드로 출력하는 트랜지스터와, 제1 및 제2 프로그램 동작시 인에이블되는 제2 신호에 따라 인에이블되어 상기 YA 패드로부터 제2 데이터를 상기 비트라인으로 전송하는 제 및 제2 레지스터를 포함하는 듀얼 레지스터를 갖는 페이지 버퍼의 제어방법에 있어서,
    상기 제1 프로그램 동작시에는 상기 제2 신호를 인에이블시키는 캐시 프로그램 신호를 제1 레벨로 유지시키며 라이트 인에이블 신호가 토글될 때마다 상기 제1 신호를 제2 레벨로 출력하여 상기 트랜지스터를 동작시키고, 상기 제2 프로그램 동작시에는 상기 캐시 프로그램 신호를 제2 레벨로 유지시켜 상기 제2 신호를 제2 레벨로 출력하여 상기 제1 및 제2 레지스터를 인에이블시키는 페이지 버퍼의 제어방법.
  2. 제 1 항에 있어서,
    상기 트랜지스터가 NMOS 트랜지스터인 듀얼 레지스터를 갖는 페이지 버퍼의 제어방법.
  3. 비트라인과 YA 패드 사이에 접속되고, 독출 동작시 독출 인에이블 신호에 따라 인에이블되는 제1 신호에 따라 동작하여 상기 비트라인으로부터 메모리 셀의 제1 데이터를 상기 YA 패드로 출력하는 트랜지스터와, 제1 및 제2 프로그램 동작시 인에이블되는 제2 신호에 따라 인에이블되어 상기 YA 패드로부터 제2 데이터를 상기 비트라인으로 전송하는 제 및 제2 레지스터를 포함하는 듀얼 레지스터를 갖는 페이지 버퍼의 제어회로에 있어서,
    상기 제1 프로그램 동작시에는 상기 독출 인에이블 신호가 제1 레벨로 유지되는 상태에서, 상기 제2 신호를 인에이블시키는 캐시 프로그램 신호를 제2 레벨로 유지시키고, 라이트 인에이블 신호가 토글될 때마다 상기 제1 신호를 제1 레벨로 출력하여 상기 트랜지스터를 동작시키고, 상기 제2 프로그램 동작시에는 상기 캐시 프로그램 신호를 제1 레벨로 유지시켜 상기 제2 신호를 제1 레벨로 출력하여 상기 제1 및 제2 레지스터를 인에이블시키는 듀얼 레지스터를 갖는 페이지 버퍼의 제어회로.
  4. 제 3 항에 있어서,
    상기 트랜지스터가 NMOS 트랜지스터인 듀얼 레지스터를 갖는 페이지 버퍼의 제어회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945839B1 (ko) * 2007-03-13 2010-03-08 가부시끼가이샤 도시바 비휘발성 반도체 메모리

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672122B1 (ko) * 2005-03-10 2007-01-19 주식회사 하이닉스반도체 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로
KR100626392B1 (ko) * 2005-04-01 2006-09-20 삼성전자주식회사 읽기 속도를 향상시킬 수 있는 플래시 메모리 장치
EP1850347A1 (en) * 2006-04-28 2007-10-31 Deutsche Thomson-Brandt Gmbh Method and device for writing to a flash memory
KR100881468B1 (ko) * 2006-12-27 2009-02-05 주식회사 하이닉스반도체 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터독출 방법 및 프로그램 검증 방법
KR100816156B1 (ko) * 2006-12-28 2008-03-21 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 프로그램 방법
KR100816162B1 (ko) * 2007-01-23 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 장치 및 셀 특성 개선 방법
KR100898664B1 (ko) * 2007-12-24 2009-05-22 주식회사 하이닉스반도체 페이지 버퍼 및 불휘발성 메모리 장치의 프로그램 방법
JP2011129176A (ja) * 2009-12-15 2011-06-30 Toshiba Corp 不揮発性半導体記憶装置
KR20110119406A (ko) * 2010-04-27 2011-11-02 삼성전자주식회사 동작 모드 전환기능을 갖는 불휘발성 반도체 메모리 장치 및 동작 모드 전환방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6671204B2 (en) 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
US7042770B2 (en) 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
KR100454119B1 (ko) * 2001-10-24 2004-10-26 삼성전자주식회사 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들
KR100437461B1 (ko) * 2002-01-12 2004-06-23 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법
KR100575336B1 (ko) * 2004-04-20 2006-05-02 에스티마이크로일렉트로닉스 엔.브이. 듀얼 레지스터를 갖는 페이지 버퍼, 이를 구비한 반도체메모리 장치 및 그의 프로그램 방법
KR100609568B1 (ko) * 2004-07-15 2006-08-08 에스티마이크로일렉트로닉스 엔.브이. 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법
KR100672122B1 (ko) * 2005-03-10 2007-01-19 주식회사 하이닉스반도체 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945839B1 (ko) * 2007-03-13 2010-03-08 가부시끼가이샤 도시바 비휘발성 반도체 메모리

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