KR100843280B1 - 메모리 시스템 및 그것의 데이터 전송 방법 - Google Patents

메모리 시스템 및 그것의 데이터 전송 방법 Download PDF

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Abstract

본 발명에 따른 적어도 제 1 및 제 2 메모리들을 포함하는 메모리 시스템의 데이터 전송 방법은: (a) 읽기 동작을 수행하도록 상기 제 1 메모리를 활성화시키는 단계; (b) 상기 제 1 메모리의 읽기 동작 동안 상기 제 2 메모리를 활성화시키는 단계; 및 (c) 상기 읽기 동작에 의해서 읽혀진 데이터를 상기 제 1 메모리에서 상기 제 2 메모리로 직접 전송하는 단계를 포함한다.
Figure R1020060123966
낸드, 데이터

Description

메모리 시스템 및 그것의 데이터 전송 방법{MEMORY SYSTEM AND DATA TRANSFER METHOD THEREOF}
도 1은 일반적인 메모리 시스템을 보여주고 있다.
도 2는 일반적인 메모리 시스템에서 메모리들 간의 데이터 전송 방법을 보여주고 있다.
도 3을 도 2에 도시된 데이터 전송방법에 따른 타이밍도를 보여주고 있다.
도 4는 본 발명에 따른 메모리 시스템을 보여주고 있다.
도 5는 본 발명의 메모리 시스템에 따른 메모리들 간의 데이터 전송방법을 보여주고 있다.
도 6은 도 5에 도시된 데이터 전송방법에 따른 타이밍도를 보여주고 있다.
도 7은 종래의 메모리 시스템과 본 발명의 메모리 시스템의 데이터 전송 시간을 비교하여 보여주고 있다.
*도면의 주요부분에 대한 부호의 설명*
100,200: 메모리 시스템 120,220: 제어기
240,260,340,360: 메모리 122: 버퍼
142,142,162,262: 메모리셀 어레이 144,244: 소스 페이지
146,166,246,266: 페이지 버퍼 164.264: 데스티내이션 페이지
본 발명은 메모리 시스템에 관한 것으로, 좀 더 구체적으로 복수의 메모리를 포함하는 메모리 시스템 및 복수의 메모리 사이에서 데이터를 전송하는 방법에 관한 것이다.
도 1은 종래의 메모리 시스템(100)을 보여주고 있다. 도 1을 참조하면, 메모리 시스템(100)은 제어기(120) 및 메모리들(140,160)을 포함하고 있다. 여기서 메모리들(140,160)은 모두 낸드 플래시 메모리이다. 메모리들(140,160)은 공용의 버스를 통하여 제어기(120)에 연결되어 있다. 여기서, 메모리들(140,160)의 칩인에이블핀(CEb)와 알앤비핀(RBb)은 각각 별도로 제어기(120)에 연결되어 있다.
도 2는 일반적인 메모리 시스템(100)에서 메모리 사이에서 데이터를 전송하는 방법을 보여주고 있다. 종래의 메모리 시스템(100)에서, 제 1 메모리(140)의 소스 페이지(144)의 데이터를 제 2 메모리(160)의 데스티내이션 페이지로 전송하는 과정은 다음과 같다. 도 2를 참조하면, 우선 소스 페이지(140)의 데이터가 페이지 버퍼(146)로 전송된다. 페이지 버퍼(146)에 전송된 데이터가 제어기(122)의 버퍼(122)로 전송된다. 제어기(122)의 버퍼(122)에 전송된 데이터가 제 2 메모리(160)의 페이지 버퍼(166)로 전송된다. 그 후, 페이지 버퍼(166)에 전송된 데이터는 제 2 메모리(160)의 데스티내이션 페이지로 전송된다.
도 3은 도 2에서 상술한 데이터 전송과정에 대한 타이밍도를 보여주고 있다. 도3을 참조하면, 종래의 메모리 시스템(100)은 제 1 메모리(140)에서 페이지 데이터를 읽어오고, 그 뒤 읽어온 페이지 데이터를 제 2 메모리(160)에 쓰는 과정으로 데이터를 전송하고 있다. 이에 따라, 제어기(120)는 각각의 메모리들(120,140)을 선택하고, 선택된 메모리에 맞게 읽기 명령 혹은 쓰기 명령을 전송한다. 각각 메모리들(140,160)은 읽기 동작 혹은 쓰기 동작을 수행하면서 제어기(120)의 억세스를 막기위하여 알앤비 신호들(RBb0,RBb1)을 생성한다.
최근에 낸드 플래시 메모리의 페이지 크기는 점점 증가하고 있다. 그런데, 종래의 메모리 시스템(100)은 낸드 플래시 메모리들 간에 데이터 전송을 하기 위하여, 읽기 동작을 수행한 뒤 쓰기 동작을 수행해야만 한다. 따라서, 페이지 크기가 증가할수록 그만큼 데이터 전송시간은 점점 늘어나게 되는 문제점이 대두되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 메모리들 사이의 데이터 전송을 보다 효율적으로 하기 위한 메모리 시스템 및 그것의 데이터 전송 방법을 제공하는데 있다.
본 발명에 따른 적어도 제 1 및 제 2 메모리들을 포함하는 메모리 시스템의 데이터 전송 방법은: (a) 읽기 동작을 수행하도록 상기 제 1 메모리를 활성화시키는 단계; (b) 상기 제 1 메모리의 읽기 동작 동안 상기 제 2 메모리를 활성화시키는 단계; 및 (c) 상기 읽기 동작에 의해서 읽혀진 데이터를 상기 제 1 메모리에서 상기 제 2 메모리로 직접 전송하는 단계를 포함한다.
실시예에 있어서, 상기 메모리 시스템은 상기 제 1 및 제 2 메모리를 제어하는 제어기를 더 포함하되, 상기 (a) 단계에서 읽혀진 데이터는 상기 제어기를 경유하지 않고 상기 제 2 메모리에 직접 전송된다.
실시예에 있어서, 상기 제 1 및 제 2 메모리는 상기 제어기로부터 명령어, 어드레스, 데이터를 전송받기 위한 데이터 버스를 공유한다.
실시예에 있어서, 상기 제 1 및 제 2 메모리는 낸드 플래시 메모리이다.
실시예에 있어서, 상기 (a)단계는 읽기 명령에 응답하여 소스 페이지의 데이터를 상기 제 1 메모리의 제 1 페이지 버퍼에 로딩시키는 단계; 및 상기 제 1 페이지 버퍼에 로딩된 데이터를 상기 데이터 버스에 출력하는 단계를 포함한다.
실시예에 있어서, 상기 (b)단계는 상기 쓰기 명령에 응답하여 상기 (a) 단계에서 상기 데이터 버스에 출력된 데이터를 상기 제 2 메모리의 제 2 페이지 버퍼에 전송하는 단계; 및 상기 제 2 페이지 버퍼에 전송된 데이터를 데스티내이션 페이지에 저장하는 단계를 포함한다.
실시예에 있어서, 상기 제 1 및 제 2 메모리들은 각각 상기 제어기로부터 칩인에이블신호(CEb), 리드인에이블신호(REb), 라이트인에이블신호(WEb) 및 알앤비신호(RBb)를 각각 별도의 라인들을 통하여 전달받는다.
실시예에 있어서, 상기 (a) 단계에서, 상기 제 1 메모리로 상기 읽기 명령 및 상기 소스 페이지의 어드레스가 전송되는 동안에, 상기 제 2 메모리는 비활성화 상태로 유지된다.
실시예에 있어서, 상기 (b) 단계에서, 상기 제 2 메모리로 상기 쓰기 명령 및 상기 데스티내이션 페이지의 어드레스가 전송되는 동안에 상기 제 1 메모리는 비활성화 상태로 유지된다.
실시예에 있어서, 상기 제 2 메모리의 어드레스 전송이 완료된 후, 상기 제 1 메모리는 활성화된다.
실시예에 있어서, 상기 제 1 페이지 버퍼로부터 상기 제 2 메모리의 상기 제 2 페이지 버퍼로 데이터가 전송된 후, 상기 제 1 메모리는 비활성화 상태로 유지된다.
실시예에 있어서, 상기 제 1 메모리의 데이터를 상기 제 2 메모리로 전송시 상기 제어기로부터 상기 제 1 메모리에 전달된 리드인에이블신호(REb) 및 상기 제 2 메모리에 전달된 라이트인에이블신호(WEb)는 동일하다.
본 발명에 따른 메모리 시스템은: 제 1 메모리; 제 2 메모리; 및 상기 제 1 및 제 2 메모리를 제어하는 제어기를 포함하되, 상기 제어기는 읽기 동작을 수행하도록 상기 제 1 메모리를 제어하고, 상기 읽기 동작에 의해서 읽혀진 데이터가 상기 제 1 메모리에서 상기 제 2 메모리로 직접 전송되도록 상기 제 1 및 2 메모리를 제어한다.
실시예에 있어서, 상기 제 1 및 제 2 메모리들은 낸드 플래시 메모리이다.
실시예에 있어서, 상기 제 1 메모리에서 읽은 데이터가 상기 제어기를 경유하지 않고 상기 제 2 메모리로 직접 전송되기 위하여, 상기 제어기로부터 칩인에이블신호(CEb), 리드인에이블신호(REb), 라이트인에이블신호(WEb) 및 알앤비신 호(RBb)를 각각 별도의 라인들을 통하여 전달받는다.
실시예에 있어서, 상기 제 1 메모리의 데이터를 상기 제 2 메모리로 전송시 상기 제 1 메모리로 읽기 명령 및 소스 페이지의 어드레스가 전송되는 동안에, 상기 제 2 메모리는 비활성화 상태로 유지된다.
실시예에 있어서, 상기 제 1 메모리의 데이터를 상기 제 2 메모리로 전송시 상기 제 2 메모리로 쓰기 명령 및 데스티내이션 페이지의 어드레스가 전송되는 동안에, 상기 제 1 메모리는 비활성화 상태로 유지된다.
실시예에 있어서, 상기 제 2 메모리의 어드레스가 전송된 후, 상기 제 1 메모리는 활성화 상태로 유지된다.
실시예에 있어서, 상기 제 1 메모리의 제 1 페이지 버퍼에 저장된 상기 데이터가 상기 제 2 메모리의 제 2 페이지 버퍼로 전송된 후, 상기 제 1 메모리는 비활성화 상태로 유지된다.
실시예에 있어서, 상기 제 1 메모리의 데이터를 상기 제 2 메모리로 전송시 상기 제어기로부터 상기 제 1 메모리에 전달된 리드인에이블신호(REb) 및 상기 제 2 메모리에 전달된 라이트인에이블신호(WEb)는 동일하다.
실시예에 있어서, 상기 메모리 시스템은 메모리 카드이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 4는 본 발명에 따른 메모리 시스템(200)을 보여주고 있다. 도 4를 참조하 면, 메모리 시스템(200)은 제어기(200) 및 메모리들(240,260)을 포함하고 있다. 본 발명의 메모리 시스템(200)은 메모리들(240,260) 간의 데이터 전송 효율을 향상하기 위하여 제 1 메모리(240)으로부터 읽은 데이터를 제어기(200)를 경유하지 않고 제 2 메모리(260)로 직접 저장시킨다.
도 4에서는 설명의 편의를 위하여 메모리들(240,260)을 낸드 플래시 메모리로 한정하였다. 도 4에서 보았듯이, 일반적으로 낸드 플래시 메모리들은 입출력핀(I/O), 커맨드래치인에이블핀(CLE), 어드레스래치인에이블핀(ALE), 칩인에이블핀(CEb), 리드인에이블핀(REb), 라이트인에이블핀(WEb), 라이트프로텍트핀(WPb) 및 알앤비핀(RBb)을 포함하고 있다.
입출력핀(I/O)은 일반적으로 제어기(220)로부터 명령어, 어드레스 및 데이터를 입력받거나, 읽기 동작시 데이터를 출력한다. 대개 입출력핀(I/O)은 메모리가 선택되지 않거나 혹은 출력이 없을 경우 플로팅 상태에 있다.
커맨드래치인에이블핀(CLE)은 제어기(220)로부터 명령어 신호를 입력받는다. 예를 들어, 라이트인에이블(WEb) 신호의 라이징 엣지(rising edge)에서 커맨드래치핀(CLE)에 입력되는 신호가 논리 '하이'일 때, 낸드 플래시 메모리는 입출력 버스를 통해 입력되는 신호를 명령어로 인식하고, 해당 명령어를 명령어 레지스터(도시되지 않음)에 래치한다.
어드레스래치핀(ALE)은 제어기(220)로부터 어드레스 신호를 입력받는다. 예를 들어, 어드레스래치(ALE) 신호가 논리 '하이'이며 라이트인에이블(WEb) 신호의 라이징 엣지에서, 낸드 플래시 메모리는 어드레스를 래치한다.
칩인에이블핀(CEb)은 제어기(220)로부터 낸드 플래시 메모리를 활성화시키는 신호를 입력받는다.
리드인에이블핀(REb)은 제어기(220)로부터 낸드 플래시 메모리의 직렬 데이터를 출력하는 신호를 입력받는다.
라이트인에이블핀(WEb)은 제어기(220)로부터 낸드 플래시 메모리에 쓰기를 제어하는 신호를 입력받는다. 예를 들어, 라이트인에이블(WEb) 신호의 라이징 엣지에서, 낸드 플래시 메모리는 명령어, 어드레스 및 데이터를 래치한다.
라이트프로텍트핀(WPb)은 제어기(220)로부터 전원 변화시 의도하지 않은 읽기 혹은 쓰기를 막는 신호를 입력받는다. 예를 들어, 라이트프로텍트(WPb) 신호가 논리 '로우'일 때, 낸드 플래시 메모리의 내부 고전압 발생기(도시되지 않음)는 리셋된다.
알앤비핀(RBb)은 낸드 플래시 메모리 상태를 알려주는 신호를 제어기(220)로 출력한다. 예를 들어, 낸드 플래시 메모리는 프로그램, 소거 혹은 임의의 읽기 동작상태에 있을 때, 알앤비(RBb) 신호는 논리 '로우'를 제어기(220)로 출력된다.
본 발명에 사용되는 메모리들(240,260)은 상술한 바와 같이 일반적인 낸드 플래시 메모리들이다. 반면, 제 1 메모리(240)으로부터 읽은 데이터를 제어기(200)를 경유하지 않고 제 2 메모리(260)로 직접 저장시키기 위하여 제어기(220) 및 메모리들(240,260) 사이의 핀들은 다음과 같이 연결된다. 메모리들(240,260)의 칩인에이블핀(CEb),리드인에이블핀(REb), 라이트인에이블핀(WEb) 및 알앤비핀(RBb)들은 각각 제어기(220)에 별도로 연결되어 있다.
도 5는 본 발명의 메모리 시스템(200)에 따른 메모리 간의 데이터 전송방법을 보여주고 있다. 도 5를 참조하면, 메모리 시스템(200)은 제어기(220), 제 1 메모리(240) 및 제 2 메모리(260)를 포함하고 있다. 제 1 메모리(240)는 메모리셀 어레이(242)와 페이지 버퍼(246)를 포함하고 있다. 제 1 메모리(240)의 메모리셀 어레이(242)는 전송하고자 하는 데이터를 포함하고 있는 소스 페이지(244)를 포함하고 있다. 제 2 메모리(260)는 전송된 데이터를 저장할 데스티내이션 페이지(264)를 갖는 메모리셀 어레이(262) 및 페이지 버퍼(266)를 포함하고 있다.
일반적으로 낸드 플래시 메모리 장치는 페이지 단위로 읽기 동작 혹은 쓰기 동작을 수행하고 있다.
본 발명의 메모리 시스템(200)은 제 1 메모리(240)의 소스 페이지(244)의 데이터를 제어기(220)에 전달하지 않고, 제 2 메모리 (240)의 데스티내이션 페이지(264)로 전달한다. 제 1 메모리(240)의 소스 페이지(244)의 데이터는 다음과 같이 제 2 메모리(260)의 데스티내이션 페이지(264)로 전송된다.
도 5를 참조하면, 제어기(220)는 제 1 메모리(240)에 읽기 명령(READ) 및 제 2 메모리(260)에 쓰기 명령(WRITE)을 동시에 전달한다. 제 1 메모리(240)는 제어기(220)로부터 읽기 명령(READ)을 전달받아, 소스 페이지(244)의 데이터를 페이지 버퍼(246)에 로딩시킨다. 한편 제 2 메모리(260)는 제어기(220)로부터 쓰기 명령(WRITE)을 전달받아 쓰기 동작을 준비한 상태이다. 따라서, 페이지 버퍼(246)에 로딩된 데이터는 곧바로 제 2 메모리(260)의 페이지 버퍼(266)로 이동되고, 페이지 버퍼(266)에 전달된 데이터는 데스티내이션 페이지(264)에 저장된다.
본 발명의 메모리 시스템(200)에서 메모리 간 데이터 전송할 때, 전송되는 데이터는 제어기(220)를 경유하지 않는다. 따라서, 본 발명의 메모리 시스템(200)은 데이터 전송 속도를 빠르게 한다.
도 6은 도 5에 도시된 데이터 전송에 따른 타이밍도를 보여주고 있다. 도 6을 참조하면, 본 발명에 따른 메모리 시스템(200)은 제 1 메모리(240)으로부터 읽은 데이터를 제어기(200)를 경유하지 않고 제 2 메모리(260)로 직접 저장시킨다. 아래에서 이 과정을 좀더 상세히 설명하도록 하겠다.
메모리 시스템(200)에서 제 1 메모리(240)의 읽기 동작을 수행하기 위하여, 제어기(220)는 제 1 메모리(240)를 활성화시키는 신호(CEb0)을 전송한다. 제 1 메모리(240)는 제 1 칩인에이블신호(CEb0)의 논리 '로우' 상태에 따라 활성화된다. 활성화된 제 1 메모리(240)는 커맨드래치인에이블신호(CLE)에 응답하여 데이터 버스를 통하여 읽기 명령(00h)을 전달받고, 어드레스래치인에이블신호(ALE)에 응답하여 데이터 버스를 통하여 어드레스를 전달받는다. 제 1 메모리(240)는 소스 페이지(244)의 데이터를 페이지 버퍼(246)으로 로딩시킨다. 이때, 제 1 메모리(240)는 데이터를 로딩시키면서 제 1 메모리에 대한 억세스를 금지하기 위하여 알앤비신호(RBb0)를 출력한다.
제 1 메모리(240)의 읽기 동작 동안에, 제어기(220)는 제 2 메모리(260)를 활성화시키는 신호(CEb1) 및 제 1 메모리를 비활성화시키는 신호(CEb0)를 전송한다. 제 2 메모리(260)는 제 2 칩인에이블신호(CEb1)의 논리 '로우' 상태에 따라 활성화된다. 활성화된 제 2 메모리(260)는 커맨드래치인에이블 신호(CLE)에 응답하여 데이터 버스를 통하여 쓰기 명령(80h)을 전달받고, 어드레스래치인에이블신호(ALE)에 응답하여 데이터 버스를 통하여 해당 어드레스를 전달받는다. 제 2 메모리로(260)로 어드레스가 전달된 후, 제 2 메모리(260)이 활성화된 상태에서 제어기(220)는 제 1 메모리(240)를 다시 활성화시키는 신호(CEb0)을 전송한다.
그 후 제어기(220)는 활성화된 제 1 메모리(240)로 리드인에이블신호(REb0)을 전달한다. 제 1 메모리(240)는 리드인에이블신호(REb0)에 응답하여 페이지 버퍼(246)에 저장된 데이터를 데이터 버스로 출력시킨다. 동시에, 제어기(220)는 활성화된 제 2 메모리(260)로 라이트인에이블신호(WEb1)을 전달한다. 제 2 메모리(260)는 라이트인에이블신호(WEb1)에 응답하여 제 1 메모리(240)의 페이지 버퍼(246)로부터 출력된 데이터를 제 2 메모리(260)의 페이지 버퍼(266)로 로드한다. 제 1 메모리(240)의 페이지 버퍼(246)로부터 제 2 메모리(260)의 페이지 버퍼(266)로 데이터 전송을 완료한 후, 제어기(220)는 제 2 메모리(260)에 쓰기 명령(10h)을 출력한다. 쓰기 명령(10h)이 입력될 때, 제 2 메모리(260)는 페이지 버퍼(266)에 전달된 데이터를 데스티내이션 페이지(266)에 프로그램을 시작한다. 이때, 제 2 메모리(260)는 알앤비신호(RBb1)을 논리 '로우'로 출력하여 제 2 메모리(260)에 대한 억세스를 금지시킨다. 이때, 제어기(220)는 1 및 제 2 메모리들(240,260)을 비활성시키는 신호들(CEb0,CEb1)을 전송한다.
이와 같은 방법으로, 본 발명의 메모리 시스템(200)은 데이터가 제어기(220)을 경유하지 않고 메모리들 사이에서 직접 전송되도록 구현될 것이다. 본 발명의 메모리 시스템(200)은 데이터가 제어기(220)를 경유하지 않고 전송됨으로 데이터 전송 시간을 줄일 수 있게 된다.
도 7은 종래의 메모리 시스템(100)과 본 발명의 메모리 시스템(200)의 데이터 전송 시간을 비교하여 보여주고 있다.
종래의 메모리 시스템(100)은 읽기 동작을 수행한 뒤에 쓰기 동작을 수행하고 있다. 도 1 및 도 7을 참조하면, 데이터를 전송하는데 걸리는 시간은 제어기(120)로부터 제 1 메모리(140)에 읽기 명령을 전송하는 시간(500ns), 소스 페이지(144)로부터 페이지 버퍼(146)로 데이터를 로딩하는 시간(25㎲), 페이지 버퍼(146)으로부터 제어기(120)의 버퍼(122)로 데이터를 전송하는 시간(80㎲), 제어기(120)로부터 제 2 메모리(140)에 쓰기 명령을 전송하는 시간(500㎲), 제어기(120)의 버퍼(122)로부터 제 2 메모리(160)의 페이지 버퍼(166)로 데이터를 전송하는 시간(80㎲) 및 페이지 버퍼(166)으로부터 데스티내이션 페이지(164)로 프로그램하는 시간(200㎲)을 합하여 총 386㎲이다.
반면에 본 발명의 메모리 시스템(200)은 제 1 메모리(240)으로부터 읽은 데이터를 제어기(200)를 경유하지 않고 제 2 메모리(260)로 직접 저장시킨다. 도 4 및 도 7을 참조하면, 데이터를 전송하는데 걸리는 시간은 제 1 메모리(240)의 데이터를 읽어오는 시간에 제 2 메모리(260)의 페이지 프로그램 시간만 더 추가하면 된다. 따라서, 본 발명의 메모리 시스템(200)의 데이터 전송시간은 총 305.5㎲이다.
따라서, 본 발명의 메모리 시스템(200)는 종래의 메모리 시스템(100)보다 데이터 전송에 있어서 21%의 성능향상을 보이고 있다.
본 발명의 메모리 시스템(200)의 데이터 전송 방법은 페이지 크기가 커질수 록 데이터 전송 시간을 더욱 줄일 수 있게 된다.
본 발명의 메모리 시스템(200)은 메모리 카드일 수 있다. 또한 메모리 카드 중에서 SIM카드일 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 메모리 시스템은 제 1 메모리(240)으로부터 읽은 데이터를 제어기(200)를 경유하지 않고 제 2 메모리(260)로 직접 저장시킴으로 메모리들 간의 데이터 전송 시간을 줄일 수 있게 된다.

Claims (21)

  1. 적어도 제 1 및 제 2 메모리들을 포함하는 메모리 시스템의 데이터 전송 방법에 있어서:
    (a) 읽기 동작을 수행하도록 상기 제 1 메모리를 활성화시키는 단계;
    (b) 상기 제 1 메모리의 읽기 동작 동안 상기 제 2 메모리를 활성화시키는 단계; 및
    (c) 상기 읽기 동작에 의해서 읽혀진 데이터를 상기 제 1 메모리에서 상기 제 2 메모리로 직접 전송하는 단계를 포함하되,
    상기 제 1 및 제 2 메모리들은 데이터를 입출력하기 위한 데이터 라인을 공유하고,
    칩선택 신호, 쓰기 신호 및 읽기 신호는 외부로부터 별도의 라인들을 통하여 상기 제 1 및 제 2 메모리들로 각각 전달되는 메모리 시스템의 데이터 전송 방법.
  2. 제 1 항에 있어서,
    상기 메모리 시스템은 상기 제 1 및 제 2 메모리를 제어하는 제어기를 더 포함하되, 상기 (a) 단계에서 읽혀진 데이터는 상기 제어기를 경유하지 않고 상기 제 2 메모리에 직접 전송되는 메모리 시스템의 데이터 전송 방법.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 제 1 및 제 2 메모리는 낸드 플래시 메모리인 메모리 시스템의 데이터 전송 방법.
  5. 제 4 항에 있어서,
    상기 (a)단계는 읽기 명령에 응답하여 소스 페이지의 데이터를 상기 제 1 메모리의 제 1 페이지 버퍼에 로딩시키는 단계; 및 상기 제 1 페이지 버퍼에 로딩된 데이터를 상기 데이터 라인에 출력하는 단계를 포함하는 메모리 시스템의 데이터 전송 방법.
  6. 제 4 항에 있어서,
    상기 (b)단계는 상기 쓰기 명령에 응답하여 상기 (a) 단계에서 상기 데이터 버스에 출력된 데이터를 상기 제 2 메모리의 제 2 페이지 버퍼에 전송하는 단계; 및 상기 제 2 페이지 버퍼에 전송된 데이터를 데스티내이션 페이지에 저장하는 단계를 포함하는 메모리 시스템의 데이터 전송 방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 (a) 단계에서, 상기 제 1 메모리로 상기 읽기 명령 및 상기 소스 페이지의 어드레스가 전송되는 동안에, 상기 제 2 메모리는 비활성화 상태로 유지되는 메모리 시스템의 데이터 전송 방법.
  9. 제 6 항에 있어서,
    상기 (b) 단계에서, 상기 제 2 메모리로 상기 쓰기 명령 및 상기 데스티내이션 페이지의 어드레스가 전송되는 동안에 상기 제 1 메모리는 비활성화 상태로 유지되는 메모리 시스템의 데이터 전송 방법.
  10. 제 9 항에 있어서,
    상기 제 2 메모리의 어드레스 전송이 완료된 후, 상기 제 1 메모리는 활성화되는 메모리 시스템의 데이터 전송 방법.
  11. 제 10 항에 있어서,
    상기 제 1 페이지 버퍼로부터 상기 제 2 메모리의 상기 제 2 페이지 버퍼로 데이터가 전송된 후, 상기 제 1 메모리는 비활성화 상태로 유지되는 메모리 시스템의 데이터 전송방법.
  12. 제 10 항에 있어서,
    상기 제 1 메모리의 데이터를 상기 제 2 메모리로 전송시 상기 제어기로부터 상기 제 1 메모리에 전달된 읽기 신호(REb) 및 상기 제 2 메모리에 전달된 쓰기 신호(WEb)는 동일한 메모리 시스템의 데이터 전송 방법.
  13. 제 1 메모리;
    제 2 메모리; 및
    상기 제 1 및 제 2 메모리를 제어하는 제어기를 포함하되,
    상기 제어기는 읽기 동작을 수행하도록 상기 제 1 메모리를 제어하고, 상기 읽기 동작에 의해서 읽혀진 데이터가 상기 제 1 메모리에서 상기 제 2 메모리로 직접 전송되도록 상기 제 1 및 2 메모리들을 제어하되,
    상기 제 1 및 제 2 메모리들은 데이터를 입출력하기 위한 데이터 라인을 공유하고,
    칩선택 신호, 쓰기 신호 및 읽기 신호는 상기 제어기로부터 별도의 라인들을 통하여 상기 제 1 및 제 2 메모리들로 각각 전달되는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 메모리들은 낸드 플래시 메모리인 메모리 시스템.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 제 1 메모리의 데이터를 상기 제 2 메모리로 전송시, 상기 제 1 메모리로 읽기 명령 및 소스 페이지의 어드레스가 전송되는 동안에, 상기 제 2 메모리는 비활성화 상태로 유지되는 메모리 시스템.
  17. 제 14 항에 있어서,
    상기 제 1 메모리의 데이터를 상기 제 2 메모리로 전송시, 상기 제 2 메모리로 쓰기 명령 및 데스티내이션 페이지의 어드레스가 전송되는 동안에, 상기 제 1 메모리는 비활성화 상태로 유지되는 메모리 시스템.
  18. 제 17 항에 있어서,
    상기 제 2 메모리의 어드레스가 전송된 후, 상기 제 1 메모리는 활성화상태로 유지되는 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 제 1 메모리의 제 1 페이지 버퍼에 저장된 상기 데이터가 상기 제 2 메모리의 제 2 페이지 버퍼로 전송된 후, 상기 제 1 메모리는 비활성화 상태로 유지되는 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 제 1 메모리의 데이터를 상기 제 2 메모리로 전송시, 상기 제어기로부터 상기 제 1 메모리에 전달된 읽기 신호(REb) 및 상기 제 2 메모리에 전달된 쓰기 신호(WEb)는 동일한 메모리 시스템.
  21. 제 13 항에 있어서,
    상기 메모리 시스템은 메모리 카드인 메모리 시스템.
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US11/694,301 US8612665B2 (en) 2006-12-07 2007-03-30 Memory system and data transfer method thereof
DE102007059927A DE102007059927A1 (de) 2006-12-07 2007-12-04 Verfahren zum Übertragen von Daten in einem Speichersystem und Speichersystem
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090307415A1 (en) * 2008-06-05 2009-12-10 Yong-Hoon Kang Memory device having multi-layer structure and driving method thereof
CN101882119B (zh) * 2009-05-08 2014-05-14 上海炬力集成电路设计有限公司 与非型闪存控制器及其数据传输方法
JP4643729B2 (ja) 2009-07-09 2011-03-02 株式会社東芝 インタリーブ制御装置、インタリーブ制御方法及びメモリシステム
US8243529B2 (en) * 2009-11-04 2012-08-14 Micron Technology, Inc. Memory device page buffer configuration and methods
KR101671334B1 (ko) * 2010-07-27 2016-11-02 삼성전자주식회사 메모리 장치와 이의 데이터 제어방법
TWI467574B (zh) * 2011-11-01 2015-01-01 Phison Electronics Corp 記憶體儲存裝置、記憶體控制器與其資料傳輸方法
US9001577B2 (en) 2012-06-01 2015-04-07 Micron Technology, Inc. Memory cell sensing
KR20140030962A (ko) * 2012-09-04 2014-03-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
JP2015056105A (ja) * 2013-09-13 2015-03-23 株式会社東芝 不揮発性半導体記憶装置
KR20160003530A (ko) * 2014-07-01 2016-01-11 삼성전자주식회사 내장 저장 장치, 이와 통신 가능한 외장 저장 장치, 및 이를 포함하는 데이터 처리 시스템
US9652415B2 (en) * 2014-07-09 2017-05-16 Sandisk Technologies Llc Atomic non-volatile memory data transfer
US9904621B2 (en) 2014-07-15 2018-02-27 Sandisk Technologies Llc Methods and systems for flash buffer sizing
US9645744B2 (en) 2014-07-22 2017-05-09 Sandisk Technologies Llc Suspending and resuming non-volatile memory operations
US9436397B2 (en) 2014-09-23 2016-09-06 Sandisk Technologies Llc. Validating the status of memory operations
US9753649B2 (en) 2014-10-27 2017-09-05 Sandisk Technologies Llc Tracking intermix of writes and un-map commands across power cycles
US9952978B2 (en) 2014-10-27 2018-04-24 Sandisk Technologies, Llc Method for improving mixed random performance in low queue depth workloads
US9558125B2 (en) 2014-10-27 2017-01-31 Sandisk Technologies Llc Processing of un-map commands to enhance performance and endurance of a storage device
US9817752B2 (en) 2014-11-21 2017-11-14 Sandisk Technologies Llc Data integrity enhancement to protect against returning old versions of data
US9824007B2 (en) 2014-11-21 2017-11-21 Sandisk Technologies Llc Data integrity enhancement to protect against returning old versions of data
US9647697B2 (en) 2015-03-16 2017-05-09 Sandisk Technologies Llc Method and system for determining soft information offsets
US9652175B2 (en) 2015-04-09 2017-05-16 Sandisk Technologies Llc Locally generating and storing RAID stripe parity with single relative memory address for storing data segments and parity in multiple non-volatile memory portions
US9753653B2 (en) 2015-04-14 2017-09-05 Sandisk Technologies Llc High-priority NAND operations management
US9864545B2 (en) 2015-04-14 2018-01-09 Sandisk Technologies Llc Open erase block read automation
US10372529B2 (en) 2015-04-20 2019-08-06 Sandisk Technologies Llc Iterative soft information correction and decoding
US9778878B2 (en) 2015-04-22 2017-10-03 Sandisk Technologies Llc Method and system for limiting write command execution
US9870149B2 (en) 2015-07-08 2018-01-16 Sandisk Technologies Llc Scheduling operations in non-volatile memory devices using preference values
US9715939B2 (en) 2015-08-10 2017-07-25 Sandisk Technologies Llc Low read data storage management
US10162558B2 (en) * 2015-10-30 2018-12-25 Micron Technology, Inc. Data transfer techniques for multiple devices on a shared bus
US10228990B2 (en) 2015-11-12 2019-03-12 Sandisk Technologies Llc Variable-term error metrics adjustment
US10126970B2 (en) 2015-12-11 2018-11-13 Sandisk Technologies Llc Paired metablocks in non-volatile storage device
US9837146B2 (en) 2016-01-08 2017-12-05 Sandisk Technologies Llc Memory system temperature management
US10732856B2 (en) 2016-03-03 2020-08-04 Sandisk Technologies Llc Erase health metric to rank memory portions
US10481830B2 (en) 2016-07-25 2019-11-19 Sandisk Technologies Llc Selectively throttling host reads for read disturbs in non-volatile memory system
US10339050B2 (en) * 2016-09-23 2019-07-02 Arm Limited Apparatus including a memory controller for controlling direct data transfer between first and second memory modules using direct transfer commands
US10613772B2 (en) 2017-03-16 2020-04-07 Qualcomm Incorporated Methods and apparatuses for copying a data page in an unmanaged flash memory device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060038105A (ko) * 2004-10-29 2006-05-03 삼성전자주식회사 멀티 칩 시스템 및 그것의 데이터 전송 방법
KR100609623B1 (ko) * 2005-02-16 2006-08-08 삼성전자주식회사 내부 메모리 디바이스간의 직접적 데이터 이동이 가능한 복합 메모리 칩 및 데이터 이동방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06332664A (ja) * 1993-03-23 1994-12-02 Toshiba Corp 表示制御システム
US6883063B2 (en) * 1998-06-30 2005-04-19 Emc Corporation Method and apparatus for initializing logical objects in a data storage system
US6570809B1 (en) * 2002-04-17 2003-05-27 Ememory Technology Inc. Real-time multitasking flash memory with quick data duplication
CN1292356C (zh) * 2002-04-17 2006-12-27 松下电器产业株式会社 非易失性半导体存储装置及其机密保护方法
US20040064612A1 (en) * 2002-09-26 2004-04-01 Sandisk Corporation Method and system for using a memory card protocol inside a bus protocol
US7287115B2 (en) * 2003-10-30 2007-10-23 Kabushiki Kaisha Toshiba Multi-chip package type memory system
US20060069896A1 (en) 2004-09-27 2006-03-30 Sigmatel, Inc. System and method for storing data
US7409473B2 (en) * 2004-12-21 2008-08-05 Sandisk Corporation Off-chip data relocation
US7685376B2 (en) * 2006-05-03 2010-03-23 Intel Corporation Method to support heterogeneous memories

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060038105A (ko) * 2004-10-29 2006-05-03 삼성전자주식회사 멀티 칩 시스템 및 그것의 데이터 전송 방법
KR100609623B1 (ko) * 2005-02-16 2006-08-08 삼성전자주식회사 내부 메모리 디바이스간의 직접적 데이터 이동이 가능한 복합 메모리 칩 및 데이터 이동방법

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KR20080052019A (ko) 2008-06-11
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