KR20060038105A - 멀티 칩 시스템 및 그것의 데이터 전송 방법 - Google Patents

멀티 칩 시스템 및 그것의 데이터 전송 방법 Download PDF

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Abstract

본 발명은 메모리 칩들 간에 데이터가 직접 전송될 수 있는 멀티 칩 시스템 및 그것의 데이터 전송 방법에 관한 것이다. 본 발명에 따른 멀티 칩 시스템은 제 1 및 제 2 메모리 칩, 그리고 상기 제 1 및 제 2 메모리 칩의 동작을 제어하는 호스트 시스템을 포함한다. 상기 제 1 메모리 칩은 상기 호스트 시스템으로부터 입력받은 로컬 전송 정보에 응답하여 상기 제 2 메모리 칩으로 데이터가 직접 전송되도록 상기 제 2 메모리 칩을 제어한다. 그리고 상기 제 1 메모리 칩은 로컬 전송 동작이 수행되는 동안에 상기 호스트 시스템이 상기 제 1 및 제 2 메모리 칩을 액세스하지 못하도록 상기 호스트 시스템을 제어한다. 본 발명에 의하면, 호스트 시스템의 개입 없이 메모리 칩들 간에 데이터를 직접 전송할 수 있기 때문에 멀티 칩 시스템의 효율이 향상되고 데이터 전송 속도가 현저하게 빨라진다.

Description

멀티 칩 시스템 및 그것의 데이터 전송 방법 {MULTI-CHIP SYSTEM AND ITS DATA TRANSFER METHOD}
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 멀티 칩 시스템들 보여주는 블록도이다.
도 8은 도 6 및 도 7에 도시된 디램 컨트롤러 내에 포함되어 있는 복수개의 3상태 입출력 드라이버들 중에서 하나를 보여주는 블록도이다.
도 9는 도 6 및 도 7에 도시된 낸드 플래시 메모리 칩 내에 포함되어 있는 복수개의 3상태 입출력 드라이버들 중에서 하나를 보여주는 블록도이다.
도 10은 본 발명에 따른 멀티 칩 시스템의 데이터 전송 방법의 바람직한 실시예를 보여주는 순서도이다.
*도면의 주요부분에 대한 부호의 설명*
100, 200, 300, 400, 500, 600, 700 : 멀티 칩 시스템
110, 210, 311, 411, 412, 511, 611, 612, 711, 712 : 메모리 컨트롤러
310, 410, 510, 610 : 호스트 시스템
312, 413, 512, 615, 715 : DMA 컨트롤러
313, 414, 513, 614, 714 : 중앙처리장치(CPU)
314, 415, 514, 616, 716 : 시스템 버스
120, 130, 220, 230, 320, 330, 420, 430, 520, 530, 620, 630, 720, 730 : 메모리 칩
121, 221, 321, 421, 521, 621, 721 : 메모리 코어
122, 222, 223, 322, 422, 423, 522, 622, 623, 723, 724 : 인터페이스부
123, 224, 323, 424, 523, 625, 727 : 제어로직
124, 225, 324, 425, 524 : 로컬 전송 제어부
626, 728 : 로컬 전송 제어기 627, 729 : DMA 인터페이스부
613, 624, 713, 722 : 3상태 입출력 드라이버
725 : 선택회로 726 : 퓨즈박스
140, 240, 340, 440, 540, 640, 740 : 메모리 버스
본 발명은 멀티 칩 시스템에 관한 것으로, 더욱 상세하게는 메모리 칩들 간에 데이터가 직접 전송되는 멀티 칩 시스템 및 그것의 데이터 전송 방법에 관한 것이다.
멀티 칩 시스템(multi_chip system)은 다양한 응용분야에 사용되는 다수의 메모리 칩들과, 상기 메모리 칩들을 용도에 맞게 사용할 수 있게 하는 칩셋(chipset)으로 구성된다. 칩셋은 그 용도에 따라 다양한 형태의 메모리 칩들을 지원할 수 있도록 다양한 형태의 메모리 인터페이스 블록을 구비하고 있다.
최근 멀티미디어용 데이터들과 같이 대용량 데이터들이 증가함에 따라, 작은 면적에 대용량의 저장 공간을 갖는 메모리 칩과 빠른 데이터 처리를 요하는 메모리 칩이 모여서 하나의 멀티 칩 시스템을 구성하는 경우가 점점 늘고 있다. 이와 같은 멀티 칩 시스템은 대용량의 저장 공간을 갖는 메모리 칩의 단점과 빠른 데이터 처리를 수행하는 메모리 칩의 단점을 서로 보완할 수 있다.
예를 들면, 낸드 플래시 메모리 칩은 셀 스트링 전류(cell string current)가 아주 작기 때문에, 그리고 셀의 드레솔드 전압의 산포를 줄여야 하기 때문에 증가형 스텝 펄스 프로그래밍(Increment Step Pulse Programming; ISPP) 방법을 사용한다. 따라서 낸드 플래시 메모리 칩은 디램 칩(DRAM chip) 또는 에스램 칩(SRAM chip)과 같은 휘발성 메모리 칩에 비해 프로그램 속도가 현저하게 느린 단점이 있다. 이러한 낸드 플래시 메모리 칩의 단점을 극복하기 위해, 낸드 플래시 메모리 칩에 저장된 데이터를 동작 속도가 빠른 휘발성 메모리 칩에 미리 저장하게 된다. 반대로 휘발성 메모리 칩에 저장된 데이터를 낸드 플래시 메모리 칩과 같은 불휘발성 메모리 칩에 저장하는 과정도 자주 일어나게 된다.
종래의 멀티 칩 시스템은 메모리 칩들 간에 데이터를 전송할 때 호스트 시스템에 있는 시스템 버스를 경유하여 행해진다. 즉, 종래의 멀티 칩 시스템은 중앙처리장치 및 DMA 컨트롤러를 이용하여 시스템 버스(system bus)에 데이터를 실어 소스 메모리 칩에서 타겟 메모리 칩으로 데이터를 전송한다. 종래의 멀티 칩 시스템은 메모리 칩들 간에 데이터를 전송할 때 데이터가 시스템 버스를 점유하게 된다. 따라서 멀티 칩 시스템은 시스템 버스를 사용하여 다른 동작을 수행할 수 없게 되 어 멀티 칩 시스템의 효율이 떨어지는 문제점이 있다.
또한 종래 멀티 칩 시스템에서 메모리 칩들 간에 데이터 전송 시간은 소스 메모리 칩에서 데이터를 읽어 내어 호스트 시스템에 있는 버퍼에 저장하는 시간과 상기 버퍼에서 타겟 메모리 칩으로 데이터를 전송하는 시간의 합이 된다. 즉, 메모리 칩들 간에 데이터를 전송하는데 있어서, 시스템 버스에 같은 내용의 데이터가 두번 실리게 되어 데이터 전송 동작에 소요되는 시간이 너무 길다는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 호스트 시스템의 개입 없이 메모리 칩들 간에 데이터를 직접 전송할 수 있는 멀티 칩 시스템을 제공하여 멀티 칩 시스템의 효율을 향상시키고 데이터의 전송 속도를 빠르게 하는데 있다.
본 발명에 따른 멀티 칩 시스템은, 제 1 및 제 2 메모리 칩; 및 상기 제 1 및 제 2 메모리 칩의 동작을 제어하는 메모리 컨트롤러를 포함하되, 상기 제 1 메모리 칩은 상기 메모리 컨트롤러로부터 입력받은 로컬 전송 정보에 응답하여 상기 제 2 메모리 칩으로 데이터가 직접 전송되도록 상기 제 2 메모리 칩을 제어한다. 여기에서, 상기 제 1 메모리 칩은 상기 제 2 메모리 칩으로 명령(command)을 직접 제공한다.
실시예로서, 상기 멀티 칩 시스템은 상기 제 1 및 제 2 메모리 칩을 직접 연 결하는 메모리 버스를 더 포함하며, 상기 제 1 및 제 2 메모리 칩들 간에 데이터 전송은 상기 메모리 버스를 경유하여 행해진다.
실시예로서, 상기 제 1 메모리 칩은, 데이터를 저장하는 메모리 코어; 상기 제 2 메모리 칩과 호환되는 인터페이스부; 상기 인터페이스부로부터 입력받은 명령에 응답하여 상기 메모리 코어의 동작을 제어하는 제어로직; 및 상기 로컬 전송 정보 및 상기 제어로직으로부터 입력받은 로컬 전송 시작신호에 응답하여, 상기 제 2 메모리 칩으로 데이터가 전송되도록 상기 인터페이스부를 제어하는 로컬 전송 제어부를 포함한다. 여기에서, 상기 로컬 전송 시작신호는, 로컬 전송 동작시 상기 메모리 코어에 저장된 데이터가 상기 제어로직으로 모두 전송되었을 때 발생되는 것을 특징으로 한다.
본 발명에 따른 멀티 칩 시스템의 다른 일면은, 제 1 및 제 2 메모리 칩; 노말 동작 시 상기 제 1 및 제 2 메모리 칩의 동작을 각각 제어하는 제 1 및 제 2 메모리 컨트롤러를 포함하되, 상기 제 1 메모리 칩은, 로컬 전송 동작 시 상기 제 2 메모리 컨트롤러로부터 입력받은 로컬 전송 정보에 응답하여 상기 제 2 메모리 칩으로 데이터가 직접 전송되도록 상기 제 2 메모리 칩을 제어하는 것을 특징으로 한다. 여기에서, 상기 제 1 메모리 칩은 상기 제 2 메모리 칩으로 명령(command)을 직접 제공한다.
실시예로서, 상기 멀티 칩 시스템은 상기 제 1 및 제 2 메모리 칩을 직접 연결하는 메모리 버스를 더 포함하며, 상기 제 1 및 제 2 메모리 칩들 간에 데이터 전송은 상기 메모리 버스를 경유하여 행해진다.
실시예로서, 상기 제 1 메모리 칩은, 데이터를 저장하는 메모리 코어; 상기 제 1 메모리 컨트롤러와 호환되는 제 1 인터페이스부; 상기 제 2 메모리 컨트롤러 및 상기 제 2 메모리 칩과 호환되는 제 2 인터페이스부; 상기 제 1 및 제 2 인터페이스부로부터 입력받은 명령에 응답하여 상기 메모리 코어의 동작을 제어하는 제어로직; 및 상기 로컬 전송 정보 및 상기 제어로직으로부터 입력받은 로컬 전송 시작신호에 응답하여, 상기 제 2 메모리 칩으로 데이터가 전송되도록 상기 제 2 인터페이스부를 제어하는 로컬 전송 제어부를 포함한다. 여기에서, 상기 로컬 전송 시작신호는 로컬 전송 동작시 상기 메모리 코어에 저장된 데이터가 상기 제어로직으로 모두 전송되었을 때 발생된다.
본 발명에 따른 멀티 칩 시스템의 또 다른 일면은, 제 1 및 제 2 메모리 칩; 상기 제 1 및 제 2 메모리 칩의 동작을 제어하는 호스트 시스템; 및 상기 제 1 및 제 2 메모리 칩을 직접 연결하는 메모리 버스를 포함하되, 상기 제 1 메모리 칩은, 상기 호스트 시스템으로부터 입력받은 로컬 전송 정보에 응답하여 로컬 전송 동작이 수행되는 동안에 상기 호스트 시스템이 상기 제 1 및 제 2 메모리 칩을 액세스하지 못하도록 상기 호스트 시스템에 DMA 요구신호를 제공하는, 그리고 상기 호스트 시스템으로부터 입력받은 DMA 승인신호에 응답하여 데이터가 상기 메모리 버스를 경유하여 상기 제 2 메모리 칩으로 직접 전송되도록 상기 제 2 메모리 칩에 명령을 제공한다.
실시예로서, 상기 호스트 시스템은, 상기 제 1 및 제 2 메모리 칩의 동작을 제어하며 상기 로컬 전송 정보를 제공하는 메모리 컨트롤러; 및 상기 DMA 요구신호 에 응답하여 중앙처리장치로 하여금 시스템 버스의 사용을 보류하도록 요청하는, 그리고 상기 중앙처리장치로부터 허락을 받고 상기 DMA 승인신호를 발생하는 DMA 컨트롤러를 포함한다. 여기에서, 상기 메모리 컨트롤러는 상기 DMA 승인신호에 응답하여 비활성화된다.
실시예로서, 상기 제 1 메모리 칩은, 데이터를 저장하는 메모리 코어; 상기 제 2 메모리 칩과 호환되는 인터페이스부; 상기 인터페이스부로부터 입력받은 명령에 응답하여 상기 메모리 코어의 동작을 제어하는 제어로직; 및 상기 로컬 전송 정보 및 상기 제어로직으로부터 입력받은 로컬 전송 시작신호에 응답하여 상기 DMA 요구신호를 발생하는, 그리고 상기 DMA 승인신호에 응답하여 상기 제 2 메모리 칩으로 데이터가 전송되도록 상기 인터페이스부를 제어하는 로컬 전송 제어부를 포함한다. 여기에서, 상기 로컬 전송 시작신호는 로컬 전송 동작시 상기 메모리 코어에 저장된 데이터가 상기 제어로직으로 모두 전송되었을 때 발생된다.
본 발명에 따른 멀티 칩 시스템의 또 다른 일면은, 제 1 및 제 2 메모리 칩;
상기 제 1 및 제 2 메모리 칩을 직접 연결하는 메모리 버스; 상기 제 1 및 제 2 메모리 칩의 동작을 각각 제어하는 제 1 및 제 2 메모리 컨트롤러; 상기 제 1 및 제 2 메모리 컨트롤러를 연결하는 시스템 버스; 및 상기 제 1 메모리 칩으로부터의 DMA 요구신호에 응답하여 중앙처리장치에게 상기 시스템 버스의 사용을 보류하도록 요청하며, 상기 중앙처리장치로부터 허락을 받고 DMA 승인신호를 발생하는 DMA 컨트롤러를 포함하되, 상기 제 1 메모리 칩은, 상기 제 2 메모리 컨트롤러로부터 입력받은 로컬 전송 정보에 응답하여 상기 DMA 요구신호를 제공하며, 상기 DMA 승인 신호에 응답하여 데이터가 상기 메모리 버스를 경유하여 상기 제 2 메모리 칩으로 직접 전송되도록 상기 제 2 메모리 칩에 명령을 제공한다.
실시예로서, 상기 제 1 메모리 칩은, 데이터를 저장하는 메모리 코어; 상기 제 1 메모리 컨트롤러와 호환되는 제 1 인터페이스부; 상기 제 2 메모리 컨트롤러 및 상기 제 2 메모리 칩과 호환되는 제 2 인터페이스부; 상기 제 1 및 제 2 인터페이스부로부터의 명령에 응답하여 상기 메모리 코어의 동작을 제어하는 제어로직; 및 상기 로컬 전송 정보 및 상기 제어로직에서 제공된 로컬 전송 시작신호에 응답하여 상기 DMA 요구신호를 발생하는, 그리고 상기 DMA 승인신호에 응답하여 상기 제 2 메모리 칩으로 데이터가 전송되도록 상기 제 2 인터페이스부를 제어하는 로컬 전송 제어부를 포함한다. 여기에서, 상기 로컬 전송 시작신호는 로컬 전송 동작시 상기 메모리 코어에 저장된 데이터가 상기 제어로직으로 모두 전송되었을 때 발생된다.
다른 실시예로서, 상기 제 1 메모리 칩은, 데이터를 저장하는 메모리 코어; 상기 제 1 메모리 컨트롤러와 호환되는 제 1 인터페이스부; 상기 제 2 메모리 컨트롤러 및 상기 제 2 메모리 칩과 호환되는 제 2 인터페이스부; 상기 제 1 및 제 2 인터페이스부로부터 입력받은 명령에 응답하여 상기 메모리 코어의 동작을 제어하는 제어로직; 퓨즈 옵션에 응답하여 상기 제 1 인터페이스부 또는 상기 제 2 인터페이스부 중에서 하나를 인에이블하는 선택회로; 상기 로컬 전송 정보 및 상기 제어로직에서 제공된 로컬 전송 시작신호에 응답하여 상기 DMA 요구신호를 발생하는, 그리고 상기 DMA 승인신호에 응답하여 상기 제 2 메모리 칩으로 데이터가 전송되도 록 상기 제 2 인터페이스부를 제어하는 로컬 전송 제어부; 및 상기 제 1 및 제 2 인터페이스부에 연결되며, 상기 DMA 승인신호에 응답하여 인에이블되는 3상태 입출력 드라이버를 포함한다.
본 발명에 따른 메모리 컨트롤러, 제 1 및 제 2 메모리 칩을 포함하는 멀티 칩 시스템의 데이터 전송 방법은, a) 상기 제 1 메모리 칩이 상기 메모리 컨트롤러로부터 로컬 전송 정보를 입력받는 단계; 및 b) 상기 제 1 메모리 칩이 상기 로컬 전송 정보에 응답하여 상기 제 2 메모리 칩으로 데이터가 직접 전송되도록 상기 제 2 메모리 칩을 제어하는 단계를 포함한다.
실시예로서, 상기 b) 단계는, b1) 상기 로컬 전송 정보에 응답하여 데이터 전송을 준비하는 단계; 및 b2) 데이터 전송 준비가 완료되었는지를 확인하고, 상기 제 2 메모리 칩으로 명령을 제공하는 단계를 포함한다.
본 발명에 따른 호스트 시스템, 제 1 및 제 2 메모리 칩, 그리고 상기 제 1 및 제 2 메모리 칩을 직접 연결하는 메모리 버스를 포함하는 멀티 칩 시스템의 데이터 전송 방법은, a) 상기 제 1 메모리 칩이 상기 호스트 시스템으로부터 로컬 전송 정보를 입력받는 단계; b) 상기 호스트 시스템이 상기 제 1 및 제 2 메모리 칩을 액세스하지 못하도록, 상기 제 1 메모리 칩이 상기 로컬 전송 정보에 응답하여 상기 호스트 시스템에 DMA 요구신호를 제공하는 단계; 및 c) 데이터가 상기 메모리 버스를 경유하여 상기 제 2 메모리 칩으로 직접 전송되도록, 상기 제 1 메모리 칩이 상기 호스트 시스템으로부터 입력받은 DMA 승인신호에 응답하여 상기 제 2 메모리 칩에 명령을 제공하는 단계를 포함한다.
실시예로서, 상기 c) 단계는, c1) 상기 로컬 전송 정보에 응답하여 데이터 전송을 준비하는 단계; 및 c2) 데이터 전송 준비가 완료되었는지를 확인하고, 상기 제 2 메모리 칩으로 명령을 제공하는 단계를 포함한다.
본 발명에 따른 멀티 칩 시스템 및 그것의 데이터 전송 방법은, 메모리 칩들 간에 데이터가 직접 전송되기 때문에 데이터 전송 속도가 빨라지고 멀티 칩 시스템의 성능이 향상된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제 1 실시예에 따른 멀티 칩 시스템을 보여주는 블록도이다. 도 1을 참조하면, 상기 멀티 칩 시스템(100)은 메모리 컨트롤러(110), 제 1 메모리 칩(120), 제 2 메모리 칩(130), 그리고 메모리 버스(140)를 포함한다. 상기 제 1 메모리 칩(120)은 상기 제 2 메모리 칩(130)과 동일한 인터페이스 프로토콜을 사용한다.
상기 메모리 컨트롤러(110)는 노말 동작 시 상기 제 1 및 제 2 메모리 칩들(120, 130)의 전반적인 동작을 제어하기 위한 명령(command), 어드레스(address), 그리고 제어신호(control signal) 등을 제공한다. 상기 메모리 컨트롤러(110)는 로컬 전송 동작 시 로컬 전송 정보를 상기 제 1 메모리 칩(120)으로 제공한다. 본 명세서에서, 로컬 전송 동작(local transfer operation)은 메모리 칩들 간에 데이터가 직접 전송되는 동작을 뜻한다. 또한 상기 로컬 전송 정보(local transfer information)는 로컬 전송 명령(local transfer command), 소스 및 타겟 어드레스(source and target address), 그리고 전송할 데이터의 사이즈를 포함한다.
상기 제 1 메모리 칩(120)은 상기 메모리 컨트롤러(110)로부터 입력받은 로컬 전송 정보에 응답하여 상기 제 1 메모리 칩(120)에서 상기 제 2 메모리 칩(130)으로 데이터가 직접 전송되도록 상기 제 2 메모리 칩(130)을 제어한다. 이를 위해 상기 제 1 메모리 칩(120)은 메모리 코어(121), 인터페이스부(122), 제어로직(123), 그리고 로컬 전송 제어부(124)를 포함한다.
상기 메모리 코어(121)는 데이터를 저장하기 위한 많은 수의 메모리 셀들로 구성된다. 상기 인터페이스부(122)는 상기 메모리 컨트롤러(110) 및 상기 제 2 메모리 칩(130)과 호환된다. 상기 인터페이스부(122)는 노말 동작 시 상기 메모리 컨트롤러(110)로부터 명령, 어드레스, 그리고 제어신호 등을 입력받으며, 로컬 전송 동작 시 상기 메모리 컨트롤러(110)로부터 로컬 전송 정보를 입력받는다. 상기 제 1 메모리 칩(120)은 상기 인터페이스부(122)를 통해 상기 제 2 메모리 칩(130)을 직접 제어하게 된다.
상기 제어로직(123)은 상기 인터페이스부(122)로부터 입력된 명령을 해석하여 상기 메모리 코어(121)의 동작을 제어한다. 상기 제어로직(123)은 로컬 전송 동작시 로컬 전송 명령을 해석하여 상기 메모리 코어(121)의 소스 어드레스에 저장된 데이터를 읽는다. 상기 소스 어드레스의 데이터가 상기 제어로직(123)으로 모두 전송되었을 때, 상기 제어로직(123)은 로컬 전송 시작신호를 발생한다.
상기 로컬 전송 제어부(124)는 상기 로컬 전송 시작신호에 응답하여 상기 제 어로직(123)으로 전송된 데이터가 상기 제 2 메모리 칩(130)으로 전송되도록 상기 인터페이스부(122)를 제어한다. 상기 로컬 전송 제어부(124)는 상기 인터페이스부(122)를 통해 상기 제 2 메모리 칩(130)으로 쓰기 명령(write command)을 직접 제공한다.
상기 멀티 칩 시스템(100)은 상기 제 1 메모리 칩(120)과 상기 제 2 메모리 칩(130)이 같은 종류의 메모리 칩들일 경우에 더욱 바람직하게 실시될 수 있다. 예를 들면, 상기 제 1 및 제 2 메모리 칩(120, 130)이 모두 낸드 플래시 메모리 칩인 경우이거나 디램 칩인 경우가 이에 해당한다.
상기 제 1 메모리 칩(120)은 상기 메모리 컨트롤러(110)로부터 제공되는 로컬 전송 정보에 응답하여 상기 메모리 버스(140)를 경유하여 상기 제 2 메모리 칩(130)으로 데이터가 직접 전송되도록 상기 제 2 메모리 칩(130)을 제어한다. 상기 멀티 칩 시스템(100)은 메모리 칩들 간에 데이터를 직접 전송하기 때문에 데이터 전송 속도가 현저하게 빨라진다.
도 2는 본 발명의 제 2 실시예에 따른 멀티 칩 시스템을 보여주는 블록도이다. 도 2를 참조하면, 상기 멀티 칩 시스템(200)은 메모리 컨트롤러(210), 제 1 메모리 칩(220), 제 2 메모리 칩(230), 그리고 메모리 버스(240)를 포함한다. 상기 제 1 메모리 칩(220)은 상기 제 2 메모리 칩(230)과 서로 다른 인터페이스 프로토콜을 사용한다.
상기 메모리 컨트롤러(210)는 제 1 및 제 2 메모리 컨트롤러(211, 212)를 포함한다. 노말 동작 시, 상기 제 1 및 제 2 메모리 컨트롤러(211, 212)는 각각 상기 제 1 및 제 2 메모리 칩(220, 230)의 동작을 제어한다. 로컬 전송 동작 시, 상기 제 2 메모리 컨트롤러(212)는 로컬 전송 정보(local transfer information)를 상기 제 1 메모리 칩(220)으로 제공한다.
다시 도 2를 참조하면, 상기 제 1 메모리 칩(220)은 메모리 코어(221), 제 1 인터페이스부(222), 제 2 인터페이스부(223), 제어로직(224), 그리고 로컬 전송 제어부(225)를 포함한다. 상 제 1 메모리 칩(220)은 로컬 전송 동작 시 상기 제 2 메모리 컨트롤러(212)로부터 입력받은 로컬 전송 정보에 응답하여 상기 제 2 메모리 칩(230)으로 데이터가 직접 전송되도록 상기 제 2 메모리 칩(230)을 제어한다.
상기 제 1 인터페이스부(222)는 상기 제 1 메모리 컨트롤러(211)와 호환된다. 상기 제 2 인터페이스부(223)는 상기 제 2 메모리 컨트롤러(212) 및 상기 제 2 메모리 칩(230)과 호환된다. 상기 제어로직(224)은 상기 제 1 및 제 2 인터페이스부(222, 223)로부터 입력받은 명령에 응답하여 상기 메모리 코어(221)의 동작을 제어한다. 상기 로컬 전송 제어부(225)는 상기 로컬 전송 정보 및 상기 제어로직(224)에서 발생된 로컬 전송 시작신호에 응답하여 데이터가 상기 제 2 메모리 칩(230)으로 전송되도록 상기 제 2 인터페이스부(223)를 제어한다.
도 2에서, 상기 제 1 및 제 2 메모리 칩(220, 230)은 서로 다른 종류의 메모리 칩이다. 예를 들면, 상기 제 1 메모리 칩(220)은 낸드 플래시 메모리 칩이고, 상기 제 2 메모리 칩(230)이 디램 칩이다. 로컬 전송 동작 시 낸드 플래시 메모리 칩은 디램 컨트롤러로부터 입력받은 로컬 전송 정보에 응답하여 디램 칩으로 데이터가 직접 전송되도록 디램 인터페이스부를 제어한다.
도 3은 본 발명의 제 3 실시예에 따른 멀티 칩 시스템을 보여주는 블록도이다. 도 3을 참조하면, 상기 멀티 칩 시스템(300)은 호스트 시스템(310), 제 1 메모리 칩(320), 제 2 메모리 칩(330), 그리고 메모리 버스(340)를 포함한다. 상기 제 1 메모리 칩(320)은 상기 제 2 메모리 칩(330)과 동일한 인터페이스 프로토콜을 사용한다.
상기 호스트 시스템(310)은 메모리 컨트롤러(311), DMA 컨트롤러(312), 중앙처리장치(CPU)(313), 그리고 시스템 버스(314)를 포함한다. 상기 메모리 컨트롤러(311)는 상기 제 1 및 제 2 메모리 칩들(320, 330)의 전반적인 동작을 제어한다. 상기 메모리 컨트롤러(311)는 로컬 전송 동작 시 상기 중앙처리장치(313)로부터 입력받은 로컬 전송 정보를 상기 제 1 메모리 칩(320)으로 제공한다. 상기 제 1 메모리 칩(320)은 로컬 전송 정보를 입력받고 DMA 요구신호(DREQ)를 발생한다.
상기 DMA 컨트롤러(312)는 상기 제 1 메모리 칩(320)으로부터 상기 DMA 요구신호(DREQ)를 입력받고, 상기 중앙처리장치(313)에게 상기 시스템 버스(314)의 사용을 보류하도록 요청한다. 이에 대해 상기 중앙처리장치(313)가 허락(grant)을 하면, 상기 DMA 컨트롤러(312)는 DMA 승인신호(DACK)를 발생한다. 상기 DMA 승인신호(DACK)가 발생되면, 상기 메모리 컨트롤러(311)는 상기 제 1 및 제 2 메모리 칩(320, 330)을 액세스하지 못하게 된다.
상기 제 1 메모리 칩(320)은 로컬 전송 제어부(324)를 포함한다. 상기 로컬 전송 제어부(324)는 로컬 전송 정보 및 상기 제어로직(323)으로부터 입력된 로컬 전송 시작신호에 응답하여 DMA 요구신호(DREQ)를 발생한다. 그리고 상기 DMA 컨트 롤러(312)로부터 입력된 DMA 승인신호(DACK)에 응답하여 상기 제 2 메모리 칩(330)으로 데이터가 전송되도록 상기 인터페이스부(322)를 제어한다.
상기 멀티 칩 시스템(300)은 로컬 전송 동작이 수행되는 동안에 상기 호스트 시스템(310)이 상기 제 1 및 제 2 메모리 칩들(320, 330)을 액세스하지 못하도록 한다. 따라서 상기 멀티 칩 시스템(300)은 상기 호스트 시스템(310)의 개입 없이 로컬 전송 동작을 수행할 수 있다. 상기 멀티 칩 시스템(300)은 상기 제 1 및 제 2 메모리 칩들(320, 330)이 같은 종류의 메모리 칩들일 때 더욱 바람직하게 실시될 수 있다.
도 4는 본 발명의 제 4 실시예에 따른 멀티 칩 시스템을 보여주는 블록도이다. 도 4를 참조하면, 상기 멀티 칩 시스템(400)은 호스트 시스템(410), 제 1 메모리 칩(420), 제 2 메모리 칩(430), 그리고 메모리 버스(440)를 포함한다. 상기 멀티 칩 시스템(400)은 상기 제 1 메모리 칩(420)과 상기 제 2 메모리 칩(430)이 서로 다른 인터페이스 프로토콜을 사용하는 경우에 주로 이용될 수 있다.
상기 호스트 시스템(410)은 제 1 및 제 2 메모리 컨트롤러(411, 412)를 포함한다. 상기 제 1 메모리 칩(420)은 제 1 인터페이스부(422) 및 제 2 인터페이스부(423) 를 포함한다. 상기 제 1 인터페이스부(422)는 노말 동작 시 상기 제 1 메모리 컨트롤러(411)와 호환된다. 상기 제 2 인터페이스부(423)는 로컬 전송 동작 시 상기 제 2 메모리 컨트롤러(412) 및 상기 제 2 메모리 칩(430)과 호환된다.
도 5는 본 발명의 제 5 실시예에 따른 멀티 칩 시스템을 보여주는 블록도이다. 도 5를 참조하면, 상기 멀티 칩 시스템(500)은 호스트 시스템(510), 불휘발성 메모리 칩(520), 휘발성 메모리 칩(530), 그리고 메모리 버스(540)를 포함한다. 상기 불휘발성 메모리 칩(520)은 상기 휘발성 메모리 칩(530)과 동일한 인터페이스 프로토콜을 사용한다.
상기 호스트 시스템(510)은 휘발성 메모리 컨트롤러(511)를 포함한다. 그리고 상기 불휘발성 메모리 칩(520)은 휘발성 메모리 인터페이스부(522)를 포함한다. 상기 휘발성 메모리 인터페이스부(522)는 상기 휘발성 메모리 컨트롤러(511) 및 상기 휘발성 메모리 칩(530)과 호환된다. 상기 멀티 칩 시스템(500)은 상기 불휘발성 메모리 칩(520)과 상기 휘발성 메모리 칩(530) 간에 상기 메모리 버스(540)를 경유하여 명령 및 데이터를 직접 전송할 수 있다.
도 6은 본 발명의 제 6 실시예에 따른 멀티 칩 시스템을 보여주는 블록도이다. 도 6을 참조하면, 상기 멀티 칩 시스템(600)은 호스트 시스템(610), 낸드 플래시 메모리 칩(620), 디램 칩(630), 그리고 메모리 버스(640)를 포함한다. 상기 멀티 칩 시스템(600)은 로컬 전송 동작 시 상기 낸드 플래시 메모리 칩(620)이 디램 인터페이스 방식을 사용하여 상기 디램 칩(630)으로 데이터를 직접 전송할 수 있다.
상기 호스트 시스템(610)은 플래시 메모리 컨트롤러(611) 및 디램 컨트롤러(612)를 포함한다. 상기 디램 컨트롤러(612)는 3상태 입출력 드라이버(613)를 포함한다. 상기 3상태 입출력 드라이버(613)는 상기 DMA 컨트롤러(615)에서 발생된 DMA 승인신호(DACK)에 응답하여 플로우팅 상태가 된다. 따라서 로컬 전송 동작 시 상기 디램 컨트롤러(612)는 상기 낸드 플래시 메모리 칩(620) 및 상기 디램 칩(630)을 액세스하지 못하게 된다. 상기 3상태 입출력 드라이버(613)의 구성 및 동작은 후술되는 8을 참조하여 상세히 설명된다.
상기 플래시 메모리 컨트롤러(611)는 노말 동작 시 상기 낸드 플래시 메모리 칩(620)의 동작을 제어한다. 상기 디램 컨트롤러(612)는 노말 동작 시 상기 디램 칩(630)의 동작을 제어하며, 로컬 전송 동작 시 상기 낸드 플래시 메모리 칩(620)을 제어한다.
상기 낸드 플래시 메모리 칩(620)은 노아 플래시 인터페이스부(622), 디램 인터페이스부(623), 로컬 전송 제어기(626), 그리고 DMA 인터페이스부(627)를 포함한다. 상기 노아 플래시 인터페이스부(622)는 상기 플래시 메모리 컨트롤러(611)로부터 패드(미도시)를 통해 명령, 어드레스, 데이터, 그리고 제어신호를 입력받는다. 상기 디램 인터페이스부(623)는 로컬 전송 동작 시 3상태 입출력 드라이버(624)를 통해 상기 디램 컨트롤러(612)로부터 로컬 전송 정보를 입력받는다. 상기 3상태 입출력 드라이버(624)는 명령(command)의 경우 입력만 가능하며, 데이터(data)의 경우 입출력이 모두 가능하도록 3상태 버퍼(tri-state buffer)로 구성되어 있다. 상기 3상태 입출력 드라이버(624)의 구성 및 동작은 후술되는 도9를 참조하여 상세히 설명된다.
상기 로컬 전송 제어기(626)는 로컬 전송 동작 시 제어로직(625)으로부터 로컬 전송 시작신호를 입력받고 DMA 요구 인에이블 신호(DREQ_E)를 발생한다. 상기 DMA 인터페이스부(627)는 상기 DMA 요구 인에이블 신호(DREQ_E)에 응답하여 DMA 요구신호(DREQ)를 발생한다. 그리고 상기 DMA 인터페이스부(627)는 상기 호스트 시스 템(610)으로부터 DMA 승인신호(DACK)를 입력받고, DMA 호스트 승인신호(DACK_H)를 발생한다. 상기 로컬 전송 제어기(626)는 상기 DMA 호스트 승인신호(DACK_H)에 응답하여 상기 디램 칩(630)으로 명령 및 데이터가 직접 전송되도록 상기 디램 인터페이스부(623)를 제어한다. 이때, 상기 3상태 입출력 드라이버(624)는 데이터 출력상태가 된다.
상기 멀티 칩 시스템(600)은 상기 노아 플래시 인터페이스부(622) 및 상기 디램 인터페이스부(623)를 포함하며, 로컬 전송 동작 시 상기 디램 인터페이스부(623)를 통해 상기 디램 칩(630)으로 명령 및 데이터를 직접 전송할 수 있다.
도 7은 본 발명의 제 7 실시예에 따른 멀티 칩 시스템을 보여주는 블록도이다. 도 7을 참조하면, 상기 멀티 칩 시스템(700)은 호스트 시스템(710), 낸드 플래시 메모리 칩(720), 디램 칩(730), 그리고 메모리 버스(740)를 포함한다. 상기 멀티 칩 시스템(700)은 상기 낸드 플래시 메모리 칩(720) 내에 퓨즈박스(726) 및 선택회로(725)를 포함하고 있다. 노아 플래시 인터페이스부(723) 또는 디램 인터페이스부(724)는 상기 퓨즈박스(726)의 퓨즈 옵션에 따라 3상태 입출력 드라이버(722)를 선택적으로 사용할 수 있다.
상기 멀티 칩 시스템(700)은 도 6에 도시된 멀티 칩 시스템(600)에서 사용되는 입출력 핀의 갯수를 줄일 수 있다. 즉, 상기 노아 플래시 인터페이스부(723) 및 상기 디램 인터페이스부(724)가 상기 3상태 입출력 드라이버(722)를 공유하여 사용하기 때문에 입출력 핀의 갯수가 줄어든다.
도 8은 도 6 및 도 7에 도시된 디램 컨트롤러 내에 포함되어 있는 복수개의 3상태 입출력 드라이버들 중에서 하나를 보여주는 블록도이다. 도 8을 참조하면, 상기 3상태 입출력 드라이버(613, 713)는 패드(81), 3상태 버퍼(82), 그리고 인버터(INV1)를 포함한다. 상기 3상태 버퍼(613, 713)의 출력단(OUT)은 상기 패드(81)에 연결되며, 인에이블 단자(EN)는 상기 인버터(INV1)(83)의 출력단에 연결된다. 상기 인버터(83)는 DMA 승인신호(DACK)를 입력받는다. DMA 승인신호(DACK)가 하이 레벨로 될 때, 상기 3상태 버퍼(82)는 플로우팅 상태가 된다.
로컬 전송 동작 동안에, 낸드 플래시 메모리 칩(도 6 및 도 7 참조)(620, 720)은 디램 칩(도 6 및 도 7 참조)(630, 730)을 제어한다. 즉, 상기 디램 칩(630, 730)의 어드레스 및 제어 핀들(미도시)은 상기 낸드 플래시 메모리 칩(620, 720)에 의해 구동된다. 따라서 로컬 전송 동작 동안에 디램 컨트롤러(도 6 및 도 7 참조)(612, 712)는 상기 디램 칩(630, 730)을 액세스하지 않아야 한다. 따라서 DMA 승인신호(DACK)가 하이 레벨로 될 때, 상기 3상태 버퍼(82)는 플로우팅 상태로 된다.
도 9는 도 6 및 도 7에 도시된 낸드 플래시 메모리 칩 내에 포함되어 있는 복수개의 3상태 입출력 드라이버들 중에서 하나를 보여주는 블록도이다. 도 9를 참조하면, 상기 3상태 입출력 드라이버(624, 722)는 패드(91), 입력버퍼(92), 3상태 버퍼(93), 그리고 인버터(INV2)(94)를 포함한다.
상기 입력버퍼(92)의 입력단(IN)은 상기 패드(91)에 연결되며, 출력단(OUT)은 디램 인터페이스부(623, 724) 또는 노아 플래시 인터페이스부(723)에 연결되고, 인에이블 단자(EN)는 상기 인버터(INV2)(94)의 출력단에 연결된다. 상기 인버터(94)는 DMA 호스트 승인신호(DACK_H)를 입력받는다.
상기 3상태 출력 버퍼(93)의 출력단(OUT)은 상기 패드(91)에 연결되며, 입력단(IN)은 디램 인터페이스부(623, 724) 또는 노아 플래시 인터페이스부(723)에 연결되고, 인에이블 단자(EN)는 DMA 호스트 승인신호(DACK_H)를 입력받는다.
상기 DMA 호스트 승인신호(DACK_H)가 로우 레벨일 때, 상기 3상태 출력 버퍼(93)는 플로우팅 상태로 된다. 그리고 상기 DMA 호스트 승인신호(DACK_H)가 하이 레벨일 때, 상기 3상태 출력 버퍼(93)는 입력된 신호에 응답하여 상기 패드(91)를 구동한다.
로컬 전송 동작 동안에, 상기 DMA 호스트 승인신호(DACK_H)는 하이 레벨이다. 따라서 낸드 플래시 메모리 칩(도 6 및 도 7 참조)(620, 720)은 디램 칩(도 6 및 도 7 참조)(630, 730)의 어드레스 및 제어 패드(미도시)를 직접 구동할 수 있다.
도 10은 본 발명에 따른 제 1 및 제 2 메모리 칩, 그리고 상기 제 1 및 제 2 메모리 칩의 동작을 제어하는 호스트 시스템을 포함하는 멀티 칩 시스템의 데이터 전송 방법을 보여주는 순서도이다.
우선, S110 단계에서는, 상기 제 1 메모리 칩은 상기 호스트 시스템으로부터 로컬 전송 정보를 입력받는다. 여기에서, 상기 로컬 전송 정보는 로컬 전송 명령, 소스 및 타겟 어드레스, 전송할 데이터의 사이즈를 포함한다.
S120 단계에서는, 상기 제 1 메모리 칩의 메모리 코어는 상기 로컬 전송 명령에 응답하여 동작한다. 즉, 상기 제 1 메모리 칩은 상기 메모리 코어의 소스 어드레스에 저장되어 있는 데이터를 읽는다.
S130 단계에서는, 상기 제 1 메모리 칩의 로컬 전송 제어부는 상기 제 2 메모리 칩으로 데이터를 전송할 준비가 되었는지 확인한다. 즉, 상기 로컬 전송 제어부는 상기 메모리 코어에서 제어로직으로 데이터가 모두 전송되었는지 확인한다. 데이터 전송 준비가 완료되면 상기 제어로직은 로컬 전송 시작신호를 발생한다.
S140 단계에서는, 상기 제 1 메모리 칩은 전송할 데이터가 모두 준비되면 DMA 요구신호(DREQ)를 발생한다. 상기 DMA 요구신호(DREQ)는 상기 호스트 시스템 내에 있는 DMA 컨트롤러에 입력된다. 상기 DMA 컨트롤러는 상기 DMA 요구신호(DREQ)에 응답하여 시스템 버스의 사용권한을 요청한다.
S150 단계에서는, 상기 제 1 메모리 칩은 상기 DMA 컨트롤러에서 DMA 승인신호(DACK)가 발생되었는지 확인한다. 상기 DMA 컨트롤러는 상기 시스템 버스의 사용권한을 허락(grant) 받을 때 DMA 승인신호(DACK)를 발생한다. 상기 DMA 승인신호가 발생되면 상기 호스트 시스템은 상기 제 1 및 제 2 메모리 칩을 액세스하지 못하게 된다.
S160 단계에서는, 상기 제 1 메모리 칩은 상기 DMA 승인신호(DACK)를 입력받고, 상기 DMA 요구신호(DREQ)를 디스에이블 시킨다.
S170 단계에서는, 상기 제 1 메모리 칩은 상기 DMA 승인신호(DACK)에 응답하여 3상태 입출력 드라이버를 구동하여 데이터 출력 상태가 되도록 한다.
S180 단계에서는, 상기 제 1 메모리 칩은 상기 제 2 메모리 칩을 액세스하기 위한 명령을 상기 제 2 메모리 칩으로 제공한다.
S190 단계에서는, 상기 제 1 메모리 칩은 메모리 버스를 경유하여 상기 제 2 메모리 칩으로 데이터를 전송한다. 여기에서 데이터는 복수개의 소단위로 나누어져 전송될 수도 있다. 이때, 소단위의 데이터 전송은 상기 S140 단계 내지 상기 S190 단계를 반복 수행한다. 데이터가 모두 전송되면, 로컬 전송 동작은 종료된다.
본 발명에 따른 멀티 칩 시스템의 데이터 전송 방법은, 메모리 칩들 간에 데이터가 직접 전송되기 때문에 데이터 전송 속도가 빨라지고 멀티 칩 시스템의 성능이 향상된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 멀티 칩 시스템은 호스트 시스템의 개입 없이 메모리 칩들 간에 데이터를 직접 전송할 수 있기 때문에 데이터 전송 속도가 빨라지고, 호스트 시스템의 효율이 향상된다.

Claims (40)

  1. 제 1 및 제 2 메모리 칩; 및
    상기 제 1 및 제 2 메모리 칩의 동작을 제어하는 메모리 컨트롤러를 포함하되,
    상기 제 1 메모리 칩은, 상기 메모리 컨트롤러로부터 입력받은 로컬 전송 정보에 응답하여 상기 제 2 메모리 칩으로 데이터가 직접 전송되도록 상기 제 2 메모리 칩을 제어하는 것을 특징으로 하는 멀티 칩 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 칩은, 상기 제 2 메모리 칩으로 명령(command)을 직접 제공하는 것을 특징으로 하는 멀티 칩 시스템.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 메모리 칩을 직접 연결하는 메모리 버스를 더 포함하되,
    상기 제 1 및 제 2 메모리 칩들 간에 데이터 전송은 상기 메모리 버스를 경유하여 행해지는 것을 특징으로 하는 멀티 칩 시스템.
  4. 제 1 항에 있어서,
    상기 로컬 전송 정보는, 로컬 전송 명령, 소스 및 타겟 어드레스, 그리고 전 송할 데이터의 사이즈를 포함하는 것을 특징으로 하는 멀티 칩 시스템.
  5. 제 1 항에 있어서,
    상기 제 1 메모리 칩은,
    데이터를 저장하는 메모리 코어;
    상기 제 2 메모리 칩과 호환되는 인터페이스부;
    상기 인터페이스부로부터 입력받은 명령에 응답하여 상기 메모리 코어의 동작을 제어하는 제어로직; 및
    상기 로컬 전송 정보 및 상기 제어로직으로부터 입력받은 로컬 전송 시작신호에 응답하여, 상기 제 2 메모리 칩으로 데이터가 전송되도록 상기 인터페이스부를 제어하는 로컬 전송 제어부를 포함하는 것을 특징으로 하는 멀티 칩 시스템.
  6. 제 5 항에 있어서,
    상기 로컬 전송 시작신호는, 로컬 전송 동작시 상기 메모리 코어에 저장된 데이터가 상기 제어로직으로 모두 전송되었을 때 발생되는 것을 특징으로 하는 멀티 칩 시스템.
  7. 제 5 항에 있어서,
    상기 제 1 및 제 2 메모리 칩은 같은 종류의 메모리 칩인 것을 특징으로 하는 멀티 칩 시스템.
  8. 제 1 및 제 2 메모리 칩; 및
    노말 동작 시 상기 제 1 및 제 2 메모리 칩의 동작을 각각 제어하는 제 1 및 제 2 메모리 컨트롤러를 포함하되,
    상기 제 1 메모리 칩은, 로컬 전송 동작 시 상기 제 2 메모리 컨트롤러로부터 입력받은 로컬 전송 정보에 응답하여 상기 제 2 메모리 칩으로 데이터가 직접 전송되도록 상기 제 2 메모리 칩을 제어하는 것을 특징으로 하는 멀티 칩 시스템.
  9. 제 8 항에 있어서,
    상기 제 1 메모리 칩은, 상기 제 2 메모리 칩으로 명령(command)을 직접 제공하는 것을 특징으로 하는 멀티 칩 시스템.
  10. 제 8 항에 있어서,
    상기 제 1 및 제 2 메모리 칩을 직접 연결하는 메모리 버스를 더 포함하되,
    상기 제 1 및 제 2 메모리 칩들 간에 데이터 전송은 상기 메모리 버스를 경유하여 행해지는 것을 특징으로 하는 멀티 칩 시스템.
  11. 제 8 항에 있어서,
    상기 로컬 전송 정보는, 로컬 전송 명령, 소스 및 타겟 어드레스, 그리고 전송할 데이터의 사이즈를 포함하는 것을 특징으로 하는 멀티 칩 시스템.
  12. 제 8 항에 있어서,
    상기 제 1 메모리 칩은,
    데이터를 저장하는 메모리 코어;
    상기 제 1 메모리 컨트롤러와 호환되는 제 1 인터페이스부;
    상기 제 2 메모리 컨트롤러 및 상기 제 2 메모리 칩과 호환되는 제 2 인터페이스부;
    상기 제 1 및 제 2 인터페이스부로부터 입력받은 명령에 응답하여 상기 메모리 코어의 동작을 제어하는 제어로직; 및
    상기 로컬 전송 정보 및 상기 제어로직으로부터 입력받은 로컬 전송 시작신호에 응답하여, 상기 제 2 메모리 칩으로 데이터가 전송되도록 상기 제 2 인터페이스부를 제어하는 로컬 전송 제어부를 포함하는 것을 특징으로 하는 멀티 칩 시스템.
  13. 제 12 항에 있어서,
    상기 로컬 전송 시작신호는, 로컬 전송 동작시 상기 메모리 코어에 저장된 데이터가 상기 제어로직으로 모두 전송되었을 때 발생되는 것을 특징으로 하는 멀티 칩 시스템.
  14. 제 12 항에 있어서,
    상기 제 1 및 제 2 메모리 칩은 다른 종류의 메모리 칩인 것을 특징으로 하는 멀티 칩 시스템.
  15. 제 1 및 제 2 메모리 칩;
    상기 제 1 및 제 2 메모리 칩의 동작을 제어하는 호스트 시스템; 및
    상기 제 1 및 제 2 메모리 칩을 직접 연결하는 메모리 버스를 포함하되,
    상기 제 1 메모리 칩은, 상기 호스트 시스템으로부터 입력받은 로컬 전송 정보에 응답하여 로컬 전송 동작이 수행되는 동안에 상기 호스트 시스템이 상기 제 1 및 제 2 메모리 칩을 액세스하지 못하도록 DMA 요구신호를 상기 호스트 시스템에 제공하는, 그리고 상기 호스트 시스템으로부터 입력받은 DMA 승인신호에 응답하여 데이터가 상기 메모리 버스를 경유하여 상기 제 2 메모리 칩으로 직접 전송되도록 상기 제 2 메모리 칩에 명령을 제공하는 것을 특징으로 하는 멀티 칩 시스템.
  16. 제 15 항에 있어서,
    상기 호스트 시스템은,
    상기 제 1 및 제 2 메모리 칩의 동작을 제어하며, 상기 로컬 전송 정보를 제공하는 메모리 컨트롤러; 및
    상기 DMA 요구신호에 응답하여 중앙처리장치로 하여금 시스템 버스의 사용을 보류하도록 요청하는, 그리고 상기 중앙처리장치로부터 허락을 받고 상기 DMA 승인신호를 발생하는 DMA 컨트롤러를 포함하는 것을 특징으로 하는 멀티 칩 시스템.
  17. 제 16 항에 있어서,
    상기 메모리 컨트롤러는, 상기 DMA 승인신호가 발생될 때 상기 제 1 및 제 2 메모리 칩의 동작을 제어하지 못하는 것을 특징으로 하는 멀티 칩 시스템.
  18. 제 16 항에 있어서,
    상기 메모리 컨트롤러는 패드에 연결된 3상태 버퍼를 포함하며, 상기 3상태 버퍼는 상기 DMA 승인신호에 응답하여 플로우팅 상태로 되는 것을 특징으로 하는 멀티 칩 시스템.
  19. 제 16 항에 있어서,
    상기 제 1 메모리 칩은,
    데이터를 저장하는 메모리 코어;
    상기 제 2 메모리 칩과 호환되는 인터페이스부;
    상기 인터페이스부로부터 입력받은 명령에 응답하여 상기 메모리 코어의 동작을 제어하는 제어로직; 및
    상기 로컬 전송 정보 및 상기 제어로직으로부터 입력받은 로컬 전송 시작신호에 응답하여 상기 DMA 요구신호를 발생하는, 그리고 상기 DMA 승인신호에 응답하여 상기 제 2 메모리 칩으로 데이터가 전송되도록 상기 인터페이스부를 제어하는 로컬 전송 제어부를 포함하는 것을 특징으로 하는 멀티 칩 시스템.
  20. 제 19 항에 있어서,
    상기 로컬 전송 시작신호는, 로컬 전송 동작시 상기 메모리 코어에 저장된 데이터가 상기 제어로직으로 모두 전송되었을 때 발생되는 것을 특징으로 하는 멀티 칩 시스템.
  21. 제 16 항에 있어서,
    상기 제 1 및 제 2 메모리 칩은 같은 종류의 메모리 칩인 것을 특징으로 하는 멀티 칩 시스템.
  22. 제 1 및 제 2 메모리 칩;
    상기 제 1 및 제 2 메모리 칩을 직접 연결하는 메모리 버스;
    상기 제 1 및 제 2 메모리 칩의 동작을 각각 제어하는 제 1 및 제 2 메모리 컨트롤러;
    상기 제 1 및 제 2 메모리 컨트롤러를 연결하는 시스템 버스; 및
    상기 제 1 메모리 칩으로부터의 DMA 요구신호에 응답하여 중앙처리장치에게 상기 시스템 버스의 사용을 보류하도록 요청하며, 상기 중앙처리장치로부터 허락을 받고 DMA 승인신호를 발생하는 DMA 컨트롤러를 포함하되,
    상기 제 1 메모리 칩은, 상기 제 2 메모리 컨트롤러로부터 입력받은 로컬 전송 정보에 응답하여 상기 DMA 요구신호를 제공하며, 상기 DMA 승인신호에 응답하여 데이터가 상기 메모리 버스를 경유하여 상기 제 2 메모리 칩으로 직접 전송되도록 상기 제 2 메모리 칩에 명령을 제공하는 것을 특징으로 하는 멀티 칩 시스템.
  23. 제 22 항에 있어서,
    상기 제 2 메모리 컨트롤러는 패드에 연결된 3상태 버퍼를 포함하며, 상기 3상태 버퍼는 상기 DMA 승인신호에 응답하여 플로우팅 상태로 되는 것을 특징으로 하는 멀티 칩 시스템.
  24. 제 22 항에 있어서,
    상기 제 1 메모리 칩은,
    데이터를 저장하는 메모리 코어;
    상기 제 1 메모리 컨트롤러와 호환되는 제 1 인터페이스부;
    상기 제 2 메모리 컨트롤러 및 상기 제 2 메모리 칩과 호환되는 제 2 인터페이스부;
    상기 제 1 및 제 2 인터페이스부로부터의 명령에 응답하여 상기 메모리 코어의 동작을 제어하는 제어로직; 및
    상기 로컬 전송 정보 및 상기 제어로직에서 제공된 로컬 전송 시작신호에 응답하여 상기 DMA 요구신호를 발생하는, 그리고 상기 DMA 승인신호에 응답하여 상기 제 2 메모리 칩으로 데이터가 전송되도록 상기 제 2 인터페이스부를 제어하는 로컬 전송 제어부를 포함하는 것을 특징으로 하는 멀티 칩 시스템.
  25. 제 24 항에 있어서,
    상기 로컬 전송 시작신호는, 로컬 전송 동작시 상기 메모리 코어에 저장된 데이터가 상기 제어로직으로 모두 전송되었을 때 발생되는 것을 특징으로 하는 멀티 칩 시스템.
  26. 제 24 항에 있어서,
    상기 제 2 인터페이스부는 패드에 연결된 3상태 버퍼를 포함하며, 상기 3상태 버퍼는 상기 DMA 승인신호에 응답하여 인에이블되는 것을 특징으로 하는 멀티 칩 시스템.
  27. 제 22 항에 있어서,
    상기 제 1 및 제 2 메모리 칩은 다른 종류의 메모리 칩인 것을 특징으로 하는 멀티 칩 시스템.
  28. 제 22 항에 있어서,
    상기 제 1 메모리 칩은 불휘발성 메모리 칩이고;
    상기 제 2 메모리 칩은 휘발성 메모리 칩인 것을 특징으로 하는 멀티 칩 시스템.
  29. 제 22 항에 있어서,
    상기 제 1 메모리 칩은 낸드 플래시 메모리 칩이고;
    상기 제 2 메모리 칩은 디램 칩이고;
    상기 제 1 메모리 컨트롤러는 플래시 메모리 컨트롤러이고;
    상기 제 2 메모리 컨트롤러는 디램 컨트롤러인 것을 특징으로 하는 멀티 칩 시스템.
  30. 제 22 항에 있어서,
    상기 제 1 메모리 칩은,
    데이터를 저장하는 메모리 코어;
    상기 제 1 메모리 컨트롤러와 호환되는 제 1 인터페이스부;
    상기 제 2 메모리 컨트롤러 및 상기 제 2 메모리 칩과 호환되는 제 2 인터페이스부;
    상기 제 1 및 제 2 인터페이스부로부터 입력받은 명령에 응답하여 상기 메모리 코어의 동작을 제어하는 제어로직;
    퓨즈 옵션에 응답하여 상기 제 1 인터페이스부 또는 상기 제 2 인터페이스부 중에서 하나를 인에이블하는 선택회로;
    상기 로컬 전송 정보 및 상기 제어로직에서 제공된 로컬 전송 시작신호에 응답하여 상기 DMA 요구신호를 발생하는, 그리고 상기 DMA 승인신호에 응답하여 상기 제 2 메모리 칩으로 데이터가 전송되도록 상기 제 2 인터페이스부를 제어하는 로컬 전송 제어부; 및
    상기 제 1 및 제 2 인터페이스부에 연결되며, 상기 DMA 승인신호에 응답하여 인에이블되는 3상태 입출력 드라이버를 포함하는 것을 특징으로 하는 멀티 칩 시스템.
  31. 제 30 항에 있어서,
    상기 제 2 메모리 컨트롤러는 패드에 연결된 3상태 버퍼를 포함하며;
    상기 3상태 버퍼는 상기 DMA 승인신호에 응답하여 플로우팅 상태로 되는 것을 특징으로 하는 멀티 칩 시스템.
  32. 제 30 항에 있어서,
    상기 제 1 메모리 칩은 낸드 플래시 메모리 칩이고;
    상기 제 2 메모리 칩은 디램 칩이고;
    상기 제 1 인터페이스부는 노아 플래시 인터페이스부이고;
    상기 제 2 인터페이스부는 디램 인터페이스부인 것을 특징으로 하는 멀티 칩 시스템.
  33. 메모리 컨트롤러, 제 1 및 제 2 메모리 칩을 포함하는 멀티 칩 시스템의 데이터 전송 방법에 있어서:
    a) 상기 제 1 메모리 칩이 상기 메모리 컨트롤러로부터 로컬 전송 정보를 입 력받는 단계; 및
    b) 상기 제 1 메모리 칩이 상기 로컬 전송 정보에 응답하여 상기 제 2 메모리 칩으로 데이터가 직접 전송되도록 상기 제 2 메모리 칩을 제어하는 단계를 포함하는 데이터 전송 방법.
  34. 제 33 항에 있어서,
    상기 b) 단계는,
    b1) 상기 로컬 전송 정보에 응답하여 데이터 전송을 준비하는 단계; 및
    b2) 데이터 전송 준비가 완료되었는지를 확인하고, 상기 제 2 메모리 칩으로 명령을 제공하는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
  35. 제 33 항에 있어서,
    c) 상기 제 1 및 제 2 메모리 칩을 직접 연결하는 메모리 버스를 경유하여, 상기 제 1 메모리 칩에서 상기 제 2 메모리 칩으로 데이터가 전송되는 단계를 더 포함하는 데이터 전송 방법.
  36. 제 33 항에 있어서,
    상기 로컬 전송 정보는, 로컬 전송 명령, 소스 및 타겟 어드레스, 그리고 전송할 데이터의 사이즈를 포함하는 것을 특징으로 하는 데이터 전송 방법.
  37. 호스트 시스템, 제 1 및 제 2 메모리 칩, 그리고 상기 제 1 및 제 2 메모리 칩을 직접 연결하는 메모리 버스를 포함하는 멀티 칩 시스템의 데이터 전송 방법에 있어서:
    a) 상기 제 1 메모리 칩이 상기 호스트 시스템으로부터 로컬 전송 정보를 입력받는 단계;
    b) 상기 호스트 시스템이 상기 제 1 및 제 2 메모리 칩을 액세스하지 못하도록, 상기 제 1 메모리 칩이 상기 로컬 전송 정보에 응답하여 상기 호스트 시스템에 DMA 요구신호를 제공하는 단계; 및
    c) 데이터가 상기 메모리 버스를 경유하여 상기 제 2 메모리 칩으로 직접 전송되도록, 상기 제 1 메모리 칩이 상기 호스트 시스템으로부터 입력받은 DMA 승인신호에 응답하여 상기 제 2 메모리 칩에 명령을 제공하는 단계를 포함하는 데이터 전송 방법.
  38. 제 37 항에 있어서,
    상기 c) 단계는,
    c1) 상기 로컬 전송 정보에 응답하여 데이터 전송을 준비하는 단계; 및
    c2) 데이터 전송 준비가 완료되었는지를 확인하고, 상기 제 2 메모리 칩으로 명령을 제공하는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
  39. 제 37 항에 있어서,
    d) 상기 제 1 및 제 2 메모리 칩을 직접 연결하는 메모리 버스를 경유하여, 상기 제 1 메모리 칩에서 상기 제 2 메모리 칩으로 데이터가 전송되는 단계를 더 포함하는 데이터 전송 방법.
  40. 제 37 항에 있어서,
    상기 로컬 전송 정보는, 로컬 전송 명령, 소스 및 타겟 어드레스, 그리고 전송할 데이터의 사이즈를 포함하는 것을 특징으로 하는 데이터 전송 방법.
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