KR100222908B1 - 플래시 메모리 시스템 - Google Patents

Abstract

플래시 메모리(20, 21)는 한쌍의 데이터버스(27, 28)와, 한쌍의 버퍼메모리(22,23)를 갖춘 플래시 메모리 콘트롤러(2)를 통해 호스트 컴퓨터(1)에 연결된다. 상기 데이터버스 각각은 관련 플래시 메모리와, 상기 호스트 컴퓨터에 연결된 관련된 버퍼메모리에 연결된다. 상기 데이터버스(22, 23)는 동시에 동작하도록 제어되어 상기 플래시 메모리가 병렬 형태로 동시에 억세스되도록 한다. 상기 호스트 컴퓨터에서의 데이터는 상기 버퍼메모리와 상기 데이터버스를 통해 상기 플래시 메모리로 전송되고, 그 역으로도 전송된다. 모든 소자(20, 21, 2)는 코넥터를 통해 호스트 컴퓨터에 연결된, 플래시 메모리 카드라 불리우는 지지카드(100)에 장착된다. 병렬 형태로 동작하는 다수의 버스를 하용하기 때문에, 호스트 컴퓨터와 플래시 메모리 카드사이에 데이터 전송시간은 짧아진다.

Description

플래시 메모리 시스템

제1(a)도는 본 발명에 따른 플래시 메모리 시스템(flash memory system)의 블록도.

제1(b)도는 본 발명에 따른 플래시 메모리 시스템의 구조를 도시한 도면.

제2도는 제1(a)도의 일부를 더욱 상세히 도시한 블록도.

제3도는 종래의 플래시 메모리 시스템의 블록도.

* 도면의 주요부분에 대한 부호의 설명

1 : 호스트 컴퓨터 2 : 플래시 메모리 콘트롤러

5 : 호스트 컴퓨터 인터페이스 제어부 7 : 플래시 메모리 포맷 제어부

10 : 플래시 메모리 시퀀서 12 : ECC 처리부

20, 21 : 플래시 메모리 22, 23 : 버퍼메모리

27, 28 : 데이타버스 30 : 어드레스 버퍼

31, 32 : 비교기 50 : 판단회로

52 : SRAM 100 : 지지카드

본 발명은 기억장치로서 플래시 메모리를 구비한 플래시 메모리 카드 및/또는 기억매체로서 플래시 메모리를 구비한 외부 메모리장치에 사용되는 플래시 메모리 시스템에 관한 것이다. 외부 메모리장치를 사용하는 경우, 플래시 메모리는 마치 컴퓨터 시스템에서의 하드 디스크장치 또는 플로피 디스크장치와 같이 동작한다.

플래시 메모리 시스템은 적어도 하나의 지지카드, 상기 카드에 장착된 하나 또는 다수의 플래시 메모리 칩 및, 상기 플래시 메모리 칩의 동작을 제어하기 위하여 상기 칩상에 장착된 플래시 메모리 콘트롤러로 이루어진다. 플래시 메모리 칩은 때때로, EEPROM 즉, 전기적으로 소거가능한 판독전용 메모리이다.

제3도는 종래의 플래시 메모리 콘트롤러의 블록도이다. 제3도에 있어서, 도면부호 1은 호스트 컴퓨터, 도면부호 2는 플래시 메모리 콘트롤러, 도면부호 3은 예컨대, S-RAM에 의해 실행되는 버퍼메모리이다. 도면부호 4는 플래시 메모리 칩, 도면부호 6은 버퍼메모리 운용기, 도면부호 7은 플래시 메모리 포맷 제어부, 도면부호 8은 호스트-버스 멀티플렉서이다. 도면부호 9는 버퍼메모리 멀티플렉서, 도면부호 10은 플래시 메모리 시퀀서이며, 도면부호 12는 호스트 컴퓨터와 플래시 메모리 칩사이에서 전송하는 동안 데이터의 에러를 처리하는 기능을 하는 ECC 처리회로이다.

(1) 플래시 메모리 콘트롤러

종래, 플래시 메모리 카드는 기억장치로서 플래시 메모리를 구비한 플래시 메모리 카드와 기억매체로서 플래시 메모리를 구비한 외부 메모리장치가 이미 공지되어 있다. 플래시 메모리 카드 및/또는 외부 메모리장치는 플래시 메모리 칩을 제어하기 위하여 플래시 메모리 콘트롤러를 구비한다.

플래시 메모리 콘트롤러는 호스트 컴퓨터에 의한 명령(command)을 기본으로 플래시 메모리에 기록동작 및/또는 플래시 메모리로부터 판독동작을 제어하는 기능을 한다. 플래시 메모리 콘트롤러는 하드디스크 콘트롤러와 같이, 데타타의 전송제어를 수행함으로써, 플래시 메모리를 기록/판독하도록 제어한다.

플래시 메모리 콘트롤러는 외부 버퍼메모리를 구비하여, 플래시 메모리에 기록동작 및/또는 플래시 메모리로부터 판독동작을 수행한다.

데이타를 플래시 메모리에 기록하는 경우, 다음과 같이 제어한다.

먼저, 호스트 컴퓨터에서 전송된 데이타를 버퍼메모리에 저장한다. 그런 다음 버퍼메모리에 저장된 데이타를 판독하고, 포맷 공정을 수행하고 나서, 데이타를 플래시 메모리로 전송한다. 그 다음, 플래시 메모리로의 기록동작이 수행된다(데이타전송은 하드디스크 콘트롤러와 동일한 통로를 통해 수행된다).

(2) 종래 플래시 메모리 콘트롤러

제3도에 도시한 바와 같이 플래시 메모리 콘트롤러(2)에는 외부 버퍼메모리(3)와 플래시 메모리(4)가 연결된다. 위의 플래시 메모리 콘트롤러(2)에는 호스트 컴퓨터(1)(예를 들면, 퍼스널 컴퓨터)가 연결된다.

플래시 메모리 콘트롤러(2)는 호스트 인터페이스 제어부(5), 버퍼메모리 운용기(6) 및 플래시 메모리 포맷 제어부(7)를 구비한다. 호스트 인터페이스 제어부(5)는 호스트-버스 멀리플레서(8)을 가지며, 버퍼메모리 운용기(6)는 버퍼메모리 멀티플렉서(9)를 가지고, 플래시 메모리 포맷 제어부(7)는 플래시 메모리 시스템(10)와 에러처리를 위한 ECC 처리회로(12)를 가진다.

상기 호스트 인터페이스 제어부(5)는 호스트 컴퓨터(1)에서/호스트 컴퓨터(1)로의 데이타전송에 필요한 제어신호를 송신하고/수신하여, 호스트-버스 멀티플렉서(8)는 호스트 컴퓨터(1)에서 16비트의 데이타버스를 플래시 메모리 콘트롤러(2)에서 8비트의 데이타버스(제 1 버스라고 함)로 변환하는 시분할 기준(time division basis)으로 동작한다.

상기 플래시 메모리 포맷 제어부(7)는 플래시 메모리(4)에서/플래시 메모리(4)로의 데이타전송에 필요한 제어신호를 송신하고/수신한다. 위와 같은 경우, 플래시 메모리 시퀀서(10)는 플래시 메모리(4)를 기록 및/또는 판독하기 위하여 억세스처리를 제어한다. 플래시 메모리 포맷 제어부(7)는 8비트 데이타 단자를 가지는 플래시 메모리(4)와 플래시 메모리 콘트롤러(2)에서의 8비트 버스9제 2 버스라고 함) 사이에서 데이타전송을 수행한다.

상기 버퍼메모리 운용기(6)는 상기 제 1 버스 및 상기 제 2버스를 시분할 기준으로 스위치함으로써, 이들 버스중 한 버스가 버퍼메모리(3)에 연결된다.

(3) 플래시 메모리 콘트롤러의 동작

상술한 바와 같이, 플래시 메모리 콘트롤러(2)는 하드디스크 콘트롤러와 마찬가지로, 외부 버퍼메모리(3)를 가짐으로써, 호스트 컴퓨터와 플래시 메모리사이에 데이타전송은 상기 버퍼메모리로 수행된다.

데이타 스트림(data stream)은 데이타 전송속도에 따라 2가지 경우로 분류된다.

제1 데이타 스트림은 한 단부에 호스트 컴퓨터가 연결된 제1 버스에서의 스트림이며, 따라서, 제 1 데이타 스트림은 호스트 컴퓨터의 데이타 전송속도와 동일한 데이타 전송속도를 가진다.

제2 데이타 스트림은 한 단부에 플래시 메모리(4)가 연결된 제2 버스에서의 스트림이며, 따라서 제2 데이타 스트림은 플래시 메모리(4)의 데이타 전송속도와 동일한 데이타 전송속도를 가진다.

플래시 메모리에 대한 전송속도가 호스트 컴퓨터의 데이타 전송속도보다 느리기 때문에, 제2 버스에서의 전송속도는 제 1 버스에서의 전송속도보다 느리다. 그 밖에, 데이타를 플래시 메모리에 기록할 때, 버스는 플래시 메모리로 명령과 어드레스를 전송하고, 플래시 메모리의 상태를 수신하가 위하여 점유되고, 플래시 메모리 콘트롤러에 플래시 메모리의 내부상태를 알리기 위하여 플래시 메모리를 기록/판독/소거하는 버스의 통신상태(busy condition)가 있다. 데이타 전송속도는 위의 동작으로 인해 플래시 메모리에서 느려야만 한다.

상기 버퍼메모리(3)는 버퍼 동작을 위하여 서로 상이한 전송속도를 가지는 2개의 수단사이에 위치되어 있다. 호스트 컴퓨터에서 나온 다수의 섹터는 상기 버퍼메모리에 의해 동시에 수신되고, 따라서, 처리량은 현저하게 증가된다.

그러나, 종래의 플래시 메모리 콘트롤러는 다음과 같은 단점을 가지고 있다.

(1) 종래의 플래시 메모리 콘트롤러는 호스트 컴퓨터로부터 동시에 다수의 섹터를 수신하는 외부 버퍼메모리를 가지기때문에 처리량이 증가하는 장점이 있었다. 그러나, 버퍼메모리의 용량이 작으면, 위의 효과 또한 작았다.

그 밖에, 호스트 컴퓨터가 기록명령을 내보내면, 호스트 컴퓨터에서 나온 데이타는 버퍼메모리에 일시적으로 저장되고, 그런 다음, 버퍼메모리가 판독됨으로써, 판독된 데이타는 플래시 메모리로 전송된다. 그래서, 버퍼메모리에 데이타를 기록하고 버퍼메모리로부터 데이타를 판독하는데 얼마간의 시간이 걸린다.

그 밖에, 2개의 사이클(기록사이클과 판독사이클)이 필요하기 때문에, 데이타는 억세스시간의 2배이상 버퍼메모리를 점유한다. 따라서, 플래시 메모리에 기록시간은 필수적으로 길어야만 한다.

(2) 통상적으로, 호스트 버스 멀티플레서(8)는 호스트 컴퓨터에서 나온 16비트의 병렬 데이타를 제1 버스로의 8비트 병렬 데이타로 변환한다.

따라서, 제1 버스로의 전송속도는 호스트 컴퓨터의 전송속도보다 2배는 빨라야만 한다. 버퍼메모리 운용기의 동작속도와 플래시 메모리의 기록동작도 또한 호스트 컴퓨터의 속도보다 2배는 빨라야만 한다. 더욱이, 플래시 메모리 포맷 제어부에서 에러수정 수단은 버퍼메모리를 억세스하기 위하여 인터럽트에 대한 우선권을 가진다.

따라서, 버퍼메모리는 에러수정 수단, 호스트 인터페이스 제어부(하위비트 억세스와 상위비트 억세스), 플래시 메모리에 대한 기록 억세스등에 의해 빈번하게 억세스된다. 버퍼메모리에 대한 이러한 억세스는 시분할 기준으로 동작한다.

플래시 메모리 콘트롤러는 상기 시분할 동작으로 인하여, 버퍼메모리만큼 빨리 여러번 동작해야만 한다.

예를 들면, 버퍼메모리가 억세스시간이 100인 정적 램(statics RAM)인 경우, 호스트 컴퓨터에 대한 억세스 시간은 500보다 느려야만 한다. 그러므로, 종래기술에서 플래시 메모리에 대한 억세스속도는 느렸다.

(3) 데이타를 기록/판독하기 위하여 속도가 빠른 장치를 가지기를 원한다면, 고속동작의 플래시 메모리는 물론, 많은 용량과 짧은 억세스시간을 가지는 캐시 메모리를 갖춘 버퍼메모리를 구비해야만 한다.

그러나, 고속 동작의 상업적인 캐시 메모리는 용량이 작을뿐만 아니라, 비용이 많이 든다. 더욱이, 전력소모가 높기 때문에 우리의 목적에는 유용하지 못하다.

본 발명의 일목적은 종래의 플래시 메모리 시스템의 단점 및 제한점을 극복함으로써 새롭고 개선된 플래시 메모리 시스템을 제공하는데 있다.

본 발명의 일목적은 또한 플래시 메모리에서 데이타를 기록하고 판독하기 위하여 고속 동작을 제공하며 처리특성을 향상시킨 플래시 메모리 시스템을 제공하는데 있다.

본 발명의 상기 및 그 밖의 목적은 호스트 컴퓨터에 연결된 플래시 메모리 시스템에 의해 구현된다. 상기 플래시 메모리 시스템은 다수의 플래시 메모리 칩과, 상기 메모리 칩과 싱기 호스트 컴퓨터 사이에서 데이타의 전송을 제어하는 플래시 메모리 콘트롤러로 구성되고, 상기 플래시 메모리 콘트롤러는 상기 플래시 메모리 칩에 및/또는 상기 플래시 메모리 칩으로부터 데이타를 전송하는 관련 플래시 메모리가 각각 연결된 다수의 데이타버스, 상기 데이타버스로 상기 플래시 메모리 칩에 어드레스 정보를 공급하기 위하여, 게이트를 통해 상기 데이타버스에 연결된 어드레스 버퍼, 플래시 메모리 칩에 및/또는 플래시 메모리으로부터 전송된 데이타를 일시적으로 저장하는 상기 호스트 컴퓨터와 관련 데이타버스에 각기 연결된 다수의 버퍼메모리 및, 다수의 플래시 메모리 칩이 병렬 형태로 동시에 억세스되도록 하기 위하여 상기 데이타버스와 상기 버퍼메모리를 동시에 제어하는 플래시 메모리 시퀀서로 이루어진다.

본 발명의 상기 및 그 밖의 목적, 특징 및 부수적인 장점은 후속하는 상세한 설명과 첨부된 도면을 참고로 하여 더욱 쉽게 이해될 것이다.

제1(a)도와 제2도는 본 발명에 따른 플래시 메모리 시스템의 블록도를 도시한 것이며, 제1(b)도는 본 발명에 따른 플래시 메모리 시스템의 구조를 도시한 것이다. 도면에 있어서, 도면부호 1은 호스트 컴퓨터이고, 도면부호 2는 플래시 메모리 콘트롤러이며, 도면부호 10은 플래시 메모리 시퀀서, 도면부호 12는 ECC 제어부이다. 도면부호 20은 하위비트(최하위비트)를 위한 플래시 메모리 칩, 도면부호 21은 상위비트(최상위비트)를 위한 플래시 메모리 칩이다. 플래시 메모리 칩은 때때로 본 명세서에서 간단하게 플래시 메모리라고 언급하기로 한다. 플래시 메모리는 EEPROM(Electrically Erasable Programmed Read Only Memory)에 의해 실행된다. 도면부호 22와 23은 버퍼메모리, 도면부호 25는 하위비트용 데이타버스, 도면부호 26은 상위비트용 데이타버스, 도면부호 27은 하위비트용 데이타버스, 도면부호 28은 상위비트용 데이타버스이다. 도면부호 30은 어드레스 버퍼, 도면부호 31과 32는 비교기, 도면부호 33은 AND회로이다. 도면부호 35는 어드레스 정보 전송용 게이트, 도면부호 36은 명령값 전송용 게이트, 도면부호 37은 하위비트 데이타 전송용 게이트이다. 도면부호 38은 상위비트 데이타 전송용 게이트이며, 도면부호 39는 상위상태를 위하는 게이트이고, 도면부호 40은 하위상태를 취하는 게이트이다. 도면후보 43은 어드레스값용 전송라인이며, 도면부호 44는 명령값용 전송라인이다. 도면부호 45와 46은 상태값을 취하는 라인이고, 도면부호 47은 비교를 위한 상태용 라인이며, 도면부호 50은 판단회로이다. 도면부호 51은 카운터이며, 도면부호 52는 시퀀서 RAM(random access memory)이며, 도면부호 53은 마이크로 명령 디코어이다.

제1(b)도는 본 발명의 플래시 메모리 시스템의 구조를 도시한 도면이다. 플래시 메모리 시스템은 플라스틱 지지부(100)를 구비한다. 플래시 메모리 콘트롤러(2)와, 플래시 메모리 칩(20,21)은 상기 지지부(100)에 끼워진다. 지지부(100)는 또한 호스트 컴퓨터를 연결하기 위하여 코넥터(102)를 구비한다. 제1(b)도의 실시예가 2개의 플래시 메모리 칩을 가지기는 하지만, 3개 이상의 플래시 메모리 칩을 장착하는 것도 가능하다. 지지부(100)는 또한 마이크로프로세서 유니트(MPU)(50)와, 플래시 메모리 콘트롤러(2)와 플래시 메모리 칩(20,21)의 동작을 제어하기 위하여, SRAM 메모리(52)를 또한 구비한다. SRAM 메모리(52)는 호스트 컴퓨터에서 나온 어드레스를 플래시 메모리 칩에서의 어드레스로 변환하는 기능을 한다. 이러한 소자(50, 52)가 통상적이고, 본 발명과는 무관하기 때문에, 제1(a)도에 이들 소자(50, 52)를 도시하지 않았다.

통상적인 실시예에 있어서, 제1(b)도의 플래시 메모리 카드의 크기는 길이(L)가 85.6, 폭(W)이 46, 두께(T)가 5이다. 플래시 메모리 칩 각각은 2메가 바이트의 용량을 가지며, 각기 8비트를 가진다. 이로써, 한쌍의 칩은 각각 8비트를 가지는 4메가 바이트 또는 각기 16비트를 가지는 2메가워드를 제공한다.

[1] 실시예의 구조(제1(a)도)

제1(a)도는 본 발명에 따른 플래시 메모리 시스템의 블록도이다. 본 실시예에 있어서, 플래시 메모리(20, 21)는 NAND 타입 플래시 메모리 칩으로, 기록, 판독, 소거 및/또는 판독-상태(read-status) 동작을 위한 플래시 메모리 콘트롤러로 제어된다.

제1(a)도에 도시한 바와 같이, 플래시 메모리 콘트롤러(2)는 한쌍의 외부 플래시 메모리 칩(20, 21)에 연결되고, 그 각각은 하위비트(최하위 비트)용 데이타와, 상위비트(최상위 비트)용 데이타를 저장한다. 플래시 메모리 콘트롤러(2)도 역시 호스트 컴퓨터(1)에 연결된다.

하위비트용 플래시 메모리 칩(20)과 상위비트용 플래시 메모리 칩(21)은 다수의 플래시 메모리 소자(플래시 메모리군(群))를 가질 수 있어서, 이러한 플래시 메모리 소자가 기록, 판독, 소거 및/또는 판독-상태를 위해 독립적으로 동작한다. 실시예에 있어서, 플래시 메모리 칩(20, 21) 각각은 8비트를 가지며, 플래시 메모리 소자는 각기 1비트를 가진다. 호스트 컴퓨터에서의 워드는 상기 플래시 메모리 칩에서 8비트의 상위비트와, 8비트의 하위비트로 분리된 16비트를 가진다고 가정한다.

NAND 타입 플래시 메모리 칩은 어떠한 어드레스 단자도 가지지 않으나, 데이타 단자에 3바이트 어드레스 정보를 공급함으로써 내부메모리에서 저장면적이 선택된다.

플래시 메모리 콘트롤러(2)는 호스트 인터페이스 제어부(5)와, 플래시 메모리 포맷 제어부(7)를 구비한다.

플래시 메모리 포맷 제어부(7)는 플래시 메모리 시퀀서(10), 하부비트 버스(27), 상부비트 버스(28), 버퍼메모리(호스트 컴퓨터용)(22, 23) 및 ECC 처리회로(12)를 구비한다.

플래시 메모리 콘트롤러(2)는 플래시 메모리 콘트롤러의 내부동작에 대한 제어를 위하여 마이크로프로세서(MPU)와, SRAM을 구비한다.

상기 소자들의 기능은 다음과 같다.

(1) 호스트 인터페이스 제어부(5)는 호스트 컴퓨터(1)로 제어신호를 송신하고 호스트 컴퓨터(1)에서 제어신호를 수신한다. 그 동작은 통상적인 하드디스크 장치의 동작과 유사하다.

(2) 하위비트 버스(27)는 16병렬 비트중에서 하위 8비트를 호스 컴퓨터(1)로/호스트 컴퓨터(1)로 전송한다.

(3) 상위비트 버스(28)는 16병렬 비트중에서 상위 8비트를 호스 컴퓨터(1)로/호스트 컴퓨터(1)로 전송한다.

(4) 버퍼메모리(22)는 데이타가 플래시 메모리 시스템에서 호스트 컴퓨터로 또는 호스트 컴퓨터에서 플래시 메모리 시스템으로 전송되는 경우, 호스트 컴퓨터(1)로 전송된 또는 호스트 컴퓨터(1)에서 전송된 16비트 병렬 비트중에서 하위 8비트를 저장한다. 버퍼메모리(22)의 동작은 플래시 메모리 포맷 제어부(7)에서의 제어부(도시하지 않음)에 의해 제어된다.

(5) 버퍼메모리(23)는 데이타가 플래시 메모리 시스템에서 호스트 컴퓨터로 또는 호스트 컴퓨터에서 플래시 메모리 시스템으로 전송되는 경우, 호스트 컴퓨터(1)로 전송된 또는 호스트 컴퓨터(1)에서 전송된 16비트 병렬 비트중에서 상위 8비트를 저장한다. 버퍼메모리(23)의 동작은 플래시 메모리 포맷 제어부(7)에서의 제어부(도시하지 않음)에 의해 제어된다.

(6) ECC 처리부(12)는 데이타 기록 및 판독을 위하여, ECC 코딩 및 ECC 디코딩을 포함하는, ECC 처리부(에러수정 코드)로의 기능을 한다.

(7) 플래시 메모리 시퀀서(10)는 하위 데이타 버스(27)와 상위 데이타 버스(28)를 동시에 제어함으로써, 하위비트용 플래시 메모리 칩(20)과 상위비트용 플래시 메모리(21)은 동시에 억세스된다.

[2] 플래시 메모리 콘트롤러의 동작

호스트 컴퓨터(1)와 하위비트 데이타용 플래시 메모리 칩(20)과 상위비트 데이타용 플래시 메모리 칩(21)아시에서 데이터전송은 16비트를 가지는 병렬 비트의 형태로 수행된다. 위와 같은 경우, 상기 16비트 병렬 비트중 하위 8비트와 상위 8비트는 플래시 메모리 콘트롤러(2)에서 따로 따로이나 동시에 전송된다.

데이타를 플래시 메모리 칩에 기록할 때, 호스트 컴퓨터(1)에서 나온 데이타는 8비트를 가지는 데이타버스(25)와 8비트를 가지는 데이타버스(26)를 통해 병렬 데이타의 16비트형태로 플래시 메모리 콘트롤러에 전송된다.

플래시 메모리 콘트롤러(2)는 한쌍의 버퍼메모리(22,23)에 호스트 컴퓨터에서 나온 16비트 병렬 데이타를 따로 따로 저장함으로써 버퍼메모리는 각기 8비트를 저장한다. 16비트의 병렬 데이타중에서 하위 8비트 데이터는 버퍼메모리(22)에 저장되고, 상위 8비트는 나머지 버퍼메모리(23)에 저장된다.

버퍼메모리(22)에 저장된 데이터는 하위비트용 데이터버스(27)를 통해 하위비트 데이터용 플래시 메모리 칩(20)으로 전송된다. 버퍼메모리(23)에 저장된 데이터는 상위비트용 데이터버스(28)를 통해 상위비트 데이터용 플래시 메모리 칩(21)으로 전송된다.

데이터를 플래시 메모리 칩(20,21)에서 판독할 때, 데이터는 상기 데이터전송의 반대방향으로 전송된다. 바꾸어 말하면, 하위비트용 플래시 메모리 칩(20)의 데이터(8비트) 판독은 하위비트 데이터버스(27)를 통해 버퍼메모리(22)에 저장된다. 상위비트용 플래시 메모리 칩(21)의 데이터(8비트) 판독은 상위비트 데이터버스(28)를 통해 버퍼메모리(23)에 저장된다. 데이터버스(27, 28)에서 한쌍의 데이터전송은 마치 16비트 병렬 데이터가 전송되는 것과 같이, 동시에 수행된다. 그러면, 버퍼메모리(22,23)에 저장된 데이터는 데이터버스(25,26)를 통해 호스트 컴퓨터(1)로 전송된다.

상술한 바와 같이, 각기 8비트 데이터를 가지는 한쌍의 플래시 메모리 칩은 동시에 억세스됨으로써 16비트 데이터는 병렬 형태로 억세스된다.

상기 플래시 메모리 칩(20,21)의 제어는 플래시 메모리 시퀀서(10)에 의해 수행된다. 버퍼메모리(22,23)의 제어는 플래시 메모리 포맷 제어부(7)에서의 제어부(도시하지 않음)에 의해 수행된다.

[3] 플래시 메모리 포맷 제어부(제2도)

제2도는 제1(a)도의 일부분을 상세하게 도시한 도면이다. 제2도에 따라서 플래시 멤모리 포맷 제어부를 공지하기로 한다.

플래시 메모리 포맷 제어부(7)는 어드레스 버퍼(30), AND회로(33), 비교기(31,32), 어드레스 값을 전송하는 게이트(35), 명령값을 전송하는 게이트(36), 하위비트 데이터를 전송하는 게이트(37), 상위비트 데이터를 전송하는 게이트(38), 상위비트 상태를 위하는 게이트(39), 하위비트 상태를 위하는 게이트(40), 어드레스값에 필요한 라인(43), 명령값에 필요한 라인(44), 상태값을 취하는 라인(45,46) 및, 비교기에 상태를 전송하는 라인(47)등을 포함한다.

플래시 메모리 시퀀서(10)는 판단회로(50), 카운터(51), 시퀀서 RAM(52) 및 마이크로 명령 디코더(53)를 구비한다. 그 밖에, 플래시 메모리 시퀀서(10)는 여러 소자에 공급되는 비교값, 명령값 및 여러 제어 신호를 발생함으로써, 하위비트 데이터용의 상기 플래시 메모리 칩(20)과 상위비트 데이터용의 다른 플래시 메모리 칩(21)이 동시에 억세스된다.

상기 어드레스 버퍼(30)는 MPU버스를 통해 MPU(마이크로프로세서 유니트, 도시하지 않음)에 연결됨으로써, 상기 MPU로부터 전송된 플래시 메모리 칩의 어드레수 정보는 상기 어드레스 버퍼(30)에 일시적으로 저장되고, 상기 어드레스 정보는 플래시 메모리 칩(20,21)에 대하여 하나씩 버퍼메모리에서 판독된다.

제2도의 동작을 이하 공지하기로 한다.

플래시 메모리 시스템의 통상적인 동작은 플래시 메모리의 "기록", 플래시 메모리의 "판독", 플래시 메모리의 "소거" 및 플래시 메모리의 "판독-상태"이다. 판독-상태 동작은 "기록"동작이 통상적으로 수행되거나 그렇지 않으면, "기록"동작 이후에 즉시 수행된다.

(1) "기록", "판독" 또는 "소거" 명령

명령값에 필요한 라인(44)은 명령값("기록", "판독", 등)중 하나를 나타내기 위하여, 플래시 메모리 시퀀서(10)에서 발생된 명령값을 게이트(36)를 통해 플래시 메모리에 전송된다. 명령값 라인(44)은 8병렬 비트를 가진다. 상기 명령은 플래시 메모리를 억세스하는데 사용된다.

어드레스값에 필요한 라인(43)은 어드레스값에 필요한 게이트(43)를 통해 어드레스 버퍼(30)의 출력인 어드레스값을 플래시 메모리에 전송한다. 어드레스값은 플래시메모리를 억세스하는데 사용된다.

호스트 컴퓨터와 플래시 메모리 시스템사이에서 데이터를 전송할 때, 플래시 메모리의 어드레스는 MPU와 SRAM(정적(static) RAM)에 의해 제공된다. SRAM은 호스트 컴퓨터 어드레스와 플래시 메모리 어드레스사이에서 변환 테이블(conversion table)을 가진다. SRAM에서 판독된 어드레스 버퍼(30)에 일시적으로 저장된다. 그 다음에 판독되어, 게이트(37,38)와 데이터버스(27,28)를 통해 플래시 메모리 침으로 전송된다.

상기 명령값과 상기 어드레스값은 하위비트용 게이트(37)를 통해 하위비트용 데이터버스(27)로 전송되고, 상위비트용 게이트(38)를 통해 상위비트용 데이터버스(28)로 전송된다.

그런 다음, 데이터버스(27)상의 명령값과 어드레스값은 하위비트용 플래시 멤모리(20)로 전송되고, 데이터버스(28)상의 명령값과 어드레스값은 상위비트용 플래시 메모리(21)로 전송된다. 실시예에 있어서, 명령값과 어드레스값은 공통의 데이터버스를 통해 전송된다.

위의 설명에서 다음과 같은 것에 주목해야한다. 즉, 플래시 메모리 시스템이 "기록"동작으로 동작할 때 "기록"동작을 지정하는 명령이 먼저 플래시 메모리 칩에 전송되고, 그 다음, 상기 동작에서 플래시 메모리 칩의 어드레스를 지정하는 어드레스값이 어드레수 버퍼(30)로부터 플래시 메모리 칩으로 전송된다. 그 다음, 플래시 메모리로 전송된 상기 어드레스에 관련된 데이터는 호스트 컴퓨터(1)에 연결된 버퍼메모리(22,23)로부터 플래시 메모리로 전송된다. 명령이 "판독"명령일 경우, 데이터의 방향은 "기록"명령의 방향과는 반대이다. 명령이 "소거"명령일 경우에는, 어떠한 데이터도 전송되지 않는다.

플래시 메모리(20,21)는 데이터버스(27,28)사에 명령값과 어드레스값에 다른 병렬 형태로 동시에 억세스한다.

(2) "판독-상테" 명령

"기록"명령이 수행되면, 플래시 메모리 칩은 기록동작이 정확하게 수행되었는지의 여부를 보여주는 플래그(flag)를 취한다. 플래그는 판독-상태 명령을 사용함으로써 판독된다. 따라서, 플래시 메모리 콘트롤러는 즉각적인 판독명령이 정확하게 수행되었는지의 여부를 나타내는 기록명령 이후에 즉시 판독-상태 명령을 수행한다.

한쌍의 비교기(31,32)는 상태값을 비교하는데 사용됨으로써 플래시 메모리 시퀀서(10)는 플래시 메모리(20,21)에 대한 억세스의 결과를 인식한다.

플래시 메모리 시퀀서(10)에서 발생된 기준상태는 라인(47)을 통해 비교기(31,32)의 제1입력으로 전송된다. 정확한 "기록"동작을 나타내는 기준상태는 예컨대, "0"이다.

비교기(31)의 나머지 입력은 플래시 메모리(20)로부터 데이터버스(27)를 통해 하위비트용 게이트(40)를 지나 상태값을 수신한다. 비교기(32)의 나버지 입력은 다른 플래시 메모리(21)로부터 데이터버스(28)를 통해 상위비트용 게이트(39)를 지나 상태값을 수신한다.

비교기(31,32)는 2개의 상태값을 각각 비교한다. 2개의 상태값이 서로 일치하게 되면, 비교기는 각각 하이레벨 신호 1을 출력하고, 반대이면, 로우레벨 신호 0을 출력한다.

AND회로(33)는 2개의 AND회로(31,32)의 출력의 논리곱을 발생한다. 따라서, 비교기(31,32)가 모두 하이레벨 신호를 출력하면, AND회로(33)는 판단회로(50)로 전송되는, 하이레벨 신호를 제공한다. AND회로(50)의 출력인 하이레벨 신호는 하위 8비트와 상위 8비트 모두가 플래시 메모리에서 정확하게 기록되는 것을 나타낸다.

판단회로(50)는 AND회로(33)의 출력이 하이레벨이 있다면, 플래시 메모리(20,21)에 대한 억세스가 성공되었다는 것을 인식하고, 상기 출력이 로우레벨에 있다면, 억세스가 실패했다는 것을 인식한다.

판단회로(50)는 또한 마이크로-명령 디코더(53)로부터의 명령 CD와, 플래시 메모리로부터의 INPUT 단자상의 신호는 플래시 메모리 모두가 준비상태(ready status)에 있거나 통신상태가 아닐 때 액티브이다. 그러므로, 판단회로(50)는 AND회로(33)가 하이레벨 출력을 출력하고, 명령 CD가 액티브이고, INPUT 상의 신호가 액티브일때에만 하이레벨 출력을 제공한다.

판단회로(50)의 출력은 카운터(51)에 인가되어 카운터(51)의 내용은 판단회로(50)의 출력에 따라 스위치된다.

[4] 플래시 메모리 시퀀서

플래시 메모리 시퀀서(10)는 플래시 메모리(20,21)를 제어하기 위한 제어신호를 발새하기 위하여, 카운터(51), 시퀀서 RAM(52), 마이크로 명령 디코더(53) 및, 판단회로(50)로 이루어진다.

플래시 메모리 시스템의 필수동작은 MPU버스를 통해 MPU에 의해 시퀀서 RAM(52)로 전송되고, 플래시 메모리 시퀀서의 동작을 시작한다.

초기단계에서, 카운터(51)의 내용은 0이다. 카운터(51)의 내용은 하나씩 증가되거나, 판단회로(50)의 출력에 따른 예정된 값으로 스위치된다. 카운터(51)의 내용은 4바이트 x 32 워드를 가지는 시퀀서 RAM(52)에 인가되어, 카운터(51)에 공급되는 어드레스에 따라 플래시 메모리 칩을 동작하기 위해 명령신호를 출력한다. 시퀀서 RAM(52)은 플래시 메모리를 억세스하기 위한 코드를 저장하고, 시퀀서 RAM(52)의 어드레스 제로는 플래시 메모리를 초기화하기 위하여 4바이트의 마이크로 코드를 저장한다.

따라서, 카운터(51)가 어드레스 제로를 시퀀서 RAM(52)으로 전송할 때, 시퀀서 RAM(52)의 어드레스 제로가 판독되고, 따라서, 플래시 메모리를 초기화하기 위하여 어드레스 제로를 판독한 마이크로 코드는 마이크로 명령 디코더(53)로 전송한다.

마이크로 명령 디코더(53)는 시퀀서 RAM(52)에서 나온 마이크로 코드를 기본으로 하여, 여러 제어신호, 명령값 및 비교를 위한 기준값등을 발생한다.

카운터(51)가 증가할수록, 시퀀서 RAM(52)과, 마이크로 명령 디코더(53)에서 유사동작이 수행된다.

따라서, 카운터(51)의 내용에 따라서, 시퀀서 RAM(52)은 카운터(51)의 내용에 따른 마이크로 코드를 제공하고, 마이크로-명령 디코더(53)는 플래시 메모리 시스템과 플래시 메모리 칩에서의 각 회로의 동작을 위한 필요신호를 제공한다.

본 기술분야에서 숙련된 자에 의해 본 발명에 대한 몇몇 변형이 가능하다. 그 변형은 다음과 같다.

(1) 상기 실시예는 NAND타입 플래시 메모리 칩을 사용한다. 다른 형태의 플래시 메모리 칩이 본 발명에 사용될 수 있다는 것은 물론이다.

(2) 하위비트와 상위비트용 버스는 8비트 버스로 제한되지 않으며, 16비트 버스도 가능하고, 또는 어떤 개수의 비트도 플래시 메모리에 이용가능하다. 이 경우, 버스는 플래시 메모리 칩의 포맷에 따라야만 한다.

(3) 상기 실시예는 하위비트 데이터버스로 8비트, 상위비트 데이터버스로 8비트인 16비트 병렬버스를 제공한다. 32비트의 병렬버스가 각각 8비트를 가지는 4개의 데이터버스를 사용함으로써 가능하고, 64비트의 병렬버스가 각각 8비트를 가지는 8개의 데이터버스를 사용함으로써 가능하다는 것이 또한 명백하다.

마지막으로, 본 발명의 몇몇 효과를 설명하기로 한다.

(1) 플래시 메모리 콘트롤러는 한쌍의 데이터버스와 한쌍의 버퍼메모리를 가지며, 종래기술이 구비한 어떤 외부 버퍼메모리도 가지지 않는다. 그러므로, 호스트 컴퓨터에서 나온 16비트 병렬 데이터는 외부 버퍼메모리로 전송되지 않으면서, 플래시 메모리 칩으로 직접 전송된다.

그 밖에, 호스트 컴퓨터로의 16비트 데이터는 또한 호스트 컴퓨터로 직접 전송된다. 그러므로, 어떠한 데이터변형도 필요하지 않으며, 플래시 메모리의 신속한 기록/판독동작이 성취된다.

(2) 호스트 컴퓨터에서 나온 데이터는 플래시 메모리 콘트롤러에 있는 버퍼메모리에 일시적으로 저장된다. 따라서, 상기 버퍼메모리의 존재에 의해 처리량이 향상된다.

(3) 플래시 메모리 콘트롤러에서 한쌍의 데이터버스는 플래시 메모리 칩을 동시에 억세스함으로써 한쌍의 플래시 메모리 칩은 동시에 억세스된다. 그러므로, 플래시 메모리 콘트롤러에 있는 동작속도가 향상된다.

(4) 버퍼동작은 플래시 메모리 콘트롤러에 있는 내부 버퍼메모리에 의해 성취된다. 따라서, 플래시 메모리에 대한 억세스시간은 외부 버퍼메모리를 가지고 있었던 종래기술과 비교해 볼 때 더욱 짧아졌다. 또한, 플래시 메모리를 판독하는 처리량도 향상되었다.

(5) 플래시 메모리 콘트롤러는 16비트 병렬 버스를 가짐으로써, 종래기술에서와 같이 어떤한 시분할 동작도 필요하지 않다. 그러므로, 플래시 메모리의 기록/판독을 위한 속도는 향상되었다.

앞서의 설명으로부터, 새롭고 향상된 플래시 메모리 시스템이 발견되었다는 것이 명백해질 것이다. 공지된 실시예는 단지 예시를 목적으로 도시한 것이며, 본 발명의 정신을 제한하려는 것이 아니라는 것은 물론이다. 따라서, 본 발명의 정신을 나타내는 바와 같이 명세서보다는 첨부된 특허청구범위를 기준으로 해야한다.

Claims (8)

1. 호스트 컴퓨터와 결합된 플래시 메모리 시스템으로서, 다수의 플래시 메모리 칩과, 상기 메모리 칩과 상기 호스트 컴퓨터사이에서 데이터의 전송을 제어하는 플래시 메모리 콘트롤러를 구비하는데, 상기 플래시 메모리 콘트롤러는, 제각기 관련 플래시 메모리 칩과 결합되어, 데이터를 상기 플래시 메모리 칩으로 전송하고, 그로부터 데이터를 전송하는 다수의 데이터 버스, 게이트를 통해 상기 데이터 버스와 결합되어, 상기 데이터 버스를 통해 어드레스 정보를 상기 플래시 메모리 칩에 공급하는 어드레스 버퍼, 제각기 관련 데이터 버스 및 상기 호스트 컴퓨터와 결합되어, 플래시 메모리 칩으로 전송되고, 그로부터 전송되는 데이터를 일시 저장하는 다수의 버퍼 메모리, 다수의 플래시 메모리 칩이 병렬형으로 동시에 억세스되도록 상기 버퍼메모리와 상기 데이터버스를 동시에 제어하는 플래시 메모리 시퀀서, 관련 플래시 메모리 칩에 의해 공급된 상태 정보를 예정된 기준 정보와 비교하는 다수의 비교기와, 모든 플래시 메모리 칩이 이전의 동작으로 정확히 동작할 시에만 AND 회로가 포지티브 출력 신호를 제공하도록 상기 비교기의 출력에 논리 AND동작을 제공하는 AND 회로를 포함하는 것을 특징으로 하는 플래시 메모리 시스템.
2. 제1항에 있어서, 상기 데이터버스, 상기 플래시 메모리 칩, 상기 버퍼메모리 및 상기 비교기의 개수는 2개인 것을 특징으로 하는 플래시 메모리 시스템.
3. 제1항에 있어서, 상기 데이터버스 각각에서의 데이터는 병렬 형태인 것을 특징으로 하는 플래시 메모리 시스템.
4. 제1항에 있어서, 상기 데이터버스 각각은 데이터는 물론, 어드레스 및 명령을 플래시 메모리 칩에 전송하는 것을 특징으로 하는 플래시 메모리 시스템.
5. 제1항에 있어서, 상기 플래시 메모리 시퀀서는 카운터, 상기 카운터에 의해 표기된 어드레스에 마이크로 명령을 저장하는 시퀀서 RAM, 마이크로 명령을 디코딩하여 디코드된 마이크로 명령이 상기 데이티버스를 통해 플래시 메모리 칩에 전송되도록 상기 시퀀서 RAM과 결합된 마이크로 명령 디코더 및, 상기 AND회로의 출력에 따라 상기 카운터의 내용을 조정하는 판단(desicion)회로를 포함하는 것을 특징으로 하는 플래시 메모리 시스템.
6. 제1항에 있어서, 상기 플래시 메모리 칩 각각은 각각의 어드레스에 8비트를 가지는 것을 특징으로 하는 플래시 메모리 시스템.
7. 제1항에 있어서, 상기 플래시 메모리 칩과 상기 플래시 메모리 콘트롤러가 장착되는 지지(support)카드를 더 포함하는데, 상기 지지카드는 호스트 컴퓨터에 접속되는 코넥터(connector)를 구비하는 것을 특징으로 하는 플래시 메모리 시스템.
8. 플래시 메모리 칩과 호스트 컴퓨터 사이에 데이터의 전송을 제어하는 플래시 메모리 콘트롤러로서, 상기 플래시 메모리 칩은 상기 콘트롤러와 결합되는 플래시 메모리 콘트롤러에 있어서, 제각기 관련 플래시 메모리 칩과 결합되어, 데이터를 상기 플래시 메모리 칩으로 전송하고, 그로부터 데이터를 전송하는 다수의 데이터 버스, 제각기 관련 데이터 버스 및 상기 호스트 컴퓨터와 결합되어, 플래시 메모리 칩으로 전송되고, 그로부터 전송되는 데이터를 일시 저장하는 다수의 버퍼 메모리, 다수의 플래시 메모리 칩이 동시에 억세스되도록 상기 버퍼메모리와 상기 데이터버스를 동시에 제어하는 플래시 메모리 제어부를 포함하는 것을 특징으로 하는 플래시 메모리 콘트롤러.