JP2008518350A - マルチチップシステム及びそれのデータ伝送方法 - Google Patents
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Abstract
【解決手段】本発明はメモリチップ間にデータを直接伝送することができるマルチチップシステム及びそれのデータ伝送方法に関するものである。本発明によるマルチチップシステムは第1及び第2メモリチップ、及び第1及び第2メモリチップの動作を制御するホストシステムを含む。第1メモリチップはホストシステムから入力されたローカル伝送情報に応答して第2メモリチップにデータが直接伝送されるように第2メモリチップを制御する。そして第1メモリチップはローカル伝送動作が実行される間にホストシステムが第1及び第2メモリチップをアクセスすることができないようにホストシステムを制御する。本発明によれば、ホストシステムの介入なしにメモリチップ間にデータを直接伝送することができるため、マルチチップシステムの効率が向上し、データ伝送速度が著しく速くなる。
【選択図】図5
Description
110、210、311、411、412、511、611、612、711、712:メモリコントローラ
310、410、510、610:ホストシステム
312、413、512、615、715:DMAコントローラ
313、414、513、614、714:中央処理装置CPU
314、415、514、616、716:システムバス
120、130、220、230、320、330、420、430、520、530、620、630、 720、 730:メモリチップ
121、221、321、421、521、621、721:メモリコア
122、222、223、322、422、423、522、622、623、723、724:インターフェース部
123、224、323、424、523、625、727:制御ロジック
124、225、324、425、524:ローカル伝送制御部
626、728:ローカル伝送制御器
627、729:DMAインターフェース部
613、624、713、722:3状態の入出力ドライバ
725:選択回路
726:ヒューズボックス
140、240、340、440、540、640、740:メモリバス
Claims (40)
- 第1及び第2メモリチップと、
前記第1及び第2メモリチップの動作を制御するメモリコントローラとを含み、
前記第1メモリチップは、前記メモリコントローラから入力されたローカル伝送情報に応答して前記第2メモリチップにデータが直接伝送されるように前記第2メモリチップを制御することを特徴とするマルチチップシステム。 - 前記第1メモリチップは、前記第2メモリチップに命令(command)を直接提供することを特徴とする請求項1に記載のマルチチップシステム。
- 前記第1及び第2メモリチップを直接連結するメモリバスをさらに含み、
前記第1及び第2メモリチップ間のデータ伝送は前記メモリバスを経由して行われることを特徴とする請求項1に記載のマルチチップシステム。 - 前記ローカル伝送情報は、ローカル伝送命令、ソース及びターゲットアドレス、そして伝送するデータのサイズを含むことを特徴とする請求項1に記載のマルチチップシステム。
- 前記第1メモリチップは、
データを貯蔵するメモリコアと、
前記第2メモリチップと協働するインターフェース部と、
前記インターフェース部から入力された命令に応答して前記メモリコアの動作を制御する制御ロジックと、
前記ローカル伝送情報及び前記制御ロジックから入力されたローカル伝送開始信号に応答して、前記第2メモリチップにデータが伝送されるように前記インターフェース部を制御するローカル伝送制御部とを含むことを特徴とする請求項1に記載のマルチチップシステム。 - 前記ローカル伝送開始信号は、ローカル伝送動作のとき、前記メモリコアに貯蔵されたデータが前記制御ロジックに全て伝送されたとき、発生することを特徴とする請求項5に記載のマルチチップシステム。
- 前記第1及び第2メモリチップは同じ種類のメモリチップであることを特徴とする請求項5に記載のマルチチップシステム。
- 第1及び第2メモリチップと、
ノーマル動作のとき、前記第1及び第2メモリチップの動作をそれぞれ制御する第1及び第2メモリコントローラとを含み、
前記第1メモリチップは、ローカル伝送動作のとき、前記第2メモリコントローラから入力されたローカル伝送情報に応答して前記第2メモリチップにデータが直接伝送されるように前記第2メモリチップを制御することを特徴とするマルチチップシステム。 - 前記第1メモリチップは、前記第2メモリチップに命令を直接提供することを特徴とする請求項8に記載のマルチチップシステム。
- 前記第1及び第2メモリチップを直接連結するメモリバスをさらに含み、
前記第1及び第2メモリチップ間のデータ伝送は前記メモリバスを経由して行われることを特徴とする請求項8に記載のマルチチップシステム。 - 前記ローカル伝送情報は、ローカル伝送命令、ソース及びターゲットアドレス、及び伝送するデータのサイズを含むことを特徴とする請求項8に記載のマルチチップシステム。
- 前記第1メモリチップは、
データを貯蔵するメモリコアと、
前記第1メモリコントローラと協働する第1インターフェース部と、
前記第2メモリコントローラ及び前記第2メモリチップと協働する第2インターフェース部と、
前記第1及び第2インターフェース部から入力された命令に応答して前記メモリコアの動作を制御する制御ロジックと、
前記ローカル伝送情報及び前記制御ロジックから入力されたローカル伝送開始信号に応答して、前記第2メモリチップにデータが伝送されるように前記第2インターフェース部を制御するローカル伝送制御部とを含むことを特徴とする請求項8に記載のマルチチップシステム。 - 前記ローカル伝送開始信号は、ローカル伝送動作のとき、前記メモリコアに貯蔵されたデータが前記制御ロジックに全て伝送されたとき、発生することを特徴とする請求項12に記載のマルチチップシステム。
- 前記第1及び第2メモリチップは互いに種類の異なるメモリチップであることを特徴とする請求項12に記載のマルチチップシステム。
- 第1及び第2メモリチップと、
前記第1及び第2メモリチップの動作を制御するホストシステムと、
前記第1及び第2メモリチップを直接連結するメモリバスとを含み、
前記第1メモリチップは、前記ホストシステムから入力されたローカル伝送情報に応答してローカル伝送動作が実行される間に前記ホストシステムが前記第1及び第2メモリチップをアクセスすることができないようにDMA要求信号を前記ホストシステムに提供し、そして前記ホストシステムから入力されたDMA承認信号に応答してデータが前記メモリバスを経由して前記第2メモリチップに直接伝送されるように前記第2メモリチップに命令を提供することを特徴とするマルチチップシステム。 - 前記ホストシステムは、
前記第1及び第2メモリチップの動作を制御し、前記ローカル伝送情報を提供するメモリコントローラと、
前記DMA要求信号に応答して、中央処理装置がシステムバスの使用を保留するように要請し、そして前記中央処理装置から許可を受け、前記DMA承認信号を発生するDMAコントローラとを含むことを特徴とする請求項15に記載のマルチチップシステム。 - 前記メモリコントローラは、前記DMA承認信号が発生するときには、前記第1及び第2メモリチップの動作を制御することができないことを特徴とする請求項16に記載のマルチチップシステム。
- 前記メモリコントローラはパッドに連結された3状態のバッファを含み、前記3状態のバッファは前記DMA承認信号に応答してフローティング状態になることを特徴とする請求項16に記載のマルチチップシステム。
- 前記第1メモリチップは、
データを貯蔵するメモリコアと、
前記第2メモリチップと互換されるインターフェース部と、
前記インターフェース部から入力された命令に応答して前記メモリコアの動作を制御する制御ロジックと、
前記ローカル伝送情報及び前記制御ロジックから入力されたローカル伝送開始信号に応答して前記DMA要求信号を発生し、そして前記DMA承認信号に応答して前記第2メモリチップにデータが伝送されるように前記インターフェース部を制御するローカル伝送制御部とを含むことを特徴とする請求項16に記載のマルチチップシステム。 - 前記ローカル伝送開始信号は、ローカル伝送動作のとき、前記メモリコアに貯蔵されたデータが前記制御ロジックに全て伝送されたとき、発生することを特徴とする請求項19に記載のマルチチップシステム。
- 前記第1及び第2メモリチップは同じ種類のメモリチップであることを特徴とする請求項16に記載のマルチチップシステム。
- 第1及び第2メモリチップと、
前記第1及び第2メモリチップを直接連結するメモリバスと、
前記第1及び第2メモリチップの動作をそれぞれ制御する第1及び第2メモリコントローラと、
前記第1及び第2メモリコントローラを連結するシステムバスと、
前記第1メモリチップからのDMA要求信号に応答して中央処理装置に前記システムバスの使用を保留するように要請し、前記中央処理装置から許可を受け、DMA承認信号を発生するDMAコントローラとを含み、
前記第1メモリチップは、前記第2メモリコントローラから入力されたローカル伝送情報に応答して前記DMA要求信号を提供し、前記DMA承認信号に応答してデータが前記メモリバスを経由して前記第2メモリチップに直接伝送されるように前記第2メモリチップに命令を提供することを特徴とするマルチチップシステム。 - 前記第2メモリコントローラはパッドに連結された3状態のバッファを含み、前記3状態のバッファは前記DMA承認信号に応答してフローティング状態になることを特徴とする請求項22に記載のマルチチップシステム。
- 前記第1メモリチップは、
データを貯蔵するメモリコアと、
前記第1メモリコントローラと協働する第1インターフェース部と、
前記第2メモリコントローラ及び前記第2メモリチップと協働する第2インターフェース部と、
前記第1及び第2インターフェース部からの命令に応答して、前記メモリコアの動作を制御する制御ロジックと、
前記ローカル伝送情報及び前記制御ロジックから提供されたローカル伝送開始信号に応答して前記DMA要求信号を発生し、そして前記DMA承認信号に応答して前記第2メモリチップにデータが伝送されるように前記第2インターフェース部を制御するローカル伝送制御部とを含むことを特徴とする請求項22に記載のマルチチップシステム。 - 前記ローカル伝送開始信号は、ローカル伝送動作のとき、前記メモリコアに貯蔵されたデータが前記制御ロジックに全て伝送されたとき、発生することを特徴とする請求項24に記載のマルチチップシステム。
- 前記第2インターフェース部はパッドに連結された3状態のバッファを含み、前記3状態のバッファは前記DMA承認信号に応答してイネーブルされることを特徴とする請求項24に記載のマルチチップシステム。
- 前記第1及び第2メモリチップは他の種類のメモリチップであることを特徴とする請求項22に記載のマルチチップシステム。
- 前記第1メモリチップは不揮発性メモリチップであり、
前記第2メモリチップは揮発性メモリチップであることを特徴とする請求項22に記載のマルチチップシステム。 - 前記第1メモリチップはNANDフラッシュメモリチップであり、
前記第2メモリチップはDRAMチップであり、
前記第1メモリコントローラはフラッシュメモリコントローラであり、
前記第2メモリコントローラはDRAMコントローラであることを特徴とする請求項22に記載のマルチチップシステム。 - 前記第1メモリチップは、
データを貯蔵するメモリコアと、
前記第1メモリコントローラと協働する第1インターフェース部と、
前記第2メモリコントローラ及び前記第2メモリチップと協働する第2インターフェース部と、
前記第1及び第2インターフェース部から入力された命令に応答して前記メモリコアの動作を制御する制御ロジックと、
ヒューズオプションに応答して前記第1インターフェース部または前記第2インターフェース部のうちで一つをイネーブルする選択回路と、
前記ローカル伝送情報及び前記制御ロジックから提供されたローカル伝送開始信号に応答して前記DMA要求信号を発生し、そして前記DMA承認信号に応答して前記第2メモリチップにデータが伝送されるように前記第2インターフェース部を制御するローカル伝送制御部と、
前記第1及び第2インターフェース部に連結され、前記DMA承認信号に応答してイネーブルされる3状態の入出力ドライバとを含むことを特徴とする請求項22に記載のマルチチップシステム。 - 前記第2メモリコントローラはパッドに連結された3状態のバッファを含み、
前記3状態のバッファは前記DMA承認信号に応答してフローティング状態になることを特徴とする請求項30に記載のマルチチップシステム。 - 前記第1メモリチップはNANDフラッシュメモリチップであり、
前記第2メモリチップはDRAMチップであり、
前記第1インターフェース部はNORフラッシュインターフェース部であり、
前記第2インターフェース部はDRAMインターフェース部であることを特徴とする請求項30に記載のマルチチップシステム。 - メモリコントローラ、第1及び第2メモリチップを含むマルチチップシステムのデータ伝送方法において、
a)前記第1メモリチップに前記メモリコントローラからローカル伝送情報が入力される段階と、
b)前記第1メモリチップが前記ローカル伝送情報に応答して前記第2メモリチップにデータが直接伝送されるように前記第2メモリチップを制御する段階とを含むことを特徴とするデータ伝送方法。 - 前記b)段階は、
b1)前記ローカル伝送情報に応答してデータ伝送を用意する段階と、
b2)データ伝送の用意が完了したかを確認し、前記第2メモリチップに命令を提供する段階とを含むことを特徴とする請求項33に記載のデータ伝送方法。 - c)前記第1及び第2メモリチップを直接連結するメモリバスを経由して、前記第1メモリチップから前記第2メモリチップにデータが伝送される段階とをさらに含むことを特徴とする請求項33に記載のデータ伝送方法。
- 前記ローカル伝送情報は、ローカル伝送命令、ソース及びターゲットアドレス、及び伝送するデータのサイズを含むことを特徴とする請求項33に記載のデータ伝送方法。
- ホストシステム、第1及び第2メモリチップ、及び前記第1及び第2メモリチップを直接連結するメモリバスを含むマルチチップシステムのデータ伝送方法において、
a)前記第1メモリチップに前記ホストシステムからローカル伝送情報が入力される段階と、
b)前記ホストシステムが前記第1及び第2メモリチップをアクセスすることができないように、前記第1メモリチップが前記ローカル伝送情報に応答して前記ホストシステムにDMA要求信号を提供する段階と、
c)データが前記メモリバスを経由して前記第2メモリチップに直接伝送されるように、前記第1メモリチップが前記ホストシステムから入力されたDMA承認信号に応答して前記第2メモリチップに命令を提供する段階とを含むことを特徴とするデータ伝送方法。 - 前記c)段階は、
c1)前記ローカル伝送情報に応答してデータ伝送を準備する段階と、
c2)データ伝送の準備が完了したか否かを確認し、前記第2メモリチップに命令を提供する段階とを含むことを特徴とする請求項37に記載のデータ伝送方法。 - d)前記第1及び第2メモリチップを直接連結するメモリバスを経由して、前記第1メモリチップから前記第2メモリチップにデータが伝送される段階とをさらに含むことを特徴とする請求項37に記載のデータ伝送方法。
- 前記ローカル伝送情報は、ローカル伝送命令、ソース及びターゲットアドレス、及び伝送するデータのサイズを含むことを特徴とする請求項37に記載のデータ伝送方法。
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