JP2004046854A - マルチチップ - Google Patents

Abstract

【課題】内蔵された各チップの性能を十分に動作させることができるマルチチップを提供する。
【解決手段】本発明のマルチチップは、第１チップ選択信号によりイネーブルされ、第１レディー／ビジー信号に自己の状態を知らせる第１チップと、第２チップ選択信号によりイネーブルされ、第２レディー／ビジー信号に自己の状態を知らせる第２チップとを含み、外部ホストとの相互動作のために、制御信号が第１及び第２チップに連結される。本発明のマルチチップによれば、マルチチップに内蔵されるチップに各々対応されて、該当のチップの状態を示すレディー／ビジー信号を有し、レディー状態のチップは、他のチップのビジー状態が終わることを待つ必要なしに外部ホストから命令される動作を実行することができる。これにより、マルチチップを内蔵するメモリシステムは、従来のＴｌｏｓｓのような時間の損失を無くすことができ、メモリシステムの性能が向上する。
【選択図】　　　図３

Description

【０００１】
【発明が属する技術分野】
本発明は半導体メモリ装置に関するものであり、特に、多数の不揮発性メモリ装置で構成されるマルチチップに関するものである。
【０００２】
【従来の技術】
最近、電気的にプログラム／消去可能な不揮発性メモリ装置の需要が増加している。特に、大容量のデータを貯蔵するためのメモリセルの高集積化と高速動作のための高性能化を揃えた不揮発性メモリ装置は、さらに脚光を浴びている。デジタルマルチメディアの中のデータ貯蔵装置であるソリッド−ステート−ディスク（Ｓｏｌｉｄ−Ｓｔａｔｅ−Ｄｉｓｋ：以下“ＳＳＤ”という）と、拡張メモリカードでの高容量を実現するために、多数の不揮発性メモリ装置を一つのチップに内蔵するマルチチップが開発されている。
【０００３】
図１は従来のマルチチップを含むメモリシステムを示す図面である。図１を参照すれば、マルチチップ１００の内部には第１チップと第２チップ１０２、１０４が含まれ、ホスト１１０とマルチチップ１００は、制御信号ＣＮＴとレディー／ビジー信号Ｒ／Ｂ、入出力バスＩ／０ＢＵＳ、及びチップイネーブル信号ＣＥ１、ＣＥ２を通じて連結される。第１チップイネーブル信号ＣＥ１は、第１チップ１０２を選択する信号であり、第２チップイネーブル信号ＣＥ２は、第２チップ１０４を選択する信号である。レディー／ビジー信号Ｒ／Ｂは第１チップ１０２と第２チップ１０４に連結され、第１チップ１０２の状態を示す第１レディー／ビジー信号Ｒ／Ｂ１と、第２チップ１０４の状態を示す第２レディー／ビジー信号Ｒ／Ｂ２と、連結される。図１のメモリシステムの動作タイミングは、図２の通りである。
【０００４】
図２を参照すれば、入出力バスＩ／０ＢＵＳのデータローディングに先立って、メモリシステムのセットアップコマンドと第１及び第２チップに各々対応されるアドレスが入力される。次に、第１及び第２チップに対応されるデータが入力され、ＤＡＴＡ１０、ＤＡＴＡ１１、ＤＡＴＡ１２データは第１チップに対応され、ＤＡＴＡ２０、ＤＡＴＡ２１、ＤＡＴＡ２２データは第２チップに対応される。例えば、入出力ラインＩ／０ＢＵＳにローディングされるＤＡＴＡ１０乃至ＤＡＴＡ２２データが、第１及び第２チップ（１０２、１０４、図１）に各々プログラミングされるデータと仮定すれば、ＤＡＴＡ１０、ＤＡＴＡ１１、ＤＡＴＡ１２データが第１チップ（１０２、図１）に完全にプログラムされるまで、第１レディー／ビジー信号Ｒ／Ｂ１は、ローレベルで活性化される区間ＢＵＳＹ＿１０、ＢＵＳＹ＿１１、ＢＵＳＹ１２を有する。そして、ＤＡＴＡ２０、ＤＡＴＡ２１、ＤＡＴＡ２２データが第２チップ（１０４、図１）に完全にプログラムされるまで、第２レディー／ビジー信号Ｒ／Ｂ２は、ローレベルで活性化される区間ＢＵＳＹ＿２０、ＢＵＳＹ＿２１、ＢＵＳＹ＿２２を有する。これによって、マルチチップ１００の出力であるレディー／ビジー信号Ｒ／Ｂは、第１レディー／ビジー信号Ｒ／Ｂ２と第２レディー／ビジー信号Ｒ／Ｂ２のうちいずれか一つでもローレベルで活性化されれば、ローレベルで発生する。ローレベルのレディー／ビジー信号Ｒ／Ｂは、マルチチップ（１００、図１）の状態がビジー（ｂｕｓｙ）状態なので、他の命令を実行することができないことを示す。
【０００５】
ところで、このようなメモリシステムはマルチチップ（１００、図１）内の第１チップ（１０２、図１）が、ビジー状態が終わって他の命令を受け入れることができるレディー状態にあるにもかかわらず、マルチチップ（１００、図１）内の第２チップ（１０４、第１）のビジー状態により発生するマルチチップ１００のレディー／ビジー信号Ｒ／Ｂによって、第１チップ（１０２、図１）は、第２チップ（１０４、図１）のビジー状態が終わるまで、Ｔｌｏｓｓ時間の間待たなければならない。このＴｌｏｓｓ時間は、メモリシステムの立場では、一種の時間の損失になって、マルチチップの性能を低下させる要因になる。
【０００６】
したがって、内蔵された各チップの性能を十分に動作させることができるマルチチップが要求される。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、内蔵された各チップの性能を十分に動作させることができるマルチチップを提供することにある。
【０００８】
【課題を解決するための手段】
上述の目的を達成するために、一実施の形態による本発明は、多数のチップを内蔵するマルチチップにおいて、第１チップ選択信号によりイネーブルされ、第１レディー／ビジー信号に自己の状態を知らせる第１チップと、第２チップ選択信号によりイネーブルされ、第２レッディー／ビジー信号に自己の状態を知らせる第２チップとを含む。マルチチップは、外部ホストとの相互動作のために、制御信号が第１及び第２チップに連結される。
【０００９】
他の実施の形態によるマルチチップでは、第１チップ選択信号によりイネーブルされ、第１レディー／ビジー信号に自己の状態を知らせる第１チップと第３チップが、並列に連結され、第２チップ選択信号によりイネーブルされ、第２レディー／ビジー信号に自己の状態を知らせる第２チップと第４チップが、並列に連結される。
【００１０】
したがって、本発明によれば、マルチチップに内蔵されるチップに各々対応されて、該当のチップの状態を示すレディー／ビジー信号を有する。レディー状態のチップは、他のチップのビジー状態が終わることを待つ必要なしに、外部ホストから命令される動作を実行することができる。これによって、マルチチップを内蔵するメモリシステムは、従来のＴｌｏｓｓのような時間の損失を無くすことができるので、メモリシステムの性能が向上する。
【００１１】
以下、本発明は、多数のチップを一つのパッケージに内蔵したマルチチップについて記述される。マルチチップ内に内蔵されるチップは、半導体メモリ装置のうちでも不揮発性メモリ装置である、ことを例としてあげて記述される。
【００１２】
図３は、本発明の第１実施の形態によるマルチチップを含むメモリシステムを示す図面である。マルチチップ３００は、内部的に第１及び第２チップ３０２、３０４を内蔵し、外部的に制御信号ＣＮＴ、第１チップ選択信号ＣＥ１、第２チップ選択信号ＣＥ２、第１レディー／ビジー信号Ｒ／Ｂ１、第２レディー／ビジー信号Ｒ／Ｂ２、及び入出力バスＩ／０ＢＵＳと連結される入出力データＤＩ０を通じて、ホスト３１０と連結される。ホスト３１０は、マイクロプロセッサを含み、メモリシステムを制御する。第１チップ３０２は、第１チップ選択信号ＣＥ１と第１レディー／ビジー信号Ｒ／Ｂ１に、そして第２チップ３０４は、第２チップ選択信号ＣＥ２と第２レディー／ビジー信号Ｒ／Ｂ２に各々連結され、第１及び第２チップ３０２、３０４は、制御信号ＣＮＴと入出力データＤＩ０に共通に連結される。本実施の形態のメモリシステム動作は、図４に示す。
【００１３】
図４を参照すれば、第１チップ３０２にプログラミングされる第１データＤＡＴＡ１０、ＤＡＴＡ１１、ＤＡＴＡ１２と、第２チップ０４にプログラミングされる第２データＤＡＴＡ２０、ＤＡＴＡ２１、ＤＡＴＡ２２とが、入出力バスＩ／０ＢＵＳにローディングされる。第１データＤＡＴＡ１０、ＤＡＴＡ１１、ＤＡＴＡ１２が、第１チップ３０２にプログラムされる間、第１レディー／ビジー信号Ｒ／Ｂ１が、ローレベルで活性化（ＢＵＳＹ−１０、ＢＵＳＹ＿１１、ＢＵＳＹ＿１２）されて、第１チップ３０２がビジー状態にあることを、ホスト３１０に伝達する。第２データＤＡＴＡ２０、ＤＡＴＡ２１、ＤＡＴＡ２２が、第２チップ３０４にプログラムされる間、第２レディー／ビジー信号Ｒ／Ｂ２がローレベルで活性化（ＢＵＳＹ＿２０、ＢＵＳＹ＿２１、ＢＵＳＹ＿２２）されて、第２チップ０４がビジー状態にあることをホスト３１０に伝達する。
【００１４】
したがって、本実施の形態のメモリシステムでは、第１及び第２　レディー／ビジー信号Ｒ／Ｂ１、Ｒ／Ｂ２が、第１及び第２チップ３０２、３０４の状態をホスト３１０に独立的に知らせるので、第２チップ３０４がビジー状態にあっても、第１チップ３０２がレディー状態にあれば、ホスト３１０は第１チップ３０２に命令を送ることができる。これによって、第１チップ３０２は、従来の第２チップ３０４のビジー状態が終わることを待つ必要なしに、ホスト３１０から命令される動作を実行することができる。
【００１５】
図５は、本発明の第２の実施の形態によるマルチチップを含むメモリシステムを示す図面である。図５を参照すれば、マルチチップ５００は、第１乃至第４チップ５０２、５０４、５０６、５０８を内蔵する。マルチチップ５００は、外部的に制御信号ＣＮＴ、第１チップ選択信号ＣＥ１、第２チップ選択信号ＣＥ２、第１レディー／ビジー信号Ｒ／Ｂ１、第２レディー／ビジー信号Ｒ／Ｂ２及び入出力バスＩ／０ＢＵＳと連結される入出力データＤＩ０を通じて、ホスト５１０と連結される。第１及び第２チップ５０２、５０４は、第１チップ選択信号ＣＥ１と第１レディー／ビジー信号Ｒ／Ｂ１に連結され、第３及び第４チップ５０６、５０８は、第２チップ選択信号ＣＥ２と第２レディー／ビジー信号Ｒ／Ｂ２に連結される。制御信号ＣＮＴと入出力データＤＩ０は、共通に第１乃至第４チップ５０２、５０４、５０６、５０８に連結される。
【００１６】
本実施の形態のマルチチップ５００は、図３のマルチチップ３００と比較して、図３の第１チップ３０２が第１及び第２チップ５０２、５０４で構成され、図３の第２チップ３０４が第３及び第４チップ５０６、５０８で構成される。これは、図３のマルチチップ３００に比べて２倍として、大容量化したマルチチップ５００である。そして、第１レディー／ビジー信号Ｒ／Ｂ１が第１及び第２チップ３０２、３０４の状態を、そして第２レディー／ビジー信号Ｒ／Ｂ２が第３及び第４チップ３０６、３０８の状態を、各々ホスト３１０に独立的に知らせる。第３及び第４チップ５０６、５０８がビジー状態にあっても、第１及び第２チップ５０２、５０４がレディー状態にあれば、ホスト５１０は、第１及び第２チップ５０２、５０４に命令を送ることができる。これによって、第１及び第２チップ５０２、５０４は、第３及び第４チップ５０６、５０８のビジー状態が終わることを待つ必要なしに、ホスト５１０から命令される動作を実行することができる。
【００１７】
以上、本発明について、実施の形態を挙げて記述してきたが、これは例示的なことに過ぎず、本発明の技術的思想及び範囲を制限または限定するものではない。したがって、マルチチップに内蔵されるチップに各々対応されるレディー／ビジー信号Ｒ／Ｂを置いて、各チップの状態を外部ホストで認識し制御できるようにすることは勿論である。したがって、本発明の技術的思想及び範囲を逸脱しない限度内で、多様な変化及び変更が可能であることは勿論である。
【００１８】
【発明の效果】
上述の本発明のマルチチップによれば、マルチチップに内蔵するチップに各々対応され、該当チップの状態を示すレディー／ビジー信号を有する。レディー状態のチップは、他のチップのビジー状態が終わることを待つ必要なしに、外部ホストから命令される動作を実行することができる。これによって、マルチチップを内蔵するメモリシステムは、従来のＴｌｏｓｓのような時間の損失を無くすことができるので、メモリシステムの性能が向上する。
【図面の簡単な説明】
【図１】従来のマルチチップを含むメモリシステムを示す図面である。
【図２】図１のメモリシステムの動作タイミング図を示す図面である。
【図３】本発明の第１の実施の形態によるマルチチップを含むメモリシステムを示す図面である。
【図４】図３のメモリシステムの動作タイミング図を示す図面である。
【図５】本発明の第２の実施の形態によるマルチチップを含むメモリシステムを示す図面である。

Claims (3)

1. 多数のチップを内蔵するマルチチップにおいて、
   第１チップ選択信号によりイネーブルされ、第１レディー／ビジー信号に自己の状態を知らせる第１チップと、
   第２チップ選択信号によりイネーブルされ、第２レディー／ビジー信号に自己の状態を知らせる第２チップと、を具備する、ことを特徴とするマルチチップ。
2. 前記マルチチップは、
   外部ホストとの相互動作のために制御信号が前記第１及び第２チップに連結される、ことを特徴とする請求項１に記載のマルチチップ。
3. 前記マルチチップは、
   前記第１チップ選択信号によりイネーブルされ、前記第１レディー／ビジー信号に自己の状態を知らせ、前記第１チップと並列に連結される第３チップと、
   前記第２チップ選択信号によりイネーブルされ、前記第２レディー／ビジー信号に自己の状態を知らせ、前記第２チップと並列に連結される第４チップと、をさらに具備する、ことを特徴とする請求項１に記載のマルチチップ。

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