JP5053552B2 - 異種の非揮発性メモリを持つデータ記憶装置とその駆動方法 - Google Patents

Description

本発明は、外部装置から提供されるデータを記憶できるデータ記憶装置、及びその駆動方法に係り、特に、異種の非揮発性メモリを持つデータ記憶装置とその駆動方法に関する。

データ記憶装置は、外部から入力されるデータアクセス命令によってメモリへのアクセスを遂行してデータを記憶するか、記憶されたデータを読出す。 データ記憶装置は、 データを記憶できるメモリとメモリへのアクセスを制御する回路で構成されるのが一般的である。データ記憶装置のメモリは、非揮発性メモリとして具現され、電源の供給が遮断される場合にもデータを有効に記憶する。

非揮発性メモリは動作速度によって、大きく低速メモリと高速メモリとに分けられうる。この時、低速メモリの例としては、ナンド型フラッシュメモリが挙げられる。ナンド型フラッシュメモリは、相対的に大容量に具現され、低価である一方、データアクセス速度が落ちる短所を持つ。そして、高速メモリの例としては、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ)、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）等が挙げられる。 ＦＲＡＭなどのメモリは、データをランダム（ｒａｎｄｏｍ）にアクセスするために、データアクセス速度がナンド型フラッシュメモリに比べて１０００倍位速い。但し、ＦＲＡＭなどは相対的に大容量に具現され難く、高価である短所を持つ。

一方、データは、大きくユーザーデータとメタデータとで分けられうる。ユーザーデータは、ユーザによって生成されるデータであり、メタデータは、ＦＡＴ（Ｆｉｌｅ Ａｌｌｏｃａｔｉｏｎ Ｔａｂｌｅ）のようなデータの記憶位置などのデータ属性に関するデータである。この時、ユーザーデータは相対的に一度にアクセスするデータの大きさが大きく、相対的に低いアクセス頻度を有する。メタデータは相対的に一度にアクセスするデータの大きさが小さく、相対的に高いアクセス頻度を有する。

図１は、従来のデータ記憶装置を示す図面である。図１を参照すれば、従来のデータ記憶装置１０は、データの記憶に関与するメモリー１２が同種のナンド型フラッシュメモリだけで構成されている。このような場合、メタデータのような小さな単位で頻繁にアクセスが発生するデータに対するアクセス処理が遅延される。それ故に、従来のデータ記憶装置１０では、全体的にデータの処理能力が低下する問題点が発生する。

したがって、本発明の目的は、従来技術の問題点を解決するためのものであって、データアクセス速度を向上するデータ記憶装置及びその駆動方法を提供するところにある。

前記のような技術的課題を達成するための本発明の一面は、外部装置から提供されるデータを記憶できるデータ記憶装置に関する。本発明のデータ記憶装置は、相対的に速いアクセス速度を持つ高速メモリと相対的に鈍いアクセス速度を持つ低速メモリを含むメモリブロックであって、前記高速メモリと前記低速メモリは、前記データの記憶が可能な非揮発性メモリである前記メモリブロックと、前記外部装置から提供される前記データをアクセス頻度によってビジーデータ及びフリーデータを含むデータグループに分類するデータ分類部であって、前記ビジーデータは相対的に頻繁なアクセスが発生する属性を持って、前記フリーデータは相対的に稀なアクセスが発生する属性を持つ前記データ分類部と、前記データ分類部から提供されるデータを前記メモリブロックに記憶されるように制御するが、前記ビジーデータは前記高速メモリに、前記フリーデータは前記低速メモリに優先的に記憶されるように制御するメモリ制御部と、を備える。

前記のような他の技術的課題を達成するための本発明の他の一面は、相対的に速いアクセス速度を持つ高速メモリと相対的に鈍いアクセス速度を持つ低速メモリを含むメモリブロックを持つデータ記憶装置の駆動方法に関する。本発明のデータ記憶装置の駆動方法は、前記データを受信する段階と、受信される前記データをアクセス頻度によってビジーデータ及びフリーデータを含むデータグループに分類する段階であって、前記ビジーデータは相対的に頻繁なアクセスが発生する属性を持って、前記フリーデータは相対的に稀なアクセスが発生する属性を持つ前記データグループに分類する段階と、分類された前記データを前記メモリブロックに供給するが、前記ビジーデータを前記高速メモリに、前記フリーデータを前記低速メモリに優先的に供給する段階と、前記供給されるデータを前記メモリブロックに記憶する段階と、を含む。

前記のような本発明のデータ記憶装置１００及びその駆動方法によれば、前記フリーデータ（ＦＤＴＡ）は、アクセス速度は鈍いが大容量である低速メモリに優先的に記憶される。一方、ビジーデータ（ＢＤＴＡ）は、相対的に小容量であるが、データアクセス速度が速い高速メモリに優先的に記憶される。従って、本発明のデータ記憶装置１００及びその駆動方法によれば、制限されたリソース（ｒｅｓｏｕｒｃｅ）からでもデータ記憶装置のデータアクセス速度を向上できる。

また、本発明のデータ記憶装置１００及びその駆動方法によれば、ビジーデータを記憶するための前記高速メモリの記憶空間が不足になる場合には、低速メモリに取り替えて記憶することが可能である。従って、本発明のデータ記憶装置１００及びその駆動方法によれば、ＦＡＴ（Ｆｉｌｅ Ａｌｌｏｃａｔｉｏｎ Ｔａｂｌｅ）のようなデータの属性情報を記憶するためのメモリ空間が流動的であるので、メモリ空間の浪費を防止できる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。各図面を理解する場合、同一な部材は可能な限り同一の参照符号で図示してあることに留意しなければならない。そして、本発明の要旨を不要にぼかす恐れがあると判断される公知機能及び構成に対する詳細な記述は省略する。

以下、添付した図面を参考して本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。

図２は、本発明の一実施形態によるデータ記憶装置１００を示すブロック図である。図２を参照すれば、外部装置から提供されるデータ（ＤＴＡ）を記憶できる本発明のデータ記憶装置１００は、メモリブロック１２０、データ分類部１４０及びメモリ制御部１６０を含む。

前記メモリブロック１２０は、高速メモリ１２２と低速メモリ１２４を含む。前記高速メモリ１２２は相対的に速いアクセス速度、即ち、データ処理速度を持って、前記低速メモリ１２４は鈍いアクセス速度を持つ。望ましくは、前記高速メモリ１２２と前記低速メモリ１２４は、前記データ（ＤＴＡ）の記憶が可能な非揮発性メモリである。

前記データ分類部１４０は、前記データ（ＤＴＡ）をアクセス頻度によるデータグループに分類する。このようなデータグループには、ビジーデータ（ｂｕｓｙ ｄａｔａ、ＢＤＴＡ）及びフリーデータ（ｆｒｅｅ ｄａｔａ、ＦＤＴＡ）が含まれる。本実施形態で、前記ビジーデータ（ＢＤＴＡ）は相対的に頻繁なアクセスが発生する属性を持って、前記フリーデータ（ＦＤＴＡ）は相対的に鈍いアクセスが発生する属性を持つ。

前記メモリ制御部１６０は、前記データ分類部１４０から提供されるデータ（ＢＤＴＡ、 ＦＤＴＡ）を前記メモリブロック１２０に記憶されるように制御する。但し、前記ビジーデータ（ＢＤＴＡ）は、前記高速メモリ１２２に優先的に記憶されるように制御して、前記フリーデータ（ＦＤＴＡ）は、前記低速メモリ１２４に優先的に記憶されるように制御する。

本発明の望ましい実施形態によれば、前記メモリ制御部１６０は、所定の高速メモリ制御手段１６２と所定の低速メモリ制御手段１６４を含む。前記高速メモリ制御手段１６２は、前記ビジーデータ（ＢＤＴＡ）を優先的に受信して、受信される前記ビジーデータ（ＢＤＴＡ）を前記高速メモリ１２２に提供する。この場合、前記高速メモリ制御手段１６２は、前記ビジーデータ（ＢＤＴＡ）の受信に応答して活性化される高速制御信号（ＨＣＯＮ）を前記高速メモリ１２２に提供して、前記ビジーデータ（ＢＤＴＡ）が前記高速メモリ１２２に記憶されるように制御する。同じ方法で、前記低速メモリ制御手段１６４は前記フリーデータ（ＦＤＴＡ）を優先的に受信して、受信される前記フリーデータ（ＦＤＴＡ）を前記低速メモリ１２４に提供する。この場合、前記低速メモリ制御手段１６４は、前記フリーデータ（ＦＤＴＡ）の受信に応答して活性化される低速制御信号（ＬＣＯＮ）を前記低速メモリ１２４に提供して、前記フリーデータ（ＦＤＴＡ）が前記低速メモリ１２４に記憶されるように制御する。

本発明のさらに望ましい実施形態によれば、前記メモリ制御部１６０は、所定のデータ分配手段１６６をさらに備える。前記データ分配手段１６６は、受信される前記ビジーデータ（ＢＤＴＡ）を優先的に前記高速メモリ制御手段１６２に分配する。しかし、前記高速メモリ１２２でのデータ記憶空間の確保に失敗した場合、前記データ分配手段１６６は、前記ビジーデータ（ＢＤＴＡ）を前記低速メモリ制御手段１６４に分配する。

本明細書では、説明の便宜のために、前記高速メモリ制御手段１６２に提供されるビジーデータに対しては、参照符号ＢＤＴＡ１が付与され、前記低速メモリ制御手段１６４に提供されるビジーデータに対しては、参照符号ＢＤＴＡ２が付与される。

前記低速メモリ制御手段１６４は、前記データ分配手段１６６から分配される前記ビジーデータ（ＢＤＴＡ２）を受信する。また、受信される前記ビジーデータ（ＢＤＴＡ２）が前記低速メモリ１２４に記憶されるように制御するために、前記低速制御信号（ＬＣＯＮ）を活性化する。

本発明の望ましい実施形態によれば、前記低速メモリ１２４は、ナンド型フラッシュメモリを含んで、前記高速メモリ１２２は、前記低速メモリ１２４と相異なる種類の非揮発性メモリを含む。前記低速メモリ１２４と相異なる種類の非揮発性メモリは、ＦＲＡＭ、ＰＲＡＭでもよい。

本発明の望ましい実施形態によれば、前記ビジーデータ（ＢＤＴＡ）は、ＦＡＴ（Ｆｉｌｅ Ａｌｌｏｃａｔｉｏｎ Ｔａｂｌｅ）のようにデータの記憶位置などを表わすデータ属性に関するメタデータであることがあって、前記フリーデータ（ＦＤＴＡ）は、ユーザによって生成されるユーザーデータであることがある。

本実施形態で、前記各メモリ制御手段１６２、１６４と前記各メモリ１２２、１２４の間の前記データ（ＢＤＴＡ１、ＢＤＴＡ２、ＦＤＴＡ）の交換は、それぞれの個別的なラインによるか、前記各メモリ制御手段１６２、１６４と前記各メモリ１２２、１２４のチップのピン数を減らすために前記ピンのうち、一部のピンを共有できる一つのバスシステムによりなされてもよい。

本発明の望ましい実施形態によれば、前記データ記憶装置１００は前記外部装置とインターフェースし、入出力されるデータをバッファリングする入出力インターフェース部１８０をさらに備える。コンピューター補助記憶装置では、外部装置とのインターフェースのためにＡＴＡインターフェースによる接続も可能である。

一方、前記メモリブロック１２０の高速及び低速メモリ１２２、１２４に記憶されたデータは、高速及び低速メモリ制御手段１６２、１６４と入出力インターフェース部１８０を通じて外部装置に読出されうる。このような外部装置へのデータ読出過程は、当業者には自明な事実なので、本明細書では、それに対する具体的な記述は省略する。

図３は、図２のメモリブロック１２０を示す図面である。図３を参照すれば、前記メモリブロック１２０は高速メモリ１２２と低速メモリ１２４を含む。一般的に、前記フリーデータ（ＦＤＴＡ）に対する記憶は前記低速メモリ１２４でなされ、前記ビジーデータ（ＢＤＴＡ）に対する記憶は前記高速メモリ１２２でなされる。しかし、前記ビジーデータ（ＢＤＴＡ）の記憶の時に、前記高速メモリ１２２でのデータ記憶空間の確保に失敗した場合には、前記データ分配手段１６６は前記ビジーデータ（ＢＤＴＡ）を前記低速メモリ制御手段１６４に分配する。前記データ分配手段１６６が分配する前記ビジーデータ（ＢＤＴＡ２）の記憶は、前記低速メモリ制御手段１６４によって前記低速メモリ１２４でなされる。本実施形態で、前記高速メモリ１２２でのデータ記憶空間の確保が失敗した場合、所定のメモリフル信号（ＸＭＦＵＬ）の活性化によって、前記データ分配手段１６６が制御される。前記メモリフル信号（ＸＭＦＵＬ）は、前記高速メモリ１２２へのデータ記憶可能容量の状態を把握している外部の処理装置（図示せず）から提供されうる。一方、前記外部の処理装置（図示せず）は、前記データ記憶装置１００が含まれるシステムの運用体制であることができるし、前記運用体制が前記メモリフル信号（ＸＭＦＵＬ）を前記データ分配手段１６６に提供する過程は、当業者に容易なことなので、それに対する具体的な記述は省略される。また、前記データ分配手段１６６及び前記外部の処理装置（図示せず）の具現も、当業者に容易なことなので、それに対する具体的な記述は省略される。

図４は、本発明の一実施形態によるデータ記憶装置１００の駆動方法を示すフローチャートである。図４を参照すれば、先に、Ｓ２１０段階で、本発明のデータ記憶装置１００は、外部装置からデータ（ＤＴＡ）を受信する。 Ｓ２３０段階では、前記データ（ＤＴＡ）が受信された場合、前記データ分類部１４０で、受信される前記データ（ＤＴＡ）は、アクセス頻度によってビジーデータ（ＢＤＴＡ）とフリーデータ（ＦＤＴＡ）を含むデータグループに分類される。前述したように、前記ビジーデータ（ＢＤＴＡ）は相対的に頻繁なアクセスが発生する属性を持って、前記フリーデータ（ＦＤＴＡ）は相対的に稀なアクセスが発生する属性を持つ。

Ｓ２５０段階では、分類された前記データ（ＢＤＴＡ、ＦＤＴＡ）を前記メモリブロック１２０に供給する。この時、前記ビジーデータ（ＢＤＴＡ）は前記高速メモリ１２２に、前記フリーデータ（ＦＤＴＡ）を前記低速メモリ１２４に優先的に供給する動作を遂行する。

Ｓ２５０段階は、Ｓ２５１段階、Ｓ２５３段階、Ｓ２５５段階及びＳ２５７段階を含む。先に、Ｓ２５１段階では、前記Ｓ２３０段階で分類されるデータが前記ビジーデータ（ＢＤＴＡ）であるかが判断される。そして、前記ビジーデータ（ＢＤＴＡ）の場合、Ｓ２５３段階では、前記高速メモリ１２２でのデータ記憶空間が確保されるかが判断される。もし、前記高速メモリ１２２でのデータ記憶空間が確保される場合には、受信されるビジーデータ（ＢＤＴＡ）が前記高速メモリ１２２に提供される（Ｓ２５５段階）。

一方、Ｓ２５１段階でビジーデータではないことが判断された場合、受信されるフリーデータ（ＦＤＴＡ）は前記低速メモリ１２４に供給される（Ｓ２５７段階）。また、Ｓ２５３段階で前記高速メモリ１２２でのデータ記憶空間の確保に失敗した場合にも、受信されるビジーデータ（ＢＤＴＡ２）は前記低速メモリ１２４に供給される（Ｓ２５７段階）。

Ｓ２９０段階で、前記メモリブロック１２０に供給されるデータが前記メモリブロック１２０に記憶される。すなわち、高速メモリ１２２は、前記高速制御信号（ＨＣＯＮ）に応答してアクセスされて、前記ビジーデータ（ＢＤＴＡ１）を記憶する（Ｓ２９１段階）。低速メモリ１２４は前記低速制御信号（ＬＣＯＮ）に応答してアクセスされて、前記フリーデータ（ＦＤＴＡ）または前記ビジーデータ（ＢＤＴＡ２）を記憶する（Ｓ２９３段階）。

本発明は、図面に図示された一実施形態を参考に説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求範囲の技術的思想によって決まるべきである。

本発明は、データアクセス速度を向上させることができ、メモリ空間の浪費を防止できるもので、データ記憶装置に適用可能である。

本発明の詳細な説明で使用される図面をより充分に理解するために、各図面の簡単な説明が提供される。
従来のデータ記憶装置を示す図面である。 本発明の一実施形態によるデータ記憶装置を示すブロック図である。 図２のメモリブロックを示す図面である。 本発明の一実施形態によるデータ記憶装置の駆動方法を示すフローチャートである。

符号の説明

ＢＤＴＡ ビジーデータ
ＨＣＯＮ 高速制御信号
ＦＤＴＡ フリーデータ
ＬＣＯＮ 低速制御信号
ＸＭＦＵＬ メモリフル信号

Claims (7)

1. 外部装置から提供されるデータを記憶できるデータ記憶装置において、相対的に速いアクセス速度を持つ高速メモリと相対的に鈍いアクセス速度を持つ低速メモリを含むメモリブロックであって、前記高速メモリと前記低速メモリは、前記データの記憶が可能な非揮発性メモリである前記メモリブロックと、
   前記外部装置から提供される前記データをアクセス頻度によってビジーデータ及びフリーデータを含むデータグループに分類するデータ分類部であって、前記ビジーデータは相対的に頻繁なアクセスが発生する属性を持って、前記フリーデータは相対的に稀なアクセスが発生する属性を持つ前記データ分類部と、
   前記データ分類部から提供されるデータを前記メモリブロックに記憶されるように制御するが、前記ビジーデータは前記高速メモリに、前記フリーデータは前記低速メモリに優先的に記憶されるように制御するメモリ制御部と、を備え、
   前記メモリ制御部は、
   前記ビジーデータを優先的に受信して、受信される前記ビジーデータを前記高速メモリで提供する高速メモリ制御手段であって、前記ビジーデータの受信に応答して活性化される高速制御信号を前記高速メモリに提供して、前記ビジーデータが前記高速メモリに記憶されるように制御する前記高速メモリ制御手段と、
   前記フリーデータを優先的に受信して、受信される前記フリーデータを前記低速メモリで提供する低速メモリ制御手段であって、前記フリーデータの受信に応答して活性化される低速制御信号を前記低速メモリに提供して、前記フリーデータが前記低速メモリに記憶されるように制御する前記低速メモリ制御手段と、
   受信される前記ビジーデータを優先的に前記高速メモリ制御手段に分配するが、前記高速メモリでのデータ記憶空間の確保に失敗した場合、前記ビジーデータを前記低速メモリ制御手段に分配するデータ分配手段と、を備え、
   前記低速メモリ制御手段は、
   前記データ分配手段で分配される前記ビジーデータを受信して、受信される前記ビジーデータが前記低速メモリに記憶されるように制御するために、前記低速制御信号を活性化する
   ことを特徴とするデータ記憶装置。
2. 前記低速メモリは、ナンド型フラッシュメモリを含んで、前記高速メモリは、前記低速メモリと相異なる種類の非揮発性メモリを含むことを特徴とする請求項１に記載のデータ記憶装置。
3. 前記ビジーデータは、データの属性を表わすメタデータを含み、前記フリーデータは、ユーザによって生成されるユーザーデータを含むことを特徴とする請求項１に記載のデータ記憶装置。
4. 前記データ記憶装置は、前記外部装置とインターフェースして、入出力されるデータをバッファリングする入出力インターフェース部をさらに備えることを特徴とする請求項１に記載のデータ記憶装置。
5. 外部装置から提供されるデータを記憶できるデータ記憶装置の駆動方法であって、相対的に速いアクセス速度を持つ高速メモリと相対的に鈍いアクセス速度を持つ低速メモリを含む、メモリブロックを含む前記データ記憶装置の駆動方法において、
   前記データを受信する段階と、
   受信される前記データをアクセス頻度によってビジーデータ及びフリーデータを含むデータグループに分類する段階であって、前記ビジーデータは相対的に頻繁なアクセスが発生する属性を持って、前記フリーデータは相対的に稀なアクセスが発生する属性を持つ前記データグループに分類する段階と、
   分類された前記データを前記メモリブロックに供給するが、前記ビジーデータを前記高速メモリに、前記フリーデータを前記低速メモリに優先的に供給する段階と、
   前記供給されるデータを前記メモリブロックに記憶する段階と、を備え、
   前記ビジーデータを前記高速メモリに優先的に供給する処理は、前記ビジーデータを優先的に受信して、受信される前記ビジーデータを前記高速メモリで提供する高速メモリ制御手段であって、前記ビジーデータの受信に応答して活性化される高速制御信号を前記高速メモリに提供して、前記ビジーデータが前記高速メモリに記憶されるように制御する前記高速メモリ制御手段によって制御され、
   前記フリーデータを前記低速メモリに優先的に供給する処理は、前記フリーデータを優先的に受信して、受信される前記フリーデータを前記低速メモリで提供する低速メモリ制御手段であって、前記フリーデータの受信に応答して活性化される低速制御信号を前記低速メモリに提供して、前記フリーデータが前記低速メモリに記憶されるように制御する前記低速メモリ制御手段によって制御され、
   前記優先的に供給する段階は、
   前記データグループに分類する段階で、分類されるデータが前記ビジーデータであるかを判断する段階と、
   分類されるデータが前記ビジーデータであれば、前記高速メモリでのデータ記憶空間の確保が失敗であるかを判断する段階と、
   前記高速メモリでの記憶空間の確保が失敗であれば、前記ビジーデータを前記低速メモリに供給する段階と、を備える
   ことを特徴とするデータ記憶装置の駆動方法。
6. 前記低速メモリは、ナンド型フラッシュメモリを含んで、前記高速メモリは、前記低速メモリと相異なる種類の非揮発性メモリを含むことを特徴とする請求項５に記載のデータ記憶装置の駆動方法。
7. 前記ビジーデータは、データの属性を表わすメタデータを含み、前記フリーデータは、ユーザによって生成されるユーザーデータを含むことを特徴とする請求項５に記載のデータ記憶装置の駆動方法。