KR20110048304A - 솔더 리플로우에서 코드 데이터의 손실을 방지할 수 있는 방법과 그 장치들 - Google Patents

솔더 리플로우에서 코드 데이터의 손실을 방지할 수 있는 방법과 그 장치들 Download PDF

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Abstract

반도체 장치가 개시된다. 상기 반도체 장치는 프로그램 코드가 저장된 제1비휘발성 메모리; 및 솔더 리플로우 후에 상기 제1비휘발성 메모리에 저장된 상기 프로그램 코드를 제2비휘발성 메모리로 복사하기 위한 프로세서를 포함한다. 상기 프로세서는 상기 프로세서의 부팅이 종료된 후, 상기 제1비휘발성 메모리에 저장된 상기 프로그램 코드를 상기 제2비휘발성 메모리로 복사한다.
솔더 리플로우, PRAM, 플래시 메모리

Description

솔더 리플로우에서 코드 데이터의 손실을 방지할 수 있는 방법과 그 장치들 {Method for prevention of losing code data in solder reflow and devices using same}
본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 IR 리플로우에서 코드 데이터의 손실을 방지할 수 있는 방법, 및 상기 방법을 사용할 수 있는 반도체 장치들에 관한 것이다.
솔더 리플로우(solder reflow)는 PCB와 SMD들(Surface Mount Devices)을 전기적으로 접속하기 위하여 솔더 페이스트(solder paste)를 녹여서 상기 SMD들을 상기 PCB에 고정하는 것을 말한다. 상기 솔더 리플로우는 적외선 램프를 이용한 적외선(IR) 리플로우와 대류를 이용하는 대류 리플로우(Convection Reflow)가 있다.
본 발명이 이루고자 하는 기술적인 과제는 솔더 리플로우 공정에서 코드 데이터의 손실을 방지할 수 있는 방법과 상기 방법을 사용할 수 있는 반도체 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 장치의 프로그램 코드 처리 방법은 솔더 리플로우 전에 프로그램 코드를 제1비휘발성 메모리에 라이트하는 단계; 및 상기 솔더 리플로우 후에 상기 제1비휘발성 메모리에 라이트된 프로그램 코드를 제2비휘발성 메모리에 복사하는 단계를 포함한다.
상기 제2비휘발성 메모리는 상 변화 메모리(phase change memory)이다.
상기 반도체 장치의 프로그램 코드 처리 방법은 상기 프로그램 코드가 상기 제2비휘발성 메모리로 완전히 복사된 후 상기 제1비휘발성 메모리에 저장된 상기 프로그램 코드를 삭제하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 반도체 장치는 프로그램 코드가 저장된 제1비휘발성 메모리; 및 솔더 리플로우 후에 상기 제1비휘발성 메모리에 저장된 상기 프로그램 코드를 제2비휘발성 메모리로 복사하기 위한 프로세서를 포함한다.
상기 프로세서는 상기 프로세서의 부팅이 종료된 후, 상기 제1비휘발성 메모리에 저장된 상기 프로그램 코드를 상기 제2비휘발성 메모리로 복사한다.
상기 프로세서는 상기 프로그램 코드가 상기 제2비휘발성 메모리로 완전히 복사된 후 상기 제1비휘발성 메모리에 저장된 상기 프로그램 코드를 삭제한다.
상기 반도체 장치는 MCP(multi chip package)일 수 있다. 상기 솔더 리플로우는 적외선(IR) 리플로우일 수 있다.
상기 반도체 장치는 멀티 포트 메모리 장치를 더 포함하고, 상기 멀티 포트 메모리 장치는, 액세스 권한에 따라 CPU 또는 상기 프로세서에 의하여 액세스될 수 있는 공유 메모리 뱅크를 포함하며, 상기 CPU로부터 출력된 상기 프로그램 코드는 상기 CPU의 제어 하에 상기 공유 메모리 뱅크에 라이트되고, 상기 공유 메모리 뱅크에 라이트된 프로그램 코드는 상기 프로세서의 제어 하에 상기 제1비휘발성 메모리에 라이트된다.
본 발명의 실시 예에 따른 반도체 시스템은 반도체 장치; 및 상기 반도체 장치의 동작을 제어하기 위한 CPU를 포함한다. 상기 반도체 장치는 프로그램 코드가 저장된 제1비휘발성 메모리; 및 솔더 리플로우 후에 상기 제1비휘발성 메모리에 저장된 상기 프로그램 코드를 제2비휘발성 메모리로 복사하기 위한 프로세서를 포함한다.
상기 반도체 장치는 상기 CPU에 의하여 액세스될 수 있는 제1메모리 뱅크; 상기 프로세서에 의하여 액세스될 수 있는 제2메모리 뱅크; 액세스 권한에 따라 상기 CPU 또는 상기 프로세서에 의하여 액세스될 수 있는 공유 메모리 뱅크를 포함하며, 외부로부터 입력된 상기 프로그램 코드는 상기 공유 메모리 뱅크에 라이트되고, 상기 공유 메모리 뱅크에 라이트된 프로그램 코드는 상기 프로세서의 제어 하에 상기 제1비휘발성 메모리에 라이트된다.
상기 반도체 시스템은 이동 전화기, PDA, PMP, 디지털 카메라, 또는 메모리 카드일 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 솔더 리플로우에서 코드 데이터가 손실되는 것을 방지하는 효과가 있다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이 다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 동작을 설명하기 위한 플로우차트이고, 도 2는 IR 리플로우 전에 프로그램 코드를 플래시 메모리에 라이트하는 과정을 설명하기 위한 블록도이고, 도 3은 IR 리플로우 후에 플래시 메모리에 라이트된 프로그램 코드를 PRAM으로 라이트하는 과정을 설명하기 위한 블록도이다.
도 1부터 도 3을 참조하면, 반도체 장치(10)는 CPU(12), 제1비휘발성 메모리(14), 및 제2비휘발성 메모리(16)를 포함한다.
프로그램 장치로부터 출력된 프로그램 코드는 CPU(12)의 제어 하에 제1비휘발성 메모리(14)의 특정 영역에 라이트된다(S10). 제1비휘발성 메모리(14)는 플래시 메모리 또는 EEPROM으로 구현될 수 있다.
그 후, 반도체 장치(10)를 PCB에 접속시키기 위한 IR 리플로우가 수행된다 (S20). 상기 IR 리플로우는 적외선 램프와 같은 열원으로부터 발생한 열에너지를 상기 PCB기판에 전달하는 방법을 사용하여 반도체 장치(10)를 상기 PCB 기판에 전기적으로 고정하는 과정을 말한다.
상기 IR 리플로우가 수행되고 반도체 장치(10)에 대한 부팅, 예컨대 최초 부팅이 종료된 후, 제1비휘발성 메모리(14)의 특정 영역에 라이트된 프로그램 코드는 CPU(12)의 제어 하에 버스(11)를 통하여 제2비휘발성 메모리(16)의 특정 영역에 라이트된다(S30). S30단계에서 라이트라 함은 복사 또는 플러싱(flushing)을 의미한다. 제2비휘발성 메모리(16)는 상변화 메모리(Phase-change Memory 또는 PRAM)로 구현될 수 있다.
제1비휘발성 메모리(14)의 특정 영역에 라이트된 프로그램 코드가 제2비휘발 성 메모리(16)의 특정 영역에 완전히 라이트된 후, 제1비휘발성 메모리(14)의 특정 영역에 라이트된 프로그램 코드는 CPU(12)의 제어 하에 삭제될 수 있다(S40). 따라서, 제1비휘발성 메모리(14)의 특정 영역은 사용자 데이터를 저장할 수 있는 사용자 영역으로 사용될 수 있다. 실시 예에 따라, S40단계는 수행될 수도 있고 수행되지 않을 수도 있다.
도 4는 라이터 장비를 이용하여 프로그램 코드를 플래시 메모리에 라이트하는 과정을 설명하기 위한 블록도이다.
IR 리플로우 전에, 프로그램 코드를 반도체 장치(40)에 프로그램할 수 있는 라이터 장비(30)는 CPU(32), 프로그램 동작을 수행할 수 있는 로직 칩(logic chip; 34), 예컨대 FPGA(field-programmable gate array), 및 메모리(36)를 포함할 수 있다.
로직 칩(34)은 메모리(36)에 저장된 프로그램 코드를 제1비휘발성 메모리 (46)에 라이트하기 위한 프로세서로서의 기능을 수행할 수 있다.
CPU(32)는 라이터 장비(10)의 전반적인 동작을 제어할 뿐만 아니라 로직 칩 (34)의 동작을 제어할 수 있다. 로직 칩(34)은 CPU(32)의 제어 하에 또는 독립적으로 메모리(36)에 저장된 데이터, 예컨대 프로그램 코드를 반도체 장치(40)로 전송할 수 있다.
예컨대, 메모리(36)는 다수의 휘발성 메모리 셀들, 예컨대 DRAM 셀들을 포함할 수 있다. 메모리(36)에 저장되는 데이터, 예컨대 프로그램 코드는 코드 데이터, 부트 로더(boot loader), 플래시 변환 계층(Flash Translation Layer(FTL)) 코드, OS(Operating System) 이미지, 또는 OS를 포함하는 파일 중에서 적어도 하나를 포함할 수 있다.
IR 리플로우가 수행되기 전에, 라이터 장비(30)의 메모리(36)로부터 출력된 프로그램 코드는 멀티-포트 메모리 장치(44)의 공유 메모리 뱅크를 통하여 ASIC (42)으로 전송된 후, ASIC(42)의 제어 하에 제1비휘발성 메모리(46)에 라이트된다.
도 5는 본 발명의 실시 예에 따른 반도체 시스템의 블락도를 나타낸다.
도 5를 참조하면, 반도체 시스템(50)은 제1프로세서, 예컨대 CPU(52), 멀티 포트 메모리 장치(44), 제2프로세서, 예컨대 ASIC(42), 제1비휘발성 메모리(46), 및 제2비휘발성 메모리(48)를 포함한다.
제1비휘발성 메모리(46)는 플래시 메모리 또는 EEPROM 등으로 구현될 수 있고 제2비휘발성 메모리(48)는 상 변화 메모리로 구현될 수 있다. 여기서 메모리란 다수의 메모리 셀들을 포함하는 메모리 칩을 의미할 수 있다.
반도체 장치(40)를 PCB에 전기적으로 접속시키기 위한 IR 리플로우 후에, 반도체 장치(40)로 전원이 공급되면, 제2프로세서, 예컨대 ASIC(42)은 부팅을 완료한 후, 제1비휘발성 메모리(46)에 라이트된 프로그램 코드를 제2비휘발성 메모리(48)에 라이트한다. 실시 예에 따라, 제2프로세서, 예컨대 ASIC (42)은 제2비휘발성 메모리(48)에 대한 라이트 동작이 종료된 후 상기 프로그램 코드를 삭제할 수 있다. 여기서 부팅은 IR 리플로우 후의 최초 부팅을 의미할 수 있다.
실시 예에 따라, 멀티 포트 메모리 장치(44), ASIC(application-specific integrated circuit (ASIC); 42), 제1비휘발성 메모리(46), 및 제2비휘발성 메모리 (48) 각각은 별개의 칩으로 구현될 수 있다.
다른 실시 예에 따라, 포트 메모리 장치(44), ASIC(42), 제1비휘발성 메모리(46), 및 제2비휘발성 메모리(48) 메모리 링크 구조(Memory Link Architecture(MLA)) 라고 불리는 하나의 반도체 장치(40)로 구현될 수 있다. 이때 반도체 장치(40)는 MCP(multi chip package)로 구현될 수 있다.
데이터 처리 시스템으로서 구현될 수 있는 반도체 시스템(50)은 PC, 넷북 (netbook), 노트(note) PC, 이동 전화기, 스마트 폰, PDA, PMP, 메모리 카드, 또는 CE(consumer equipment)로 구현될 수 있다. 상기 CE는 디지털 TV, IPTV, 냉장고, 홈 오토메이션 시스템, 네비게이션 장치, 또는 세탁기를 포함한다.
도 6은 도 5에 도시된 멀티 포트 메모리 장치의 개략적인 블록도를 나타낸다.
도 4부터 도 6을 참조하면, 멀티 포트 메모리 장치(44)는 ASIC(42)과 접속될 수 있는 제1포트(또는 A-포트; 61), 다수의 메모리 뱅크들(63-1, 63-2, 63-3, 및 63-4), 및 CPU(52)와 접속될 수 있는 제2포트(또는 B-포트; 65)를 포함한다.
제1포트(61)와 제2포트(65)는 DRAM 프로토콜에 따라 데이터를 주거나 받을 수 있는 컨트롤러 또는 인터페이스를 의미한다.
메모리 뱅크(63-1)는 제1포트(61)를 통하여 ASIC(42)에 의하여 액세스될 수 있는 ASIC 전용 메모리 뱅크이다.
메모리 뱅크들(63-3과 63-4)은 제2포트(65)를 통하여 CPU(52)에 의하여 액세스될 수 있는 CPU 전용 메모리 뱅크들이다.
메모리 뱅크(63-2)는 액세스 권한에 따라 제1포트(61)를 통하여 ASIC(52)에 의하여 액세스되거나 또는 제2포트(65)를 통하여 CPU(52)에 의하여 액세스될 수 있는 공유 메모리 뱅크이다. 멀티 포트 메모리 장치(44)는 DRAM 프로토콜에 따라 데이터를 처리(예컨대, 리드 또는 라이트)할 수 있다.
도 7은 도 6에 도시된 공유 메모리 뱅크의 개략적인 메모리 맵을 나타낸다.
도 4부터 도 7을 참조하면, 공유 메모리 뱅크(63-2)는 복수의 레지스터들을 포함할 수 있다. 상기 복수의 레지스터들은 내부 레지스터들(101~105)과 유보 레지스터들을 포함할 수 있다. 예컨대, 상기 복수의 레지스터들은 하나의 로우 사이즈 (row size)에 해당하는 크기, 예컨대 N-KB(예컨대, N은 자연수, N=2)일 수 있다.
예컨대, CPU(52)로부터 출력된 특정한 로우 어드레스가 멀티 포트 메모리 장치(44)로 입력될 때, 공유 메모리 뱅크(63-2)의 특정한 영역은 디스에이블되고 내부 레지스터들(101~105)이 인에이블될 수 있다.
내부 레지스터들(101~105)은 세머포 레지스터(101), 메일박스 레지스터들 (102와 103), 및 체크 레지스터들(104와 105)을 포함할 수 있다.
내부 레지스터들(101~105)은 CPU(52)와 ASIC(42)이 동시에 공유 메모리 뱅크 (63-2)를 액세스할 때 발생할 수 있는 충돌 상황(conflict situation)을 해결하고 제1포트(61)와 제2포트(65) 사이에 액세스 권한(access authority)과 데이터 전송의 허가를 지원할 수 있다.
세머포 레지스터(101)는 공유 메모리 뱅크(63-2)에 대한 액세스 권한을 어떤 포트, 예컨대 제1포트(61) 또는 제2포트(65)가 가지고 있는지를 나타내는 비트를 저장할 수 있다.
예컨대, 세머포 레지스터(101)의 값 '1'은 제2포트(65)가 공유 메모리 뱅크 (63-2)에 대한 액세스 권한이 있음을 나타내고, 세머포 레지스터(101)의 값 '0'은 제1포트(61)가 공유 메모리 뱅크(63-2)에 대한 액세스 권한이 있음을 나타낼 수 있다. 실시 예에 따라 그 반대의 경우도 가능하다.
세머포 레지스터(101)의 값은 액세스 권한을 가진 포트에 의해서만 라이트될 수 있다. 실시 예에 따라 세머포 레지스터(101)는 1-비트 레지스터일 수 있고 2-비트 레지스터일 수 있으나 이에 한정되는 것은 아니다.
각 메일박스 레지스터(102와 103)는 메시지(예컨대, 라이트 또는 리드될 데이터의 위치와 크기, 명령, 등)의 전송을 위하여 사용될 수 있다.
예컨대, 제1포트(61)에 접속된 ASIC(42)로부터 제2포트(65)에 접속된 CPU (52)로 메시지를 전송하기 위하여 메일 박스 레지스터(MailBox AB; 102)는 ASIC (42)에 의하여 라이트될 수 있고 CPU(52)에 의하여 리드될 수 있다. 반대로, 제2포트(65)에 접속된 CPU(52)로부터 제1포트(61)에 접속된 ASIC(42)으로 메시지를 전송하기 위하여 메일 박스 레지스터(MailBox BA; 103)는 CPU(52)에 의하여 라이트될 수 있고 ASIC(42)에 의하여 리드될 수 있다.
각 메일 박스 레지스터(102와 103)에 메시지가 라이트된 경우 인터럽트 신호가 발생한다. 실시 예에 따라 인터럽트 신호는 액티브 로우일 수 있다.
예컨대, 메일 박스 레지스터(MailBox AB; 102)에 메시지가 라이트된 경우, 인터럽트 신호는 제2포트(65)를 통하여 CPU(52)로 전송될 수 있다. 따라서 CPU(52) 는 상기 인터럽트 신호에 응답하여 메일 박스 레지스터(MailBox AB; 102)에 라이트된 메시지를 리드하고 리드된 메시지에 대한 디코딩 결과에 따라 제1명령 정보 영역(예컨대, 110-1)에 저장된 명령 정보 및/또는 제1데이터 영역(120-1)에 저장된 페이로드(또는 데이터)를 리드한다.
또한, 메일 박스 레지스터(MailBox BA; 103)에 메시지가 라이트된 경우, 인터럽트 신호는 제1포트(61)를 통하여 ASIC(42)으로 전송될 수 있다. 따라서 ASIC (42)은 상기 인터럽트 신호에 응답하여 메일 박스 레지스터(MailBox BA; 103)에 라이트된 메시지를 리드하고 리드된 메시지에 대한 디코딩 결과에 따라 제2명령 정보 영역(예컨대, 110-2)에 저장된 명령 정보 및/또는 제2데이터 영역(120-2)에 저장된 페이로드(또는 데이터)를 리드한다.
각 체크 레지스터(104와 105)의 값은 각 메일 박스 레지스터(102와 103)에 라이트된 메시지가 반대 포트에 의하여 리드되었는지를 나타낼 수 있다. 각 체크 레지스터(104과 105)의 값은 각 메일 박스 레지스터(102와 103)로 출력된 리드/라이트 명령에 따라 자동으로 변경될 수 있다.
예컨대, 제1포트(61)에 접속된 ASIC(42)이 메일 박스 레지스터(MailBox AB; 102)로 라이트 명령을 출력한 경우 체크 레지스터(Check AB; 104)의 값은 '1'로 설정될 수 있고, 제2포트(65)에 접속된 CPU(52)가 메일 박스 레지스터(MailBox AB; 102)로 리드 명령을 출력한 경우 체크 레지스터(Check AB; 104)의 값은 '0'으로 설정될 수 있다. 실시 예에 따라, 그 반대의 경우도 가능하다.
도 5부터 도 7을 참조하여 공유 메모리 뱅크(63-2)에 대한 액세스 권한이 CPU(52)로부터 ASIC(44)으로 이전되는 경우를 단계별로 설명하면 다음과 같다.
초기에 세머포 레지스터(101)의 값이 '1'로 설정되어 있으므로, CPU(52)는 제2포트(65)를 이용하여 전용 메모리 뱅크들(63-3과 63-4) 뿐만 아니라 공유 메모리 뱅크(63-2)를 액세스할 수 있다. 이때, ASIC(42)는 전용 메모리 뱅크(63-1)를 액세스할 수는 있으나 공유 메모리 뱅크(63-2)를 액세스할 수 없다.
첫 번째 단계에서, CPU(52)는 공유 메모리 뱅크(63-2)에 대한 액세스 권한을 체크하기 위하여 제2포트(65)를 통하여 세머포 레지스터(101)의 값(예컨대, '1')을 리드한다.
두 번째 단계에서, ASIC(42)는 제1포트(61)를 통하여 공유 메모리 뱅크(63-2)에 대한 액세스 권한 변경을 요청하는 메시지를 메일 박스 레지스터(MailBox AB; 102)에 라이트할 수 있다. 이때, 메일 박스 레지스터(MailBox AB; 102)에 소정의 메시지가 라이트되었음을 CPU(52)에게 알리기 위하여 인터럽트 신호가 활성화, 예컨대 로우 액티브된다.
세 번째 단계에서, 활성화된 인터럽트 신호에 응답하여 CPU(52)는 제2포트 (65)를 통하여 메일 박스 레지스터(MailBox AB; 102)에 라이트된 메시지를 리드한다.
네 번째 단계에서, CPU(52)는 제2포트(65)를 통하여 세머포 레지스터(101)의 값을 '1'에서 '0'으로 변경한다. CPU(52)는 메일 박스 레지스터(MailBox BA; 103)에 세머포 레지스터(101)의 값이 '1'에서 '0으로 변경되었음을 알리기 위한 메시지를 라이트한다. 이때 활성화된 인터럽트는 ASIC(42)으로 전송된다.
ASIC(42)는 활성화된 인터럽트 신호에 응답하여 제1포트(61)를 통하여 메일 박스 레지스터(Mail Box BA; 103)에 라이트된 메시지를 읽어간다.
다섯 번째 단계에서, ASIC(42)는 제1포트(61)를 통하여 세머포 레지스터 (101)의 값을 리드하여 공유 메모리 뱅크(63-2)의 액세스 권한이 변경되었음을 확인한다. 따라서, ASIC(42)은 제1포트(61)를 통하여 공유 메모리 뱅크(63-2)를 액세스할 수 있다.
공유 메모리 뱅크(63-2)에 대한 액세스 권한이 ASIC(42)로부터 CPU(52)로 다시 이전되는 과정은 상술한 첫 번째 단계 내지 다섯 번째 단계를 참조하면 이해될 수 있을 것이다.
도 7에 도시된 바와 같이 CPU(52) 또는 ASIC(42)으로부터 출력된 각 명령 정보, 예컨대 리드 명령과 리드 어드레스, 또는 라이트 명령과 라이트 어드레스는 각 명령 정보 영역(110-1~110-n)과 각 데이터 영역(120-1~120-n)에 저장될 수 있다. 예컨대, 제1명령 정보 영역(110-1)과 제1데이터 영역(120-1)은 서로 대응되고, 제2명령 정보 영역(110-2)과 제2데이터 영역(120-2)은 서로 대응되고, 제n명령 정보 영역(110-n)과 제n데이터 영역(120-n)은 서로 대응된다.
도 4에 도시된 바와 같이 공유 메모리 뱅크(63-2)에 대한 액세스 권한을 갖는 CPU(32) 또는 로직 칩(34)으로부터 출력된 프로그램 코드는 공유 메모리 뱅크 (63-2)에 저장된다. 그 후에 공유 메모리 뱅크 (63-2)에 대한 액세스 권한이 CPU(32) 또는 로직 칩(34)으로부터 ASIC(42)로 넘어간 후, ASIC(42)은 공유 메모리 뱅크(63-2)를 액세스하여 공유 메모리 뱅크(63-2)에 저장된 프로그램 코드를 리드 한다. ASIC(42)은 리드된 프로그램 코드를 제1비휘발성 메모리(46)에 라이트한다.
도 8은 도 5에 도시된 ASIC의 블록도를 나타낸다.
도 8을 참조하면, ASIC(42)은 메인 프로세서(157), 복수의 인터페이스들(151, 153, 및 155), ROM(158), 및 RAM(159)을 포함할 수 있다.
부팅 시에 메인 프로세서(157)는 ROM(158)에 저장된 부트 코드를 리드하고 리드된 부트 코드를 RAM(159)에 저장하고 RAM(159)에 저장된 부트 코드를 이용하여 부팅을 수행한다. 또한, 메인 프로세서(157)는 ROM(158)에 저장되고 반도체 장치(40)의 동작에 필요한 프로그램 코드를 실행할 수 있다.
제1인터페이스(151)는 도 6에 도시된 제1포트(61)와 명령 정보(예컨대, 리드 명령 정보 또는 라이트 명령 정보), 어드레스(예컨대, 리드 어드레스 또는 라이트 어드레스), 또는 데이터(예컨대, 리드 데이터, 라이트 데이터, 또는 프로그램 코드)를 주거나 받을 수 있는 컨트롤러를 의미한다.
제1인터페이스(151)는, 메인 프로세서(157)의 제어 하에, 제1포트(61)와 명령 정보, 어드레스, 데이터, 또는 프로그램 코드를 주거나 받을 수 있다. 제1인터페이스(151)는 DRAM 통신 프로토콜을 지원 또는 사용할 수 있는 컨트롤러 또는 인터페이스이다.
제2인터페이스(153)는 제1비휘발성 메모리(46)의 프로토콜에 따라 제1비휘발성 메모리(46)와 명령 정보, 어드레스, 데이터, 또는 프로그램 코드를 주거나 받을 수 있는 컨트롤러 또는 인터페이스일 수 있다.
제1비휘발성 메모리(46)는 복수의 비휘발성 메모리들을 포함할 수 있다. 복 수의 비휘발성 메모리들 각각은 비휘발성 메모리 셀을 포함한다.
상기 비휘발성 메모리 셀은 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), 저항 메모리(Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다. 상기 비휘발성 메모리 셀은 하나의 비트 또는 다수의 비트들을 저장할 수 있다.
제2인터페이스(153)는 제1비휘발성 메모리(46)와 데이터 또는 프로그램 코드를 주거나 받기 위한 통신 프로토콜을 지원 또는 사용할 수 있는 컨트롤러 또는 인터페이스이다. 즉, 제2인터페이스(153)는 제1비휘발성 메모리(46)에 구현된 비휘발성 메모리 셀에 적합한 통신 프로토콜을 지원 또는 사용할 수 있는 컨트롤러 또는 인터페이스이다.
제3인터페이스(155)는 제2비휘발성 메모리(48)와 명령 정보, 어드레스, 데이터, 또는 프로그램 코드를 주거나 받을 수 있는 컨트롤러 또는 인터페이스를 의미한다.
예컨대, 제3인터페이스는(155)는 상 변환 메모리와 명령 정보, 어드레스, 데이터, 또는 프로그램 코드를 주거나 받을 수 있는 컨트롤러 또는 인터페이스를 일 수 있다. 제3인터페이스는(155)는 LPDDR2(low-power double-data-rate 2)인터페이스 또는 NOR 인터페이스를 사용할 수 있다.
메모리 장치(40)에 대한 IR 리플로우 공정이 수행된 후, 메모리 장치(40)와 ASIC(42)으로 전원이 공급된 후, ASIC(42)은 메인 프로세서(157)의 제어 하에 부팅 동작을 수행하여 제1비휘발성 메모리(46)에 저장된 프로그램 코드를 제2비휘발성 메모리(48)의 특정 영역에 라이트 또는 플러싱한다.
CPU(52)는 프로그램 코드를 액세스할 때 제2비휘발성 메모리(48)의 특정 영역을 지정하기 위한 어드레스를 출력한다. 따라서 ASIC(42)은 CPU(52)로부터 출력되고 멀티 포트 메모리 장치(44)를 경유하여 입력된 어드레스를 해석하여 해석 결과에 따라 제2비휘발성 메모리(48)의 특정 영역을 액세스할 수 있다.
IR 리플로우 공정 전에는 반도체 장치(10 또는 40)는 프로그램 코드를 제1비휘발성 메모리(46)에 라이트하고, IR 리플로우 공정 후에는 반도체 장치(10 또는 40)는 제1비휘발성 메모리(46)에 라이트된 프로그램 코드를 제2비휘발성 메모리(48), 예컨대 상 변화 메모리에 라이트할 수 있다.
본 발명의 실시 예에 따른 방법과 상기 방법을 수행할 수 있는 반도체 장치(10 또는 40)는 그 내부에 구현된 제2비휘발성 메모리 즉, PRAM의 특성상 IR 리플로우 후에 열에 의하여 상기 PRAM에 저장된 프로그램 코드 또는 코드 데이터가 손실되는 것을 방지할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 동작을 설명하기 위한 플로우차트이다.
도 2는 IR 리플로우 전에 프로그램 코드를 플래시 메모리에 라이트하는 과정을 설명하기 위한 블록도이다.
도 3은 IR 리플로우 후에 플래시 메모리에 라이트된 프로그램 코드를 PRAM으로 라이트하는 과정을 설명하기 위한 블록도이다.
도 4는 라이터 장비를 이용하여 프로그램 코드를 플래시 메모리에 라이트하는 과정을 설명하기 위한 블록도이다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템의 블락 도를 나타낸다.
도 6은 도 5에 도시된 멀티 포트 메모리 장치의 개략적인 블록도를 나타낸다.
도 7은 도 7에 도시된 공유 메모리 뱅크의 개략적인 메모리 맵을 나타낸다.
도 8은 도 5에 도시된 ASIC의 블록도를 나타낸다.

Claims (8)

  1. 솔더 리플로우 전에 프로그램 코드를 제1비휘발성 메모리에 라이트하는 단계; 및
    상기 솔더 리플로우 후에 상기 제1비휘발성 메모리에 라이트된 프로그램 코드를 제2비휘발성 메모리에 복사하는 단계를 포함하는 반도체 장치의 프로그램 코드 처리 방법.
  2. 제1항에 있어서, 상기 반도체 장치의 프로그램 코드 처리 방법은,
    상기 프로그램 코드가 상기 제2비휘발성 메모리로 완전히 복사된 후 상기 제1비휘발성 메모리에 저장된 상기 프로그램 코드를 삭제하는 단계를 더 포함하는 반도체 장치의 프로그램 코드 처리 방법.
  3. 프로그램 코드가 저장된 제1비휘발성 메모리; 및
    솔더 리플로우 후에 상기 제1비휘발성 메모리에 저장된 상기 프로그램 코드를 제2비휘발성 메모리로 복사하기 위한 프로세서를 포함하는 반도체 장치.
  4. 제3항에 있어서, 상기 프로세서는,
    상기 프로세서의 부팅이 종료된 후, 상기 제1비휘발성 메모리에 저장된 상기 프로그램 코드를 상기 제2비휘발성 메모리로 복사하는 반도체 장치.
  5. 제4항에 있어서, 상기 반도체 장치는,
    멀티 포트 메모리 장치를 더 포함하고, 상기 멀티 포트 메모리 장치는,
    액세스 권한에 따라 CPU 또는 상기 프로세서에 의하여 액세스될 수 있는 공유 메모리 뱅크를 포함하며,
    상기 CPU로부터 출력된 상기 프로그램 코드는 상기 CPU의 제어 하에 상기 공유 메모리 뱅크에 라이트되고, 상기 공유 메모리 뱅크에 라이트된 프로그램 코드는 상기 프로세서의 제어 하에 상기 제1비휘발성 메모리에 라이트되는 반도체 장치.
  6. 반도체 장치; 및
    상기 반도체 장치의 동작을 제어하기 위한 CPU를 포함하며,
    상기 반도체 장치는,
    프로그램 코드가 저장된 제1비휘발성 메모리; 및
    솔더 리플로우 후에 상기 제1비휘발성 메모리에 저장된 상기 프로그램 코드를 제2비휘발성 메모리로 복사하기 위한 프로세서를 포함하는 반도체 시스템.
  7. 제6항에 있어서, 상기 반도체 장치는,
    상기 CPU에 의하여 액세스될 수 있는 제1메모리 뱅크;
    상기 프로세서에 의하여 액세스될 수 있는 제2메모리 뱅크;
    액세스 권한에 따라 상기 CPU 또는 상기 프로세서에 의하여 액세스될 수 있 는 공유 메모리 뱅크를 포함하며,
    외부로부터 입력된 상기 프로그램 코드는 상기 공유 메모리 뱅크에 라이트되고, 상기 공유 메모리 뱅크에 라이트된 프로그램 코드는 상기 프로세서의 제어 하에 상기 제1비휘발성 메모리에 라이트되는 반도체 시스템.
  8. 제6항에 있어서, 상기 제2비휘발성 메모리는 상 변화 메모리인 반도체 시스템.
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