KR20210039075A - 비휘발성 메모리 장치의 초기화 제어 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템 - Google Patents

비휘발성 메모리 장치의 초기화 제어 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템 Download PDF

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김진영
유재덕
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Abstract

비휘발성 메모리 장치의 초기화 제어 방법은, 제1 비휘발성 메모리 장치 및 제2 비휘발성 메모리 장치를 포함하는 메모리 시스템을 조립하기 전에, 상기 제1 비휘발성 메모리 장치의 초기화를 위한 인포메이션 데이터를 상기 제1 비휘발성 메모리 장치에 저장하는 단계, 상기 메모리 시스템을 조립한 후에, 상기 제1 비휘발성 메모리 장치로부터 상기 제2 비휘발성 메모리 장치로 상기 인포메이션 데이터를 이전하여 저장하는 단계 및 상기 제2 비휘발성 메모리 장치에 저장된 상기 인포메이션 데이터에 기초하여 상기 제1 비휘발성 메모리 장치를 초기화하는 단계를 포함한다. 상기 제2 비휘발성 메모리 장치에 저장된 상기 인포메이션 데이터를 독출하여 이용함으로써 상기 제1 비휘발성 메모리 장치의 초기화 시간을 효율적으로 감소할 수 있다.

Description

비휘발성 메모리 장치의 초기화 제어 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템{Method of controlling initialization of nonvolatile memory device and memory system including nonvolatile memory device}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치의 초기화 제어 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
플래시 메모리 장치와 같은 비휘발성 메모리 장치의 메모리 셀들은 서로 다른 논리 상태들을 나타내는 문턱 전압 분포들을 가지도록 프로그램됨으로써 데이터를 저장할 수 있다. 비휘발성 메모리 장치의 초기화는 비휘발성 메모리 소자들에 저장된 설정 데이터를 독출하여 별도의 메모리 소자로 옮기는 과정을 포함한다. 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 비휘발성 메모리 장치의 이러한 고밀도화 및 대용량화에 따라서 비휘발성 메모리 장치의 초기화를 위한 시간이 점차 증가하고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 효율적으로 초기화를 수행할 수 있는 비휘발성 메모리 장치의 초기화 제어 방법을 제공하는 것이다.
또한 본 발명의 일 목적은, 효율적으로 초기화를 수행할 수 있는 비휘발성 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법은, 제1 비휘발성 메모리 장치 및 제2 비휘발성 메모리 장치를 포함하는 메모리 시스템을 조립하기 전에, 상기 제1 비휘발성 메모리 장치의 초기화를 위한 인포메이션 데이터를 상기 제1 비휘발성 메모리 장치에 저장하는 단계, 상기 메모리 시스템을 조립한 후에, 상기 제1 비휘발성 메모리 장치로부터 상기 제2 비휘발성 메모리 장치로 상기 인포메이션 데이터를 이전하여 저장하는 단계 및 상기 제2 비휘발성 메모리 장치에 저장된 상기 인포메이션 데이터에 기초하여 상기 제1 비휘발성 메모리 장치를 초기화하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은, 제1 비휘발성 메모리 장치, 제2 비휘발성 메모리 장치 및 컨트롤러를 포함한다. 상기 컨트롤러는 상기 제1 비휘발성 메모리 장치 및 상기 제2 비휘발성 메모리 장치의 동작을 제어하고, 메모리 시스템의 조립 후에 상기 제1 비휘발성 메모리 장치로부터 상기 제2 비휘발성 메모리 장치로 상기 제1 비휘발성 메모리 장치의 초기화를 위한 인포메이션 데이터를 이전하여 저장하고, 상기 제2 비휘발성 메모리 장치에 저장된 상기 인포메이션 데이터에 기초하여 상기 제1 비휘발성 메모리 장치를 초기화한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법은, 낸드 플래시 메모리 장치가 웨이퍼에 집적된 후 상기 낸드 플래시 메모리 장치가 상기 웨이퍼에서 절단되기 전에 수행되는 웨이퍼 검사를 통하여 상기 낸드 플래시 메모리 장치의 초기화를 위한 인포메이션 데이터를 제공하는 단계, 상기 낸드 플래시 메모리 장치 및 상변화 랜덤 액세스 메모리(PRAM, phase change random access memory) 장치를 포함하는 메모리 시스템을 조립하기 전에, 상기 인포메이션 데이터를 상기 낸드 플래시 메모리 장치에 저장하는 단계, 상기 메모리 시스템을 조립한 후에, 상기 낸드 플래시 메모리 장치로부터 상기 PRAM 장치로 상기 인포메이션 데이터를 이전하여 저장하는 단계, 상기 PRAM 장치에 저장된 상기 인포메이션 데이터에 기초하여 상기 낸드 플래시 메모리 장치를 초기화하는 단계 및 상기 인포메이션 데이터를 이전하여 저장한 후에, 상기 낸드 플래시 메모리 장치의 상기 인포메이션 데이터가 저장된 메모리 영역을 사용자 데이터를 저장하는 메모리 영역으로 전환하는 단계를 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템은, 제1 비휘발성 메모리 장치의 초기화를 위한 인포메이션 데이터를 상대적으로 빠른 독출 동작 속도를 갖는 제2 비휘발성 메모리 장치에 저장하고, 상기 제2 비휘발성 메모리 장치에 저장된 상기 인포메이션 데이터를 독출하여 이용함으로써 상기 제1 비휘발성 메모리 장치의 초기화 시간을 효율적으로 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템은, 상기 제1 비휘발성 메모리 장치의 상기 인포메이션 데이터가 저장된 메모리 영역을 사용자 데이터를 저장하는 메모리 영역으로 전환함으로써, 상기 제1 비휘발성 메모리 장치의 메모리 공간을 효율적으로 사용하고, 메모리 시스템의 비용을 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법을 나타내는 순서도이다.
도 2 는 메모리 시스템의 제조 공정에 따른 테스트들을 설명하기 위한 도면이다.
도 3은 도 2의 테스트들 및 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법의 연결 관계를 나타내는 순서도이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템의 비용 감소를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템의 제1 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 7은 도 6의 제1 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 블록도이다.
도 8은 도 7의 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템의 제1 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 10, 11 및 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법에 적용되는 검증 동작의 실시예들을 설명하기 위한 도면들이다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 제2 비휘발성 메모리 장치의 저항성 셀 어레이의 일 실시예를 나타내는 도면이다.
도 14 및 15는 도 13의 메모리 셀 어레이에 포함될 수 있는 저항성 메모리 셀의 실시예들을 나타내는 도면들이다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 제2 비휘발성 메모리 장치의 저항성 셀 어레이의 일 실시예를 나타내는 도면이다.
도 17 및 18은 도 16의 메모리 셀 어레이에 포함될 수 있는 저항성 메모리 셀의 실시예들을 나타내는 도면들이다.
도 19는 저항성 메모리 셀의 전류 및 전압의 관계를 나타내는 도면이다.
도 20은 본 발명의 실시예들에 따른 인포메이션 데이터가 저장되는 메모리 영역의 사이즈를 설명하기 위한 도면이다.
도 21, 22 및 23은 본 발명의 실시예들에 따른 인포메이션 데이터의 저장 방법의 실시예들을 나타내는 도면들이다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법을 나타내는 순서도이다.
도 25 내지 29는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도들이다.
도 30은 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive) 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법을 나타내는 순서도이다.
도 1을 참조하면, 제1 비휘발성 메모리 장치 및 제2 비휘발성 메모리 장치를 포함하는 메모리 시스템을 조립하기 전에, 상기 제1 비휘발성 메모리 장치의 초기화를 위한 인포메이션 데이터를 상기 제1 비휘발성 메모리 장치에 저장한다(S100).
상기 메모리 시스템을 조립한 후에, 상기 제1 비휘발성 메모리 장치로부터 상기 제2 비휘발성 메모리 장치로 상기 인포메이션 데이터를 이전하여 저장한다(S200).
상기 제2 비휘발성 메모리 장치에 저장된 상기 인포메이션 데이터에 기초하여 상기 제1 비휘발성 메모리 장치를 초기화한다(S300).
상기 제2 비휘발성 메모리 장치의 독출 동작의 속도는 상기 제1 비휘발성 메모리 장치의 독출 동작의 속도보다 빠를 수 있다. 일 실시예에서, 상기 제1 비휘발성 메모리 장치는 도 6 내지 8을 참조하여 후술하는 낸드(NAND) 플래시 메모리 장치이고, 상기 제2 비휘발성 메모리 장치는 도 13 내지 19를 참조하여 후술하는 상변화 랜덤 액세스 메모리(PRAM, phase change random access memory) 장치일 수 있다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템은, 제1 비휘발성 메모리 장치의 초기화를 위한 인포메이션 데이터를 상대적으로 빠른 독출 동작 속도를 갖는 제2 비휘발성 메모리 장치에 저장하고, 상기 제2 비휘발성 메모리 장치에 저장된 상기 인포메이션 데이터를 독출하여 이용함으로써 상기 제1 비휘발성 메모리 장치의 초기화 시간을 효율적으로 감소할 수 있다.
일 실시예에서, 도 5를 참조하여 후술하는 바와 같이, 상기 제1 비휘발성 메모리 장치의 상기 인포메이션 데이터가 저장된 메모리 영역을 사용자 데이터를 저장하는 메모리 영역으로 전환할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템은, 상기 제1 비휘발성 메모리 장치의 상기 인포메이션 데이터가 저장된 메모리 영역을 사용자 데이터를 저장하는 메모리 영역으로 전환함으로써, 상기 제1 비휘발성 메모리 장치의 메모리 공간을 효율적으로 사용하고, 메모리 시스템의 비용을 감소할 수 있다.
도 2 는 메모리 시스템의 제조 공정에 따른 테스트들을 설명하기 위한 도면이고, 도 3은 도 2의 테스트들 및 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법의 연결 관계를 나타내는 순서도이다.
도 2 및 3을 참조하면, 반도체 웨이퍼(WF)에는 복수의 비휘발성 메모리 장치들에 해당하는 집적 회로들이 형성된 복수의 반도체 다이들(SD)을 포함할 수 있다. 반도체 다이들(SD)의 각각은 전술한 제1 비휘발성 메모리 장치(NVM1)에 해당할 수 있다. 집적 회로들이 형성된 반도체 다이들(SD)이 절단(SAWING)되기 전의 웨이퍼 단계(WAFER STAGE)에서, 테스터 장치(TD1)를 이용하여 웨이퍼(WF) 상의 반도체 다이들(SD)의 최적화를 평가하기 위한 웨이퍼 검사(TST1)가 수행될 수 있다(S11). 웨이퍼 검사(TST1)를 통하여 제1 비휘발성 메모리 장치(NVM1)의 코어 타이밍, DC 레귤레이터 등에 관한 정보를 추출하고 전술한 바와 같은 제1 비휘발성 메모리 장치(NVM)의 초기화를 위한 인포메이션 데이터(DINF)를 제공할 수 있다(S12). 이와 같이, 인포메이션 데이터(DINF)는 제1 비휘발성 메모리 장치(NVM1)가 웨이퍼(WF)에 집적된 후 제1 비휘발성 메모리 장치(NMV1)가 웨이퍼(WF)에서 절단되기 전에 수행되는 웨이퍼 검사(TST1)를 통하여 제공될 수 있다.
이후, 각각의 반도체 다이(SD)는 웨이퍼(WF)로부터 절단(SAWING)되고 패키지(PKG) 내에 반도체 다이(SD)를 실장하는 패키징(PACKAGING)이 수행된다. 단품 단계(SINGLE-DEVICE STAGE)에서 제1 비휘발성 메모리 장치(NVM1)에 인포메이션 데이터(DINF)를 저장하는 인포메이션 데이터 기입 동작(IDW)이 수행되고(S21). 제1 비휘발성 메모리 장치(NVM1)로부터 인포메이션 데이터(DINF)을 독출하는 인포메이션 데이터 독출 동작(IDR)을 수행하여 단품 상태의 제1 비휘발성 메모리 장치(NMM1)를 초기화할 수 있다(S22). 제1 비휘발성 메모리 장치(NVM1)를 초기화한 후에, 테스터 장치들(TD2, TD3) 제1 비휘발성 메모리 장치(NVM1)에 대한 단품 테스트(TST2, TST3)를 수행하고(S23), 단품 테스트(TST2, TST3)의 결과에 기초하여 제1 비휘발성 메모리 장치(NVM1)의 동작을 위한 스페셜 데이터(DSPC)를 제공할 수 있다(S24). 단품 테스트는 프리-패키지 테스트(TST2) 및 포스트-패키지 테스트(TST3)를 포함할 수 있다. 예를 들어, 스페셜 데이터(DSPC)는 제1 비휘발성 메모리 장치(NVM1)의 배드 블록 정보를(bad block information)을 포함할 수 있다.
조립 단계(ASSEMBLING STAGE)에서, 솔더링(SOLDERING)과 같은 공정을 통하여 패키징된 제1 비휘발성 메모리 장치(NVM1) 및 제2 비휘발성 메모리 장치(NVM2)를 마더 보드(MB)에 부착하여(S31) 메모리 시스템을 조립할 수 있다. 이후, 제1 비휘발성 메모리 장치(NVM1)로부터 인포메이션 데이터(DINF)을 독출하는 인포메이션 데이터 독출 동작(IDR)을 수행하고(S32), 제2 비휘발성 메모리 장치(NVM2)에 독출된 인포메이션 데이터(DINF)를 저장하는 인포메이션 데이터 기입 동작(IDW)이 수행될 수 있다(S33). 이와 같이, 메모리 시스템을 조립한 후에, 제1 비휘발성 메모리 장치(NVM1)로부터 제2 비휘발성 메모리 장치(NVM2)로 인포메이션 데이터(DINF)를 이전하여 저장할 수 있다.
메모리 시스템이 조립된 후(AFTER ASSEMBLING), 테스터 장치(TD4)를 이용하여 시스템 검사(TST4)가 수행될 수 있다. 메모리 시스템이 파워 온되면(S41), 제1 비휘발성 메모리 장치(NVM1)로부터 인포메이션 데이터(DINF)을 독출하는 인포메이션 데이터 독출 동작(IDR)을 수행하여 단품 상태의 제1 비휘발성 메모리 장치(NMM1)를 초기화할 수 있다(S42). 제1 비휘발성 메모리 장치(NVM1)를 초기화한 후에, 제1 비휘발성 메모리 장치(NVM1)의 노말 동작이 수행될 수 있다(S43). 이와 같이, 제1 비휘발성 메모리 장치(NVM1)의 초기화를 위한 인포메이션 데이터(DINF)를 상대적으로 빠른 독출 동작 속도를 갖는 제2 비휘발성 메모리 장치(NVM2)에 저장하고, 제2 비휘발성 메모리 장치(NVM2)에 저장된 인포메이션 데이터(DINF)를 독출하여 이용함으로써 제1 비휘발성 메모리 장치(NVM1)의 초기화 시간을 효율적으로 감소할 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 4를 참조하면, 메모리 시스템(1000)은 제1 비휘발성 메모리 장치(NVM1), 제2 비휘발성 메모리 장치(NVM2) 및 컨트롤러(1300)를 포함할 수 있다.
제1 비휘발성 메모리 장치(NVM1)는 예를 들어 낸드 플래시 메모리 장치일 수 있으며 메모리 시스템(1000)의 주 저장소로 사용될 수 있다. 제1 비휘발성 메모리 장치(NVM1)는 메모리 셀 어레이(400) 및 래치 회로(LAT)와 같은 전기퓨즈회로(300)를 포함할 수 있다. 낸드 플래시 메모리 장치(NVM1)에 대해서는 도 6 내지 8을 참조하여 후술한다. 제1 비휘발성 메모리 장치(NVM1)는 컨트롤러(1300)로부터 커맨드(CMD) 및 제어 신호들(CTRL)을 수신하고, 컨트롤러(1300)와 데이터(DATA)를 교환할 수 있다.
제2 비휘발성 메모리 장치(NVM2)는 예를 들어 상 변화 랜덤 액섹스 메모리(PRAM, phase change random access memory) 장치일 수 있으며 메모리 시스템(1000)의 주 저장소, 보조 저장소, 버퍼 메모리, 또는 캐시 메모리 등과 같은 다양한 용도로 사용될 수 있다. 제2 비휘발성 메모리 장치(NVM2)는 메모리 셀 어레이(500)를 포함할 수 있다. PRAM 장치에 대해서는 도 13 내지 19를 참조하여 후술한다. 제2 비휘발성 메모리 장치(NVM2)는 컨트롤러(1300)로부터 커맨드(CMD) 및 제어 신호들(CTRL)을 수신하고, 컨트롤러(1300)와 데이터(DATA)를 교환할 수 있다.
컨트롤러(1300)는 제1 비휘발성 메모리 장치(NVM1) 및 제2 비휘발성 메모리 장치(NVM2)의 전반적인 동작을 제어할 수 있다. 본 발명의 실시예들에 따라서, 컨트롤러(1300)는 메모리 시스템(1000)의 조립 후에 제1 비휘발성 메모리 장치(NVM1)로부터 제2 비휘발성 메모리 장치(NVM2)로 인포메이션 데이터(DINF) 및/또는 스페셜 데이터(DSPC)를 이전하여 저장하고, 제2 비휘발성 메모리 장치(DINF)에 저장된 인포메이션 데이터(DINF) 및/또는 스페셜 데이터(DSPC)에 기초하여 제1 비휘발성 메모리 장치(NVM1)를 초기화할 수 있다. 상기 초기화 과정에서 인포메이션 데이터(DINF)에 기초하여 전기퓨즈회로(300)의 값들을 세팅할 수 있고, 상기 세팅된 값에 기초하여 제1 비휘발성 메모리 장치(NVM1)의 동작을 제어할 수 있다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템의 비용 감소를 설명하기 위한 도면이다.
도 5의 상부에는 메모리 시스템의 조립 전에 인포메이션 데이터(DINF) 및 스페셜 데이터(DSPC)가 제1 비휘발성 메모리 장치(NVM1)에 저장된 상태가 도시되어 있고, 도 5의 하부에는 메모리 시스템의 조립 후에 인포메이션 데이터(DINF) 및 스페셜 데이터(DSPC)가 제2 비휘발성 메모리 장치(NVM1)로 이전하여 저장된 상태가 도시되어 있다.
도 5에 도시된 바와 같이, 인포메이션 데이터(DINF) 및 스페셜 데이터(DSPC)를 이전하여 저장한 후에, 제1 비휘발성 메모리 장치(NVM1)의 인포메이션 데이터(DINF) 및 스페셜 데이터(DSPC)가 저장된 메모리 영역(REG_R)을 사용자 데이터를 저장하는 메모리 영역(REG_U)으로 전환할 수 있다. 예를 들어, 제1 비휘발성 메모리 장치(NVM1)가 낸드 플래시 메모리 장치인 경우, 유보된 메모리 영역(REG_R)을 사용자 데이터를 저장하는 메모리 영역(REG_U)으로 전환하는 것은, 플래시 변환 계층(FTL, flash translation layer)가 운영하는 메타 데이터의 매핑 테이블에서 유보된 메모리 영역(REG_R)에 대한 물리적 주소를 추가하는 방식으로 구현될 수 있다.
예를 들어, 512 Gb의 낸드 플래시 메모리에서 약 912개의 메모리 블록들에 대해서 인포메이션 데이터(DINF) 및 스페셜 데이터(DSPC)를 저장하기 위해 유보된 메모리 영역(REG_R)은 약 16개의 메모리 블록을 포함한다. 인포메이션 데이터(DINF) 및 스페셜 데이터(DSPC)를 제2 비휘발성 메모리 장치(NVM2)로 이전하여 저장한 후에 제1 비휘발성 메모리 장치(NVM1)의 유보된 메모리 영역(REG_R)를 사용자 데이터를 저장하는 메모리 영역(REG_U)으로 전환함으로써, 제1 비휘발성 메모리 장치(NVM1)의 메모리 공간을 효율적으로 사용하고, 메모리 시스템의 비용을 감소할 수 있다.
전술한 바와 같이, 인포메이션 데이터(DINF)는 NAND 플래시 메모리 장치의 초기화를 위한 데이터로서 메모리 시스템이 조립되기 전의 테스트를 통해서 결정된다. 인포메이션 데이터(DINF)는 NAND 플래시 메모리 장치의 부팅 과정 또는 부팅이 완료된 직후에 전기퓨즈 회로에 셋팅되는 데이터이다. 따라서, 인포메이션 데이터(DINF)는 메타 데이터와 같이 NAND 플래시 메모리 장치의 사용에 따라 결정되는 데이터와 구별되며, NAND 플래시 메모리 장치의 동작 제어를 위해 호스트 장치로부터 제공되는 데이터와도 구별된다.
인포메이션 데이터(DINF)는 그 오류가 허용되지 않기 때문에, 도 6을 참조하여 후술하는 바와 같이, 복수의 메모리 영역들에 동일한 형태의 기입 인포메이션 데이터(WSD)의 형태로 기록될 수 있다. 복수의 메모리 영역들에 저장된 인포메이션 데이터(DINF)는 동일한 것이지만, 프로그램 동작의 편차, 독출 동작의 편차, 메모리 셀들의 열화 등으로 인하여 각각의 메모리 영역들에 저장된 데이터들이 왜곡될 수도 있고 독출 과정에서 오류가 발생할 수도 있다. 따라서 특정 메모리 영역에 오류가 있을 경우 다른 메모리 영역에 저장된 인포메이션 데이터(DINF)를 로딩하여 보정할 수 있다.
인포메이션 데이터(DINF)의 복제 방식은 낸드 플래시 제품마다 다르지만, 일반적으로 비트라인 불량을 정정하기 위한 플레인 레플리카(Replica)와 스트링 선택 라인(string selection line, SSL) 불량을 정정하기 위한 SSL 레플리카로 구성될 수 있다.
일반적인 초기화 시퀀스 또는 IDR 시퀀스는 크게 메모리 셀들에 저장된 설정 데이터를 독출하는 "센싱(Sensing)", 센싱 결과 페이지 버퍼 회로에 저장된 설정 데이터의 유효성을 검증한 후 버퍼에 저장하는 "덤프다운(dumpdown)" 및 상기 버퍼에 저장된 설정 데이터에 기초하여 비휘발성 메모리 장치의 동작을 위한 조건들을 설정하는 후속 과정들이 수행된다. 예를 들어, 상기 후속 과정들은 동작 전압들의 레벨 설정, 불량 컬럼의 버퍼를 패스/페일 동작에서 제외시키는 "WORscan" 등을 포함할 수 있다.
NAND 플래시 메모리 장치의 집적도 및 용량의 증가에 따라서 설정 데이터의 양은 점차 늘어갈 것이며 이와 비례하여 초기화 시간도 늘어날 것이다. 특히 PIR(plane independent read) 또는 PIC(plane independent core) 기술이 적용된 NAND 플래시 제품의 경우, 플레인마다 독립적으로 코어(core) 동작을 진행해야 하기 때문에 플레인별 설정을 위한 설정 값들이 추가되어야 한고, 초기화 시간이 더욱 늘어나게 된다. 초기화 시간은 제품의 부팅(booting) 시간에 직접적인 영향을 미치기 때문에 초기화 시간을 감소하는 것이 필요하다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템은, 제1 비휘발성 메모리 장치의 초기화를 위한 인포메이션 데이터를 상대적으로 빠른 독출 동작 속도를 갖는 제2 비휘발성 메모리 장치에 저장하고, 상기 제2 비휘발성 메모리 장치에 저장된 상기 인포메이션 데이터를 독출하여 이용함으로써 상기 제1 비휘발성 메모리 장치의 초기화 시간을 효율적으로 감소할 수 있다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템의 제1 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 6을 참조하면, 제1 비휘발성 메모리 장치(1100)는 메모리 셀 어레이 및 페이지 버퍼 회로(PBC)를 각각 포함하는 복수의 메모리 플레인들(401, 402, 403), 로우 디코더(430), 복수의 컬럼 게이트(Y-GATE)들(411, 412, 413), 데이터 입출력 회로(IOC), 제어 회로(450) 및 전압 생성기(460)를 포함할 수 있다. 각각의 메모리 셀 어레이는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 각각의 메모리 셀 어레이는 복수의 비트 라인들(미도시)을 통해 각각의 페이지 버퍼 회로(PBC)와 연결될 수 있다. 각각의 메모리 셀 어레이는 복수의 워드 라인들(WL) 및 복수의 비트 라인들에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 도 8을 참조하여 후술하는 바와 같이 각각의 메모리 셀 어레이는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(450)는 도 4의 메모리 콘트롤러(1300)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 기초하여 비휘발성 메모리 장치(30)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(460)를 제어하기 위한 제어 신호들(VCTL) 및 각각의 페이지 버퍼 회로(PBC)를 제어하기 위한 제어 신호들(PCTL)을 생성하고, 어드레스 신호(ADD)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 로우 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 컬럼 게이트들(411, 412, 413)에 제공할 수 있다. 로우 디코더(430)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이와 연결될 수 있다.
프로그램 동작 또는 독출 동작시, 로우 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드 라인으로 결정하고, 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다. 또한, 프로그램 동작 또는 독출 동작시, 로우 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
전압 생성기(460)는 제어 회로(450)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(460)로부터 생성되는 워드 라인 전압들(VWL)은 로우 디코더(430)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
각각의 페이지 버퍼 회로(PBC)는 복수의 비트 라인들(BL)을 통해 각각의 메모리 셀 어레이와 연결될 수 있다. 각각의 페이지 버퍼 회로는 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 회로(PBC)는 프로그램 동작시 선택된 페이지에 프로그램될 데이터 또는 기입 데이터를 임시로 저장하고, 독출 동작시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(IOC)는 데이터 라인들을 통해 페이지 버퍼 회로(PBC)와 연결될 수 있다. 프로그램 동작시, 데이터 입출력 회로(ICO)는 메모리 콘트롤러(20)로부터 제공되는 프로그램 데이터 또는 기입 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(PBC)에 제공할 수 있다. 독출 동작시, 데이터 입출력 회로(IOC)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(PBC)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러(20)에 제공할 수 있다.
제어 회로(450)는 덤프다운 회로(DDC)(100), 버퍼(BUFF)(200) 및 전기 퓨즈 회로(LAT)(300)를 포함할 수 있다. 덤프다운 회로(100)는 도 1을 참조하여 설명한 초기화 제어 방법을 수행하도록 구현된다. 버퍼(200)는 비휘발성 메모리 장치에서 필요한 데이터를 저장하는 휘발성 메모리로 구현될 수 있다. 제1 비휘발성 메모리 장치(1100)의 초기화 과정에서 인포메이션 데이터(DINF)에 기초하여 전기퓨즈회로(300)의 값들을 세팅할 수 있다.
도 7은 도 6의 제1 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 블록도이고, 도 8은 도 7의 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 7에 도시된 바와 같이, 메모리 셀 어레이(401)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz)은 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 8에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향(D1)으로 형성될 수 있다. 기판의 상면은 행 방향(D2) 및 열 방향(D3)과 수직할 수 있다. 도 8을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들, 즉 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 8에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, GTL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템의 제1 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 9에는 편의상 본 발명의 실시예들에 따른 제1 비휘발성 메모리 장치(1101)의 초기화 제어 방법과 관련된 구성요소들만을 도시하였으며, 이하, 도 6, 7 및 8과 중복되는 설명을 생략한다.
도 9를 참조하면, 비휘발성 메모리 장치(1101)는 제1 메모리 플레인(MPL1), 제2 메모리 플레인(MPL2), 덤프다운 회로(101) 및 버퍼(200)를 포함할 수 있다.
도 6의 제어 회로(450)는 제1 및 제2 메모리 플레인들(MPL1, MPL2)과 데이터를 저장 및 독출한다. 제1 및 제2 메모리 플레인들(MPL1, MPL2)은 (WSD)를 저장하는 영역과 유저 데이터(user data)를 저장하는 영역으로 나누어질 수 있다.
제1 메모리 플레인(MPL1)은 제1 메모리 셀 어레이(MCA1), 제1 로우 디코더(RDEC1) 및 제1 페이지 버퍼 회로(PBC1)을 포함한다. 데이터 저장시, 제1 로우 디코더(RDEC1)는 제1 메모리 셀 어레이(MCA1)의 워드라인 하나를 선택한다. 제1 페이지 버퍼 회로(PBC1)는 비트라인을 통해서 데이터를 제1 메모리 셀 어레이(MCA1)에 전달하고, 제1 메모리 셀 어레이(MCA1)의 선택된 워드라인에 데이터가 저장된다. 데이터 독출시, 제1 로우 디코더(RDEC1)는 제1 메모리 셀 어레이(MCA1)의 워드라인 하나를 선택한다. 제1 페이지 버퍼 회로(PBC1)는 선택된 워드라인에 저장된 데이터를 비트라인을 통해 센싱하여 저장한다.
제2 메모리 플레인(MPL2)은 제2 메모리 셀 어레이(MCA2), 제2 로우 디코더(RDEC2) 및 제2 페이지 버퍼 회로(PBC2)을 포함한다. 데이터 저장시, 제2 로우 디코더(RDEC2)는 제2 메모리 셀 어레이(MCA2)의 워드라인 하나를 선택한다. 제2 페이지 버퍼 회로(PBC2)는 비트라인을 통해서 데이터를 제2 메모리 셀 어레이(MCA2)에 전달하고, 제2 메모리 셀 어레이(MCA2)의 선택된 워드라인에 데이터가 저장된다. 데이터 독출시, 제2 로우 디코더(RDEC2)는 제2 메모리 셀 어레이(MCA2)의 워드라인 하나를 선택한다. 제2 페이지 버퍼 회로(PBC2)는 선택된 워드라인에 저장된 데이터를 비트라인을 통해 센싱하여 저장한다.
이와 같은 방식으로, 제1 메모리 플레인(MPL1)의 제1 메모리 셀들(MC1) 및 제2 메모리 플레인(MPL2)의 제2 메모리 셀들(MC2)에 기입 인포메이션 데이터(WSD)가 저장될 수 있다. 또한, 제1 메모리 플레인(MPL1)의 제3 메모리 셀들(MC3) 및 제2 메모리 플레인(MPL2)의 제4 메모리 셀들(MC4)에 기입 인포메이션 데이터(WSD)가 저장될 수 있다. 제1 메모리 셀들(MC1)에 저장된 기입 인포메이션 데이터(WSD)를 센싱하여 제1 메모리 플레인(MPL1)의 제1 페이지 버퍼 회로(PBC1)에 제1 독출 인포메이션 데이터(RSD1)를 저장하는 제1 센싱 동작 및 제2 메모리 셀들(MC2)에 저장된 기입 인포메이션 데이터(WSD)를 센싱하여 제2 메모리 플레인(MPL2)의 제2 페이지 버퍼 회로(PBC2)에 제2 독출 인포메이션 데이터(RSD2)를 저장하는 제2 센싱 동작이 수행될 수 있다. 제1 센싱 동작 및 제2 센싱 동작은 동시에 수행될 수도 있고 필요에 따라서 순차적으로 수행될 수도 있다.
제1 비휘발성 메모리 장치(1101)를 사용하는 시스템에 전원이 공급되면, 비휘발성 메모리 장치(1101)는 설정 초기화 동작을 수행한다. 도 6의 제어 회로(450)는 전원 공급 신호(Power-on signal)를 수신하고, 상기 전원 공급 신호에 응답하여 상기 제1 센싱 동작 및 상기 제2 센싱 동작을 수행하여 제1 페이지 버퍼 회로(PBC1) 및 제2 페이지 버퍼 회로(PBC2)에 각각 저장한다.
도 9에는 도시 및 설명의 편의상 2개의 메모리 플레인들(MPL1, MPL2)만이 도시되어 있지만, 비휘발성 메모리 장치(11)는 3개 이상의 메모리 플레인들을 포함할 수 있다.
덤프다운 회로(101)는 제1 검증 회로(VRFC1), 제2 검증 회로(VRFC2) 및 덤프다운 제어 로직(DDCL)을 포함할 수 있다.
제1 검증 회로(VRFC1)는 제1 페이지 버퍼 회로(PBC1)에 연결되고, 제1 독출 인포메이션 데이터(RSD1)의 유효성을 검증하여 제1 검증 신호(SVRF1) 및 제1 유효 데이터(DVAL1)를 제공한다. 제2 검증 회로(VRFC2)는 제2 페이지 버퍼 회로(PBC2)에 연결되고, 제2 독출 인포메이션 데이터(RSD2)의 유효성을 검증하여 제2 검증 신호(SVRF2) 및 제2 유효 데이터(DVAL2)를 제공한다.
덤프다운 제어 로직(DDCL)은 제1 독출 인포메이션 데이터(RSD1)의 유효성 검증 결과 및 제2 독출 인포메이션 데이터(RSD2)의 유효성 검증 결과에 기초하여 제1 독출 인포메이션 데이터 및 상기 제2 독출 인포메이션 데이터 중 하나에 상응하는 유효 데이터(DVAL)를 버퍼(200)에 저장한다. 제1 독출 인포메이션 데이터(RSD1)의 유효성 검증 결과 및 제2 독출 인포메이션 데이터(RSD2)의 유효성 검증 결과는 제1 검증 신호(SVRF1) 및 제2 검증 신호(SVRF2)의 논리 레벨로 표현될 수 있다. 유효 데이터는 제1 유효 데이터(DVAL1) 및 제2 유효 데이터(DVAL2) 중 하나에 해당할 수 있다. 덤프다운 제어 로직(DDCL)은 현재의 유효 데이터(DVAL)에 상응하는 버퍼(200)의 위치를 나타내는 기입 포인터(WPTR) 또는 기입 어드레스를 버퍼(200)에 함께 제공할 수 있다.
덤프다운 제어 로직(DDCL)은 제1 검증 신호(SVRF1) 및 제2 검증 신호(SVRF2)에 기초하여 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)를 발생할 수 있다. 제1 검증 회로(VRFC1)는 제1 인에이블 신호(EN1)의 활성화에 응답하여 인에이블될 수 있고, 제2 검증 회로(VRFC2)는 제2 인에이블 신호(EN2)의 활성화에 응답하여 인에이블될 수 있다.
제1 독출 인포메이션 데이터(RSD1) 및 제2 독출 인포메이션 데이터(RSD2)에 기초한 덤프다운 동작이 실패로 결정된 경우, 제1 메모리 플레인(MPL1)의 제3 메모리 셀들(MC3)에 저장된 기입 인포메이션 데이터(WSD)를 센싱하여 제1 페이지 버퍼 회로(PBC1)에 제3 독출 인포메이션 데이터(RSD3)를 저장하는 제3 센싱 동작을 수행하고, 제2 메모리 플레인(MPL2)의 제4 메모리 셀들(MC4)에 저장된 기입 인포메이션 데이터(WSD)를 센싱하여 제2 페이지 버퍼 회로(PBC2)에 제4 독출 인포메이션 데이터(RSD4)를 저장하는 제4 센싱 동작이 수행될 수 있다. 제1 및 제2 페이지 버퍼(PBC1, PBC2)에 저장된 제1 독출 인포메이션 데이터(RSD1) 및 제2 독출 인포메이션 데이터(RSD2)가 제3 독출 인포메이션 데이터(RSD3) 및 제4 독출 인포메이션 데이터(RSD4)로 대체되고, 제3 독출 인포메이션 데이터(RSD3) 및 제4 독출 인포메이션 데이터(RSD4)에 기초하여 기입 인포메이션 데이터(WSD)에 상응하는 복구 설정 데이터(RESSD)를 버퍼(200)에 저장하는 전술한 바와 같은 덤프다운 동작을 수행할 수 있다.
도 10, 11 및 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법에 적용되는 검증 동작의 실시예들을 설명하기 위한 도면들이다. 도 10, 11 및 12에는 도시의 편의상 원본 인포메이션 데이터(OSD) 및 기입 인포메이션 데이터(WSD)의 하나의 데이터 유닛만을 도시하고 있으나, 원본 인포메이션 데이터(OSD) 및 기입 인포메이션 데이터(WSD)는 복수의 데이터 유닛들로 구성되어 있음을 이해할 것이다.
제1 비휘발성 메모리 장치(1101)의 초기화 시퀀스는 메모리 셀 어레이에 저장된 설정 데이터를 독출하여 유효성 여부를 검증하고 버퍼(200)에 저장하는 동작을 포함한다. 전술한 바와 같이, 컬럼 리페어(column repair) 정보는 WOR 스캔 단계에서 반영되기 때문에, 설정 데이터의 덤프다운 동작시에는 컬럼 결함(column detect)을 극복하여야 한다. 이를 위해 원본 인포메이션 데이터(OSD)의 각 비트를 복수의 복제 비트들로 복제한 기입 인포메이션 데이터(WSD)를 메모리 셀 어레이에 기록할 수 있다. 이 경우, 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)의 각각은, 제1 독출 인포메이션 데이터(RSD1) 및 제2 독출 인포메이션 데이터(RSD2)의 비트들에 대하여 상기 복수의 복제 비트들 중 동일한 값을 갖는 비트들의 수가 기준 값 이상인지 여부를 판별하는 다수결 판정 회로로 구현될 수 있다.
예를 들어, 도 10에 도시된 바와 같이, 원본 인포메이션 데이터(OSD)의 각 비트(OSD[i])를 8개의 복제 비트들로 확장하여 기입 인포메이션 데이터(WSD[i])로서 기록하고, 도 11에 도시된 바와 같이 독출된 8개의 복제 비트들(RSD[i]) 중 6개 이상이 일치할 때 상기 원본 인포메이션 데이터(OSD)의 각 비트(OSD[i])를 유효하다고 판단하고(PASS) 5개 이하만이 일치할 경우 상기 원본 인포메이션 데이터(OSD)의 각 비트(OSD[i])를 무효라고 판단할(FAIL) 수 있다.
검증 동작의 다른 예로서, 도 12에는 CRC(cyclic redundancy check) 방식에 의한 패리티 비트들(C1~Ck)을 이용하는 실시예가 도시되어 있다. 상기 CRC 방식은 이미 공지된 기술이므로 상세한 설명은 생략한다. 이 경우, 제1 검증 회로(VRFC1) 및 제2 검증 회로(VRFC2)의 각각은, 제1 독출 인포메이션 데이터(RSD1) 및 제2 독출 인포메이션 데이터(RSD2)의 비트들에 대하여 CRC를 통해 유효성 여부를 검증할 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 제2 비휘발성 메모리 장치의 저항성 셀 어레이의 일 실시예를 나타내는 도면이다.
도 13을 참조하면, 저항성 셀 어레이(501)는 복수의 워드 라인들(WL0~WLn)과 복수의 비트 라인들(BL0~BLm)이 교차하는 영역에 배치되는 복수의 메모리 셀(MC)들을 포함한다.
메모리 셀(MC)은 도 14 및 15를 참조하여 후술하는 바와 같은 저항성 소자를 포함할 수 있다. 상응하는 워드 라인이 행 선택 회로에 의해 선택되어 인에이블됨으로써 선택된 워드 라인에 연결된 메모리 셀들에 대한 프로그램 동작 또는 독출 동작이 수행될 수 있다. 각 메모리 셀(MC)은 비트 라인들(BL0~BLm) 중 각각의 비트 라인과 워드 라인들 중 각각의 워드 라인 사이에 연결된다. 이 경우, 각 메모리 셀(MC)에 인가되는 바이어스 전압은 각 비트 라인과 각 워드 라인 사이의 전압 차이에 해당할 수 있다.
메모리 셀(MC)은 저항성 소자로서 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory) 셀, 전이금속산화물(Complex Metal Oxide) 등의 가변 저항 물질을 이용하는 RRAM(Resistance Random Access Memory) 셀 또는 매그네틱 물질을 이용하는 MRAM(Magneto-resistive Random Access Memory) 셀 등으로 구현될 수 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/또는 방향에 따라서 그 저항 값이 가변되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 불휘발성 특성을 갖는다.
도 14 및 15는 도 13의 메모리 셀 어레이에 포함될 수 있는 저항성 메모리 셀의 실시예들을 나타내는 도면들이다.
도 14를 참조하면, 저항성 메모리 셀(MCa)은 워드 라인(WL) 및 비트 라인(BL) 사이에 연결되는 저항성 소자(CR1)를 포함할 수 있다. 저항성 소자(CR1)는 비트 라인(BL) 및 워드 라인(WL)에 결합되어 선택적으로 저항성 메모리 셀(MCa)에 데이터를 기록 및/또는 그로부터 데이터를 판독하는 것을 가능하게 한다.
저항성 소자(CR1)는 저항성 메모리 셀(MC)을 도전 전류로부터 선택적으로 격리하는 OTS(ovonic threshold switch), 제1 전극, 특정 저장 데이터 값을 나타내는 상태를 유지하는 저항성 물질(RM) 및 제2 전극(E2)을 포함할 수 있다. 실시예에 따라서 저항성 소자(CR1)는 비트 라인(BL) 및 워드 라인(WL) 사이의 연속적인 층에 의해 형성되거나 다른 기하학적 관계로 형성될 수 있다. 저항성 물질(RM) 또는 상 변화 물질은, 예를 들어, 열, 광, 전압 전위 또는 전류 등의 에너지의 인가를 통해 변할 수 있는 저항, 커패시턴스 또는 다른 전기적 특성 등의 전기 특성을 갖는 물질일 수 있다. 저항성 물질(RM)로는 다양한 물질 타입이 선택될 수 있다. 일부 실시예에서, 저항성 물질(RM)은 칼코게나이드 물질로 이루어질 수 있다.
저항성 물질(RM)은 동작 온도 범위에 걸쳐 결정질 위상(또는 상태) 및 비정질 위상 중의 하나 또는 2개의 위상의 조합에서 국소적으로 안정할 수 있고 비정질 위상에서는 결정질 위상에서와는 상이한 전기 특성을 나타낼 수 있다.
저항성 물질(RM)의 특성은 사용되는 물질의 위상 및 물질의 타입에 의존하지만, 일부 실시예에서, 저항성 물질(RM)은 높은 저항 상태 또는 낮은 저항 상태로 될 수 있다. 높은 저항 상태는 리셋 상태라 할 수 있고 낮은 저항 상태는 세트 상태라 할 수 있지만, 일부 실시예에서 용어는 반대로 될 수 있다. 본 발명의 실시예들에 따른 제2 비휘발성 메모리 장치는 의 메모리 셀은 특정한 저항성 물질들에 한정되는 것은 아니다.
OTS는 저항성 물질(RM)의 프로그래밍 또는 독출 동안 저항성 물질(RM)을 액세스하는 데 사용될 수 있다. OTS는 오보닉 물질 양단에 인가된 전압 전위의 양에 따라 오프 또는 온되는 스위치로서 동작하는 오보닉 물질을 포함할 수 있다. 오프 상태는 실질적으로 전기적으로 비도전 상태일 수 있고 온 상태는 실질적으로 도전 상태일 수 있다.
도 15를 참조하면, 저항성 메모리 셀(MCb)은 비트 라인(BL)과 워드 라인(WL) 사이에 직렬로 연결된 저항성 소자(RE1) 및 다이오드(DD)를 포함하여 구현될 수 있다. 도 15의 저항성 메모리 셀(MC2)은 스위칭 동작을 위한 OTS가 다이오드(DD)로 대체된 점 및 저항성 소자(CR2)에서 OTS가 생략된 점을 제외하고는 도 14의 저항성 메모리 셀(MCa)과 실질적으로 동일하므로 중복되는 설명을 생략한다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 제2 비휘발성 메모리 장치의 저항성 셀 어레이의 일 실시예를 나타내는 도면이다. 이하, 도 13과 중복되는 설명은 생략될 수 있다.
도 16을 참조하면, 저항성 셀 어레이(502)는 복수의 워드 라인들(WL0~WLn)과 복수의 비트 라인들(BL0~BLm)이 교차하는 영역에 배치되는 복수의 메모리 셀(MC)들을 포함한다.
메모리 셀(MC)은 셀 트랜지스터(CT) 및 저항성 소자(CR)를 포함할 수 있다. 상응하는 워드 라인이 행 선택 회로(200)에 의해 선택되어 인에이블될 때 셀 트랜지스터(CT)는 턴온된다. 각 메모리 셀(MC)의 셀 트랜지스터(CT)와 저항성 소자(CR)는 비트 라인들(BL0~BLm) 중 각각의 비트 라인과 소스 라인(SL) 사이에 연결된다. 이 경우, 각 메모리 셀(MC)에 인가되는 바이어스 전압은 각 비트 라인과 소스 라인 사이의 전압 차이에 해당할 수 있다.
복수의 메모리 셀들(MC)은 동일한 소스 라인(SL)에 공통으로 연결될 수 있다. 한편, 저항성 셀 어레이(502)는 두 개 이상의 셀 영역들로 구분될 수도 있고, 각각의 셀 영역마다 서로 다른 소스 라인(SL)이 연결될 수도 있다.
도 17 및 18은 도 16의 메모리 셀 어레이에 포함될 수 있는 저항성 메모리 셀의 실시예들을 나타내는 도면들이다.
도 17을 참조하면, 저항성 메모리 셀(MCc)은 비트 라인(BL) 및 소스 라인(SL) 사이에 연결되는 저항성 소자(CR2) 및 셀 트랜지스터(CT)를 포함할 수 있다.
셀 트랜지스터(CT)는 상응하는 워드 라인(WL)의 전압에 의해 선택적으로 턴온되고 셀 트랜지스터(CT)가 턴온되면 비트 라인(BL)과 소스 라인(SL) 사이의 전압차에 해당하는 바이어스 전압이 저항성 소자(CR2)에 인가될 수 있다. 도 17의 저항성 소자(CR2)는 도 15의 저항성 소자(CR2)와 실질적으로 동일하므로 중복되는 설명을 생략한다.
도 18을 참조하면, 저항성 메모리 셀(MCd)은 비트 라인(BL) 및 소스 라인(SL) 사이에 연결되는 저항성 소자(CR3) 및 셀 트랜지스터(CT)를 포함할 수 있다.
셀 트랜지스터(CT)는 상응하는 워드 라인(WL)의 전압에 의해 선택적으로 턴온되고 셀 트랜지스터(CT)가 턴온되면 비트 라인(BL)과 소스 라인(SL) 사이의 전압차에 해당하는 바이어스 전압이 저항성 소자(CR3)에 인가될 수 있다.
저항성 소자(CR3)는 상부 전극(E1), 하부 전극(E2) 및 상부 전극(E1)과 하부 전극(E2) 사이에 나노믹(NOM;non-ohmic) 물질 및 저항성 물질(RM)을 포함한다. 이 경우에는 상부 전극(E1)과 하부 전극(E2)에 서로 반대 방향의 전압을 인가함으로써, 즉 바이어스 전압의 극성에 따라서, 메모리 셀의 세트 상태 또는 리셋 상태를 구현할 수 있다.
도 19는 저항성 메모리 셀의 전류 및 전압의 관계를 나타내는 도면이다.
도 19에서, 그래프(GRs)는 저항성 메모리 셀의 양단에 인가된 바이어스 전압의 범위에 대하여, 저항성 메모리 셀의 저항성 물질이 결정질/반결정질 위상 또는 세트 상태에 있는 경우 저항성 메모리 셀에 의해 전달되는 셀 전류를 나타내고, 그래프(GRr)는 저항성 메모리 셀의 양단에 인가된 바이어스 전압의 범위에 대하여, 저항성 메모리 셀의 저항성 물질이 비정질/반비정질 위상 또는 리셋 상태에 있는 경우 저항성 메모리 셀에 의해 전달되는 셀 전류를 나타낸다.
도 19에 도시된 바와 같이, 세트 상태의 문턱 전압(VTHs)은, 셀 전압의 작은 변화에 대하여, 세트 상태의 저항성 메모리 셀이 문턱 전류(Ia)보다 큰 셀 전류에서 매우 큰 변화를 나타내기 시작하는 그래프(GRs) 내의 변곡점에 대응한다.
예를 들어, 저항성 메모리 셀의 양단에 인가되는 바이어스 전압이 세트 상태의 문턱 전압(VTHs)보다 작은 낮은 전압 또는 낮은 전계 모드에서, 저항성 메모리 셀은 오프 또는 실질적으로 비도전일 수 있다. 저항성 메모리 셀은 저항성 메모리 셀을 비교적 낮은 저항의 도전성 온 상태로 스위칭할 수 있는 문턱 전압(VTHs)과 적어도 동일한 바이어스 전압이 인가될 때까지 비도전일 수 있다.
문턱 전압(VTHs)보다 큰 바이어스 전압이 저항성 메모리 셀의 양단에 인가되면, 저항성 메모리 셀에 의해 전달되는 전류가 그래프(GRs))의 높은 도전 영역(HCR)에서 알 수 있는 바와 같이 인가된 전압의 작은 변화에 대하여 크게 변한다.
마찬가지로, 리셋 상태의 문턱 전압(VTHr)은 셀 전압의 작은 변화에 대하여, 리셋 상태의 저항성 메모리 셀이 문턱 전류(Ia)보다 큰 셀 전류에서 매우 큰 변화를 나타내기 시작하는 그래프(GRr) 내의 변곡점에 대응한다.
리셋 상태의 문턱 전압(VTHr)보다 큰 바이어스 전압이 저항성 메모리 셀의 양단에 인가되면, 저항성 메모리 셀에 의해 전달되는 전류는 그래프(GRr)의 높은 도전 영역(HCR)에서 알 수 있는 바와 같이 인가된 전압의 작은 변화에 대하여 크게 변한다.
세트 상태의 문턱 전압(VTHs) 및 리셋 상태의 문턱 전압(VTHr) 사이의 전압 레벨을 갖는 독출 펄스가 저항성 메모리 셀의 상태를 결정하기 위하여 인가될 수 있다. 독출 펄스의 인가에 의해 저항성 메모리 셀에 흐르는 전류에 기초하여 저항성 메모리 셀의 세트 상태 또는 리셋 상태를 판별할 수 있다.
이하에서는 제1 비휘발성 메모리 장치(NVM1)가 NAND 플래시 메모리 장치이고 제2 비휘발성 메모리 장치(NVV2)가 PRAM 장치인 경우의 실시예들을 설명하지만, 제2 비휘발성 메모리 장치(NVM2)의 독출 동작의 속도가 제1 비휘발성 메모리 장치(NVM1)의 독출 동작의 속도보다 빠른 조건을 충족하는 다양한 비휘발성 메모리 장치들에 대해서도 동일하게 적용될 수 있다.
도 20은 본 발명의 실시예들에 따른 인포메이션 데이터가 저장되는 메모리 영역의 사이즈를 설명하기 위한 도면이다.
도 20을 참조하면, 인포메이션 데이터(DINF)는 복수의 서브 데이터들(D1, D2, D3, D4)을 포함할 수 있다. 일반적으로, PRAM 장치는 바이트 단위로 액세스되고, NAND 플래시 메모리 장치는 바이트보다 훨씬 사이즈가 큰 데이터 블록 단위로 액세스된다. 따라서, NAND 플래시 메모리 장치는 데이터가 저장된 메모리 영역 내에 많은 부분이 미사용 영역(UNUSED REGION)으로 남게 된다.
따라서, 인포메이션 데이터(DINF)가 저장되는 PRAM 장치의 메모리 영역(REG_R2)의 사이즈는 인포메이션 데이터(DINF)가 저장되는 NAND 플래시 메모리 장치의 메모리 영역(REG_R1)의 사이즈보다 작을 수 있다.
도 21, 22 및 23은 본 발명의 실시예들에 따른 인포메이션 데이터의 저장 방법의 실시예들을 나타내는 도면들이다.
도 21을 참조하면, PRAM 장치에 저장되는 인포메이션 데이터(DINF)의 사이즈는 NAND 플래시 메모리 장치에 저장되는 인포메이션 데이터(DINF)의 사이즈와 동일할 수 있다. 다시 말해, 도 21에 도시된 바와 같이, 메모리 시스템을 조립하기 전에, 인포메이션 데이터(DINF)는 N개의 기입 인포메이션 데이터(WSD)로서 NAND 플래시 메모리 장치에 N번(N은 1보다 큰 자연수)(예를 들어, N=4) 중복하여 저장되고, 메모리 시스템을 조립한 후에 인포메이션 데이터(DINF)는 N개의 기입 인포메이션 데이터(WSD)로서 PRAM 장치에 N번 중복하여 저장될 수 있다.
일 실시예에서, NAND 플래시 메모리 장치로부터 PRAM 장치로 인포메이션 데이터(DINF)을 이전하여 저장할 때, 제1 경로(PTH1)로 표현된 바와 같이, NAND 플래시 메모리 장치로부터 인포메이션 데이터(DINF)를 독출하고, 독출된 인포메이션 데이터(RSD)에 대한 유효성 검증 없이 독출된 인포메이션 데이터(RSD)를 그대로 PRAM 장치에 저장할 수 있다. 이 경우, 도 22의 제1 경로(PTH1)로 표현한 바와 같이, NAND 플래시 메모리 장치로부터 독출된 데이터(RSD[i])의 점원으로 표시한 오류 비트는 그대로 PRAM 장치의 기입 인포메이션 데이터(WSD[i]로 저장된다.
다른 실시예에서, NAND 플래시 메모리 장치로부터 PRAM 장치로 인포메이션 데이터(DINF)을 이전하여 저장할 때, 제2 경로(PTH2)로 표현된 바와 같이, NAND 플래시 메모리 장치로부터 인포메이션 데이터(DINF)를 독출하고, 덤프다운 회로(DDC)를 이용하여 독출된 인포메이션 데이터(RSD)에 대한 유효성을 검증하여 독출된 인포메이션 데이터(RSD)의 에러를 정정하고, 에러가 정정된 인포메이션 데이터(RSD')를 PRAM 장치에 저장할 수 있다. 이 경우, 도 22의 제2 경로(PTH2)로 표현한 바와 같이, NAND 플래시 메모리 장치로부터 독출된 데이터(RSD[i])의 점원으로 표시한 오류 비트가 정정되어 PRAM 장치의 기입 인포메이션 데이터(WSD[i]로 저장될 수 있다.
도 23을 참조하면, PRAM 장치에 저장되는 인포메이션 데이터(DINF)의 사이즈는 NAND 플래시 메모리 장치에 저장되는 인포메이션 데이터(DINF)보다 작을 수 있다. 다시 말해, 도 23에 도시된 바와 같이, 메모리 시스템을 조립하기 전에, 인포메이션 데이터(DINF)는 N개의 기입 인포메이션 데이터(WSD)로서 NAND 플래시 메모리 장치에 N번(N은 1보다 큰 자연수)(예를 들어, N=4) 중복하여 저장되고, 메모리 시스템을 조립한 후에 인포메이션 데이터(DINF)는 M개의 기입 인포메이션 데이터(WSD)로서 PRAM 장치에 M번(M은 N보다 작은 자연수)(예를 들어, M=2) 저장될 수 있다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 제어 방법을 나타내는 순서도이다.
도 24를 참조하면, 낸드 플래시 메모리 장치가 웨이퍼에 집적된 후 상기 낸드 플래시 메모리 장치가 상기 웨이퍼에서 절단되기 전에 수행되는 웨이퍼 검사를 통하여 상기 낸드 플래시 메모리 장치의 초기화를 위한 인포메이션 데이터를 제공한다(S1000).
상기 낸드 플래시 메모리 장치 및 상변화 랜덤 액세스 메모리(PRAM, phase change random access memory) 장치를 포함하는 메모리 시스템을 조립하기 전에, 상기 인포메이션 데이터를 상기 낸드 플래시 메모리 장치에 저장한다(S2000).
상기 메모리 시스템을 조립한 후에, 상기 낸드 플래시 메모리 장치로부터 상기 PRAM 장치로 상기 인포메이션 데이터를 이전하여 저장한다(S300).
상기 PRAM 장치에 저장된 상기 인포메이션 데이터에 기초하여 상기 낸드 플래시 메모리 장치를 초기화한다(S4000).
상기 인포메이션 데이터를 이전하여 저장한 후에, 상기 낸드 플래시 메모리 장치의 상기 인포메이션 데이터가 저장된 메모리 영역을 사용자 데이터를 저장하는 메모리 영역으로 전환한다(S5000).
도 25 내지 29는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도들이다. 이하 도 4와 중복되는 설명은 생략하고, 도 4의 메모리 시스템(1000)과의 차이점을 설명한다.
도 25를 참조하면, 메모리 시스템(2000)은 제2 비휘발성 메모리 장치(NMV2)에 해당하는 PRAM 장치(2200)가 제1 비휘발성 메모리 장치(NVM1)에 해당하는 NAND 플래시 메모리 장치(2100)에 제어 신호(CTRL) 및 데이터(DATA)를 출력할 수 있다. 예를 들어, PRAM 장치(2200)는 NAND 플래시 메모리 장치(2100)에 인포메이션 데이터를 데이터(DATA)로 출력할 수 있다. PRAM 장치(2200)는 데이터(DATA)를 NAND 플래시 메모리 장치(2100)에 출력하기 위한 신호, 예를 들어, 데이터 스트로브 신호를 제어 신호(CTRL)로 출력할 수 있다.
도 26을 참조하면, 메모리 시스템(3000)의 PRAM 장치(3200)는 컨트롤러(3300)와 통신하지 않을 수 있다. NAND 플래시 메모리 장치(3100)는 PRAM 컨트롤러(3120)를 더 포함할 수 있고, PRAM 장치(3200)는 PRAM 컨트롤러(3120)의 제어에 따라 동작할 수 있다. 즉, PRAM 장치(3200)는 NAND 플래시 메모리 장치(3100)로부터 제어 신호(CTRL) 및 커맨드(CMD)를 수신하고, NAND 플래시 메모리 장치(3100)와 데이터(DATA)를 교환할 수 있다.
도 27을 참조하면, 메모리 시스템(4000)의 컨트롤러(4300)는 공통 버스를 통해 NAND 플래시 메모리 장치(4100) 및 PRAM 장치(4200)를 제어할 수 있다. NAND 플래시 메모리 장치(4100) 및 PRAM 장치(4200)는 시 분할 방식에 따라 컨트롤러(4300)와 통신할 수 있다. PRAM 장치(4200)에 저장된 인포메이션 데이터(DINF)는 컨트롤러(4300)를 거치지 않고 NAND 플래시 메모리 장치(4100)로 직접 전송될 수 있다.
도 28을 참조하면, NAND 플래시 메모리 장치(5100)는 복수의 채널들(CH1~CHk)을 통해 컨트롤러(5300)와 통신할 수 있다. 각 채널에 복수의 낸드 플래시 메모리 칩들이 연결될 수 있다.
도 29를 참조하면, 메모리 시스템(6000)은 복수의 메모리 유닛들(MU) 및 컨트롤러(6300)를 포함할 수 있다. 복수의 메모리 유닛들(MU)은 복수의 채널들(CH1~CHk)을 통해 컨트롤러(6300)와 통신할 수 있다. 복수의 메모리 유닛들(MU) 각각은 적어도 하나의 NAND 플래시 메모리 칩(6100)과 PRAM 칩(6200)을 포함할 수 있다. 복수의 메모리 유닛들(MU) 각각의 적어도 하나의 NAND 플래시 메모리 칩(6100)과 PRAM 칩(6200)은 공통 채널을 통해 컨트롤러(6300)와 통신할 수 있다. 복수의 메모리 유닛들(MU) 각각에 포함되는 적어도 하나의 NAND 플래시 메모리 칩(6100)과 PRAM 칩(6200)은 시 분할 방식으로 공통 채널을 점유할 수 있다.
도 30은 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive) 장치를 나타내는 블록도이다.
도 30을 참조하면, SSD(7000) 장치는 복수의 비휘발성 메모리 장치들(7100) 및 SSD 제어기(7200)를 포함한다.
비휘발성 메모리 장치들(7100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(7100)은 전술한 NAND 플래시 메모리 장치들로 구현될 수 있다.
SSD 제어기(7200)는 복수의 채널들(CH1~CHi)을 통하여 비휘발성 메모리 장치들(7100)에 연결된다. SSD 제어기(7200)는 적어도 하나의 프로세서(7210), 버퍼 메모리(7220), 에러 정정 회로(7230), 호스트 인터페이스(7250), PRAM 장치(72700 및 비휘발성 메모리 인터페이스(7260)를 포함한다. 버퍼 메모리(7220)는 메모리 제어기(7200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(7220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(7230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(7100)로부터 복구된 데이터의 에러를 정정할 수 있다.
본 발명의 실시예들에 따라서, 프로세서(7210)는 SSD(7000) 장치의 조립 후에 비휘발성 메모리 장치들(7100)로부터 PRAM 장치(7270)로 인포메이션 데이터(DINF) 및/또는 스페셜 데이터(DSPC)를 이전하여 저장하고, PRAM 장치(7270)에 저장된 인포메이션 데이터(DINF) 및/또는 스페셜 데이터(DSPC)에 기초하여 비휘발성 메모리 장치들(7100)을 초기화할 수 있다.
도 30에는 하나의 PRAM 장치(7270)가 SSD 제어기(7200)에 포함되는 실시예를 도시하고 있으나, 도 25 내지 29를 참조하여 설명한 바와 같이, PRAM 장치의 위치, 개수 및 다른 구성요소들과의 인터페이스는 다양하게 구현될 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 유니버셜 플래시 스토리지(UFS, universal flash storage), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 비휘발성 메모리 장치 및 제2 비휘발성 메모리 장치를 포함하는 메모리 시스템을 조립하기 전에, 상기 제1 비휘발성 메모리 장치의 초기화를 위한 인포메이션 데이터를 상기 제1 비휘발성 메모리 장치에 저장하는 단계;
    상기 메모리 시스템을 조립한 후에, 상기 제1 비휘발성 메모리 장치로부터 상기 제2 비휘발성 메모리 장치로 상기 인포메이션 데이터를 이전하여 저장하는 단계; 및
    상기 제2 비휘발성 메모리 장치에 저장된 상기 인포메이션 데이터에 기초하여 상기 제1 비휘발성 메모리 장치를 초기화하는 단계를 포함하는 비휘발성 메모리 장치의 초기화 제어 방법.
  2. 제1 항에 있어서,
    상기 제2 비휘발성 메모리 장치의 독출 동작의 속도는 상기 제1 비휘발성 메모리 장치의 독출 동작의 속도보다 빠른 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법.
  3. 제1 항에 있어서,
    상기 제1 비휘발성 메모리 장치는 낸드(NAND) 플래시 메모리 장치이고, 상기 제2 비휘발성 메모리 장치는 상변화 랜덤 액세스 메모리(PRAM, phase change random access memory) 장치인 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법.
  4. 제1 항에 있어서,
    상기 인포메이션 데이터를 이전하여 저장한 후에, 상기 제1 비휘발성 메모리 장치의 상기 인포메이션 데이터가 저장된 메모리 영역을 사용자 데이터를 저장하는 메모리 영역으로 전환하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법.
  5. 제1 항에 있어서,
    상기 인포메이션 데이터가 저장되는 상기 제2 비휘발성 메모리 장치의 메모리 영역의 사이즈는 상기 인포메이션 데이터가 저장되는 상기 제1 비휘발성 메모리 장치의 메모리 영역의 사이즈보다 작은 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법.
  6. 제1 항에 있어서,
    상기 메모리 시스템을 조립하기 전에 상기 인포메이션 데이터는 상기 제1 비휘발성 메모리 장치에 N번(N은 1보다 큰 자연수) 중복하여 저장되고,
    상기 메모리 시스템을 조립한 후에 상기 인포메이션 데이터는 상기 제2 비휘발성 메모리 장치에 M번(M은 N이하의 자연수) 저장되는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법.
  7. 제1 항에 있어서,
    상기 인포메이션 데이터를 이전하여 저장하는 단계는,
    상기 제1 비휘발성 메모리 장치로부터 상기 인포메이션 데이터를 독출하는 단계;
    상기 독출된 인포메이션 데이터에 대한 유효성을 검증하여 상기 독출된 인포메이션 데이터의 에러를 정정하는 단계; 및
    에러가 정정된 상기 인포메이션 데이터를 상기 제2 비휘발성 메모리 장치에 저장하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법.
  8. 제1 항에 있어서,
    상기 인포메이션 데이터는 상기 제1 비휘발성 메모리 장치가 웨이퍼에 집적된 후 상기 제1 비휘발성 메모리 장치가 상기 웨이퍼에서 절단되기 전에 수행되는 웨이퍼 검사를 통하여 제공되는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법.
  9. 제8 항에 있어서,
    상기 제1 비휘발성 메모리 장치를 상기 웨이퍼에서 절단한 후 상기 제1 비휘발성 메모리 장치를 상기 메모리 시스템에 조립하기 전에, 상기 제1 비휘발성 메모리 장치에 저장된 상기 인포메이션 데이터에 기초하여 상기 제1 비휘발성 메모리 장치를 초기화하는 단계;
    상기 제1 비휘발성 메모리 장치를 초기화한 후에 상기 제1 비휘발성 메모리 장치에 대한 단품 테스트를 수행하는 단계; 및
    상기 단품 테스트의 결과에 기초하여 상기 제1 비휘발성 메모리 장치의 동작을 위한 스페셜 데이터를 제공하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 초기화 제어 방법.
  10. 제1 비휘발성 메모리 장치;
    제2 비휘발성 메모리 장치; 및
    상기 제1 비휘발성 메모리 장치 및 상기 제2 비휘발성 메모리 장치의 동작을 제어하고, 메모리 시스템의 조립 후에 상기 제1 비휘발성 메모리 장치로부터 상기 제2 비휘발성 메모리 장치로 상기 제1 비휘발성 메모리 장치의 초기화를 위한 인포메이션 데이터를 이전하여 저장하고, 상기 제2 비휘발성 메모리 장치에 저장된 상기 인포메이션 데이터에 기초하여 상기 제1 비휘발성 메모리 장치를 초기화하는 컨트롤러를 포함하는 메모리 시스템.
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