KR102481649B1 - 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법 - Google Patents

비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법 Download PDF

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정명환
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Abstract

본 발명에 따른 제어기의 동작 방법은, 확장 상태 체크 커맨드(extended status check command)를 비휘발성 메모리 장치로 전송하는 단계, 상기 확장 상태 체크 커맨드를 전송 한 후에, 상기 비휘발성 메모리 장치 내부의 플레인 개수에 대응하여 리드 활성화 신호(/RE)를 토글링하는 단계, 및 상기 리드 활성화 신호(/RE)에 대응하는 스트로브 신호(DQS)에 따라 데이터 라인들을 통하여 상기 비휘발성 메모리 장치의 플레인들의 상태 정보를 수신하는 단계를 포함할 수 있다.

Description

비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE, CONTROLLER FOR CONTROLLING THE SAME, STORAGE DEVICE HAVING THE SAME, AND OPERATING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치, 및 그것의 동작 방법에 관한 것이다.
일반적으로, 비휘발성 메모리 장치를 구비한 저장 장치는 USB(Universal Serial Bus) 드라이브, 디지털 카메라, 이동 전화기, 스마트폰, 태블릿, PC, 메모리 카드 및 SSD(Solid State Drive) 등에서 널리 사용되고 있다. 저장 장치는 많은 양의 데이터를 저장하거나 이동시키는데 유용하게 사용되고 있다. 최근 저장 장치는 소형화되어 전자 장치에 임베디드 형태로 구현되고 있다.
본 발명의 목적은 PIC(Plane Independent Command) 지원하면서 면적을 줄이는 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 목적은 각 플레인의 상태를 빠르게 확인하면서 면적을 최소화하는 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 제어기의 동작 방법은, 확장 상태 체크 커맨드(extended status check command)를 비휘발성 메모리 장치로 전송하는 단계; 상기 확장 상태 체크 커맨드를 전송 한 후에, 상기 비휘발성 메모리 장치 내부의 플레인 개수에 대응하여 리드 활성화 신호(/RE)를 토글링하는 단계; 및 상기 리드 활성화 신호(/RE)에 대응하는 데이터 스트로브 신호(DQS)에 따라 데이터 라인들을 통하여 상기 비휘발성 메모리 장치의 플레인들의 상태 정보를 수신하는 단계를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 제어기의 동작 방법은, 확장 상태 체크 커맨드(extended status check command)를 비휘발성 메모리 장치로 전송하는 단계; 어드레스 사이클에서 상기 비휘발성 메모리 장치의 플레인들 중에서 적어도 하나의 플레인을 지시하는 플레인 비트맵 값을 상기 비휘발성 메모리 장치로 전송하는 단계; 상기 플레인 비트맵 값이 지시하는 플레인 개수에 대응하여 리드 활성화 신호(/RE)를 토글링하는 단계; 상기 리드 활성화 신호(/RE)에 대응하는 데이터 스트로브 신호(DQS)에 따라 상기 플레인 비트맵 값이 지시하는 상기 적어도 하나의 플레인의 상태 정보를 데이터 라인들을 통하여 수신하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 제어기는, 비휘발성 메모리 장치에 복수의 제어 핀들과 데이터 라인들을 통하여 연결되고, 상기 비휘발성 메모리 장치를 제어하는 비휘발성 메모리 인터페이스 회로; 및 상기 비휘발성 메모리 장치의 플레인 개수 정보를 저장하는 메모리 장치를 포함하고, 상기 비휘발성 메모리 인터페이스 회로는, 상기 비휘발성 메모리 장치의 플레인 상태를 확인하기 위하여 확장 상태 체크 커맨드를 상기 비휘발성 메모리 장치로 전송하고, 상기 플레인 개수 정보에 대응하여 리드 활성화 신호(/RE)를 토글링 하고, 상기 리드 활성화 신호(/RE)의 토글링에 대응하는 데이터 스트로브 신호(DQS)에 응답하여 상기 데이터 라인들을 통하여 상기 비휘발성 메모리 장치의 플레인 상태 정보를 수신하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 저장 장치는, 복수의 플레인들; 및 상기 복수의 플레인들의 각각에 입출력 동작을 제어하는 제어 로직을 포함하고, 상기 복수의 플레인들의 각각은, 비트라인들의 각각과 공통 소스 라인 사이에 적어도 2개의 스트링들을 포함하고, 상기 적어도 2개의 스트링들의 각각은 상기 비트라인들의 어느 하나와 상기 공통 소스 라인 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 및 적어도 하나의 접지 트랜지스터를 포함하고, 상기 적어도 하나의 스트링 선택 트랜지스터는 스트링 선택 라인에 연결된 게이트를 갖고, 상기 복수의 메모리 셀들의 각각은 대응하는 워드라인으로부터 워드라인 전압을 제공 받고, 상기 적어도 하나의 접지 트랜지스터는 접지 선택 라인에 연결된 게이트를 갖는 복수의 메모리 블록들을 포함하고, 상기 제어 로직은, 외부의 장치로부터 확장 상태 체크 커맨드(extended status check command)를 수신하고, 상기 확장 상태 체크 커맨드에 응답하여 상기 복수의 플레인들의 각각의 플레인 상태 정보를 데이터 라인들을 통하여 상기 외부의 장치로 출력하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 저장 장치는, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 제어기를 포함하고, 상기 제어기는, 상기 적어도 하나의 비휘발성 메모리 장치에 제어 신호들을 제공하는 제어 핀들; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 비휘발성 메모리 인터페이스 회로를 포함하고, 상기 비휘발성 메모리 인터페이스 회로는, 플레인 상태를 확인하기 위하여 확장 상태 체크 커맨드(extended status check command)를 상기 적어도 하나의 비휘발성 메모리 장치로 출력하고, 상기 적어도 하나의 비휘발성 메모리 장치로부터 데이터 라인들을 통하여 플레인 상태 정보를 수신하는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치는, 제 1 메탈 패드를 갖는 메모리 셀 영역; 및 제 2 메탈 패드를 갖고, 상기 제 1 메탈 패드와 상기 제 2 메탈 패드를 통하여 수직으로 연결되는 페리 회로 영역을 포함하고, 상기 메모리 셀 영역에서, 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 페리 회로 영역에서, 상기 복수의 워드라인들 중에서 어느 하나를 선택하는 로우 디코더; 상기 페리 회로 영역에서, 상기 복수의 비트라인들에 연결되는 복수의 페이지 버퍼들을 갖는 페이지 버퍼 회로; 및 상기 페리 회로 영역에서, 제어 핀들을 통하여 커맨드 래치 활성화 신호(CLE), 어드레스 래치 활성화 신호(ALE), 칩 활성화 신호(/CE), 라이트 활성화 신호(/WE), 리드 활성화 신호(/RE), 데이터 스트로브 신호(DQS)를 수신하고, 상기 커맨드 래치 활성화 신호(CLE) 및 상기 어드레스 래치 활성화 신호(ALE)에 따라 상기 라이트 활성화 신호(/WE)의 엣지에서 확장 상태 체크 커맨드(extended status check command)를 수신하고, 확장 상태 체크 커맨드에 응답하여 상기 리드 활성화 신호(/RE)의 토글링에 대응하여 각 플레인 상태 정보를 출력하는 제어 로직을 포함할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법은, 확장 상태 체크 커맨드를 이용하여 각 플레인 상태 정보를 데이터 라인들을 통하여 출력함으로써, 플레인 정보를 획득하면서 면적을 획기적으로 줄일 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 도면이다.
도 2a는 본 발명의 복수의 플레인들을 보여주는 도면이고, 도 2b는 각 플레인을 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 블록의 회로도를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 제어기(200)를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 확장 상태 체크 커맨드(ESC)에 대한 타이밍도를 예시적으로 보여주는 도면이다.
도 6은 본 발명은 본 발명의 다른 실시 예에 따른 확장 상태 체크 커맨드(ESC)에 대한 타이밍도를 예시적으로 보여주는 도면이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 플레인 정보를 확인하는 과정을 예시적으로 보여주는 도면들이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 플레인 비트맵 값을 이용한 선택적 플레인 상태 체크 방식을 예시적으로 보여주는 도면들이다.
도 9a 및 도 9b는 본 발명의 다른 실시 예에 따른 플레인 비트맵 값을 이용한 선택적 플레인 상태 체크 방식을 예시적으로 보여주는 도면들이다.
도 10은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(NVM Die)에서 레디 앤 비지 신호(/RnB)를 출력하는 것을 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 12는 본 발명의 실시 예에 따른 제어기의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 13은 본 발명의 다른 실시 예에 따른 제어기(200)의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 14는 본 발명의 실시 예에 따른 저장 장치(10)의 동작 방법을 예시적으로 보여주는 래더다이어그램이다.
도 15는 본 발명의 다른 실시 예에 따른 저장 장치(30)를 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치(1000)를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시 할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
일반적으로, 비휘발성 메모리 장치는 복수의 플레인들(planes)을 포함할 수 있다. 여기서 플레인들의 각각은 메모리 셀 어레이, 로우 디코더, 및 페이지 버퍼들을 포함할 수 있다. 실시 예에 있어서, 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 여기서 복수의 메모리 블록들의 각각은 워드라인들과 비트라인들에 연결된 복수의 메모리 셀들을 포함할 수 있다. 여기서 복수의 메모리 셀들의 각각은 적어도 하나의 비트를 저장할 수 있다. 로우 디코더는 어드레스에 응답하여 복수의 워드라인들을 중에서 어느 하나를 선택하도록 구현될 수 있다. 실시 예에 있어서, 페이지 버퍼들은 복수의 비트라인들에 연결되고, 대응하는 메모리 셀에 프로그램 데이터를 쓰거나, 대응하는 메모리 셀로부터 리드 데이터를 읽을 수 있다. 각 플레인들의 각각은 독립적으로 프로그램 동작 혹은 리드 동작을 수행할 수 있다. 즉, 비휘발성 메모리 장치는 멀티-플레인 프로그램 커맨드 혹은 멀티-플레인 리드 커맨드에 응답하여 독립적으로 플레인에 따라 프로그램 동작 혹은 리드 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 동작 방법은, 확장 상태 체크 커맨드(extended status check command)을 이용하여 비휘발성 메모리 장치 내부의 각 플레인(plane)의 상태 정보를 획득할 수 있다.
도 1은 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(NVM(s), 100) 및 제어기(CTRL, 200)를 포함할 수 있다.
적어도 하나의 비휘발성 메모리 장치(100)는 데이터를 저장하도록 구현될 수 있다. 비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리, 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory; RRAM), 상변화 메모리(phase-change memory; PRAM), 자기저항 메모리(magnetoresistive random access memory; MRAM), 강유전체 메모리(ferroelectric random access memory; FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory; STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치(100)가 수직형 낸드 플래시 메모리 장치(VNAND)라고 하겠다.
또한, 비휘발성 메모리 장치(100)는 복수의 플레인들(101, 102, ?? , 10K, K는 2 이상의 정수) 및 제어 로직(150)을 포함하도록 구현 될 수 있다. 특히, 비휘발성 메모리 장치(100)는 PIC(Plane Independent Command)를 지원할 수 있다.
제어 로직(150)는 각 플레인들(101, 102, ?? , 10K)의 동작을 제어하도록 구현될 수 있다. 특히, 제어 로직(150)은 제어기(200)로부터 확장 상태 체크 커맨드(extended status check command)를 수신하고, 확장 상태 체크 커맨드에 응답하여 플레인들(101, 102, ?? , 10K)의 상태 정보를 출력할 수 있다. 또한, 제어 로직(150)은 플레인들(101, 102, ?? , 10K)의 상태 정보를 저장할 수 있다. 여기서 상태 정보는 각 플레인의 RnB(Ready and Busy) 신호에 대응하는 정보일 수 있다.
실시 예에 있어서, 플레인 상태 정보는 토글링 되는 RE 신호에 응답하여 데이터 라인들(DQ)로 출력될 수 있다. 한편, 본 발명의 플레인 상태 정보의 출력이 여기에 제한되지 않는다고 이해되어야 할 것이다.
제어 로직(150)은 제어기(CTRL; 200)로부터 커맨드 및 어드레스를 수신하고, 수신된 커맨드에 대응하는 동작(프로그램 동작, 리드 동작, 이레이즈 동작 등)을 어드레스에 대응하는 메모리 셀들에 수행하도록 구현될 수 있다.
제어기(CTRL; 200)는 제어 신호들(예를 들어, CLE, ALE, CE(s), WE, RE, 등)을 전송하는 복수의 제어 핀들을 통하여 적어도 하나의 비휘발성 메모리 장치(100)에 연결될 수 있다. 또한, 제어 신호들(CLE, ALE, CE(s), WE, RE 등)을 이용하여 비휘발성 메모리 장치(100)를 제어하도록 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치(100)는 CLE(command latch enable) 신호 및 ALE(address latch enable) 신호에 따라 WE(write enable) 신호의 엣지에서 커맨드(CMD) 혹은 어드레스(ADD)를 래치 함으로써, 프로그램 동작/리드 동작/이레이즈 동작을 수행 할 수 있다. 예를 들어, 리드 동작시 칩 활성화 신호(CE)는 활성화 되고, CLE는 커맨드의 전송 구간에 활성화 되고, ALE는 어드레스의 전송 구간에 활성화 되고, RE는 데이터 신호 라인(DQ)을 통해 데이터가 전송되는 구간에서 토글링될 수 있다. 데이터 스트로브 신호(DQS)는 데이터 입출력 속도에 대응하는 주파수로 토글링할 수 있다. 리드 데이터는 데이터 스트로브 신호(DQS)에 동기화되어 순차적으로 전송될 수 있다.
또한, 제어기(200)는 저장 장치(10)의 전반적인 동작을 제어하도록 구현될 수 있다. 제어기(200)는 캐시/버퍼 관리, 펌웨어 관리, 가비지 컬렉션 관리, 웨어 레벨링 관리, 데이터 중복 제거 관리, 리드 리프레쉬/리클레임 관리, 배드 블록 관리, 멀티-스트림 관리, 호스트 데이터와 비휘발성 메모리의 맵핑 관리, QoS(quality of service) 관리, 시스템 리소스 할당 관리, 비휘발성 메모리 큐(queue) 관리, 리드 레벨 관리, 이레이즈/프로그램 관리, 핫/콜드 데이터 관리, 전력 손실 보호 관리, 동적 열관리, 초기화 관리, RAID(redundant array of inexpensive disk) 관리 등과 같은 다양한 관리 동작들을 수행할 수 있다.
또한, 제어기(202)는 비휘발성 메모리 장치(100)에 데이터 통신을 수행하기 위한 비휘발성 메모리 인터페이스 회로(202)를 포함할 수 있다.
비휘발성 메모리 인터페이스 회로(202)는 비휘발성 메모리 장치(100)에 상술된 복수의 제어 핀들에 의해 연결될 수 있다. 특히, 비휘발성 메모리 인터페이스 회로(202)는 확장 커맨드 프로토콜(extended command protocol)를 지원할 수 있다. 예를 들어, 비휘발성 메모리 인터페이스 회로(202)는 비휘발성 메모리 장치(100)의 플레인 상태를 확인하기 위하여 확장 상태 체크 커맨드(extended status check command)를 발행할 수 있다. 비휘발성 메모리 인터페이스 회로(202)는 확장 상태 체크 커맨드에 대응하여 비휘발성 메모리 장치(100)로부터 데이터 라인들(DQ)을 통하여 플레인 상태 정보(plane status information)를 수신할 수 있다. 여기서 플레인 상태 정보는 리드 패스/페일(Pass/Fail) 정보, 프로그램 패스/페일 정보, 레디/비지(Read/Busy) 정보 등을 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치(10)는, PIC(Plane Independent Command)를 지원하는 비휘발성 메모리 장치(100)와 확장 커맨드 프로토콜(Extended Command Protocol)을 지원하는 비휘발성 메모리 인터페이스 회로(202)를 갖는 제어기(200)를 구비함으로써, 제어기(200)의 확장 상태 체크 커맨드에 응답하여 비휘발성 메모리 장치(100)의 모든 혹은 일부 플레인 상태 정보를 데이터 라인을 통하여 출력할 수 있다. 이로써, 본 발명의 저장 장치(10)는 플레인 상태 정보를 이용하여 효율적으로 비휘발성 메모리 장치(100)를 관리할 수 있다.
도 2a는 복수의 플레인들(101, ?? 10K-1, 10K)을 보여주는 도면이고, 도 2b는 각 플레인을 예시적으로 보여주는 도면이다.
도 2a를 참조하면, 각각의 플레인은 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수)를 포함할 수 있다.
도 2a를 참조하면, 각 플레인은 메모리 셀 어레이(110), 로우 디코더(120), 및 페이지 버퍼 회로(130)를 포함할 수 있다.
메모리 셀 어레이(110)는 워드라인들(WLs) 혹은 선택 라인들(SSL, GSL)을 통해 로우 디코더(120)에 연결될 수 있다. 메모리 셀 어레이(110)는 비트라인들(BLs)을 통해서 페이지 버퍼 회로(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링들의 각각의 채널은 수직 혹은 수평 방향으로 형성될 수 있다. 셀 스트링들의 각각은 복수의 메모리 셀들을 포함할 수 있다. 여기서, 복수의 메모리 셀들은 비트라인(BLs)이나, 워드라인(WLs)으로 제공되는 전압에 의해서 프로그램 되거나, 이레이즈 되거나, 읽혀질 수 있다. 일반적으로, 프로그램 동작은 페이지 단위로 수행되고, 이레이즈 동작은 블록단위로 수행되고 있다. 메모리 셀에 대한 자세한 것은, 미국 등록 특허 US 7,679,133, US 8,553,466, US 8,654,587, US 8,559,235, 및 US 9,536,970에 설명될 것이다. 실시 예에 있어서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 방향 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
로우 디코더(120)는 어드레스(ADD)에 응답하여 메모리 셀 어레이(110)의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택하도록 구현될 수 있다. 로우 디코더(120)는 어드레스(ADD)에 응답하여 선택된 메모리 블록의 워드라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록의 워드라인에 동작 모드에 대응하는 워드라인 전압(VWL)을 전달할 수 있다. 프로그램 동작시 로우 디코더(120)는 선택 워드라인에 프로그램 전압과 검증 전압을 인가하고, 비선택 워드라인에 패스 전압을 인가할 수 있다. 리드 동작시 로우 디코더(120)는 선택 워드라인에 리드 전압을 인가하고, 비선택 워드라인에 리드 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(130)는 쓰기 드라이버로 혹은 감지 증폭기로 동작하도록 구현될 수 있다. 프로그램 동작시, 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)의 비트라인들로 프로그램 될 데이터에 대응하는 비트라인 전압을 인가할 수 있다. 리드 동작 혹은 검증 리드 동작시, 페이지 버퍼 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트라인(BL)을 통해서 감지할 수 있다. 페이지 버퍼 회로(130)에 포함되는 복수의 페이지 버퍼들의 각각은 적어도 하나의 비트라인에 연결될 수 있다.
한편, 비휘발성 메모리 장치(100)는 입출력 회로를 더 포함할 수 있다. 입출력 회로는 외부에서 제공되는 데이터를 페이지 버퍼 회로(130)로 제공할 수 있다. 입출력 회로는 외부에서 제공되는 커맨드(CMD)를 제어 로직(150, 도 1 참조)에 제공할 수 있다. 입출력 회로는 외부에서 제공된 어드레스(ADD)를 제어 로직(150)이나 로우 디코더(120)에 제공할 수 있다. 더불어, 입출력 버퍼 회로는 페이지 버퍼 회로(130)에 의해서 센싱 및 래치된 데이터를 외부로 출력할 수 있다.
한편, 비휘발성 메모리 장치(100)는 전압 발생기를 더 포함할 수 있다. 전압 발생기는 제어 로직(150)의 제어에 따라 각각의 워드라인들로 인가될 다양한 종류의 워드라인 전압들, 메모리 셀들이 형성된 벌크(예를 들어, 웰 영역)로 공급될 웰 전압을 생성하도록 구현될 수 있다. 각각의 워드라인들로 인가되는 워드라인 전압들은, 프로그램 전압, 패스 전압, 리드 전압, 리드 패스 전압들 등을 포함할 수 있다. 실시 예에 있어서, 전압 발생기는 플레인별로 구비될 수 있다. 다른 실시 예에 있어서, 플레인들(101, ?? , 10K)은 전압 발생기를 공유할 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 블록(BLKi, i는 2 이상의 정수)의 회로도를 예시적으로 보여주는 도면이다. 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 3을 참조하면, 메모리 블록(BLKi)은 비트라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11 ~ NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11 ~ NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ... , MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 3에는 복수의 메모리 낸드 스트링들(NS11 ~ NS33) 각각이 8 개의 메모리 셀들(MC1, MC2, ... , MC8)을 포함하는 것으로 도시되나, 반드시 여기에 제한되지 않을 것이다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ... , MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ... , GTL8)은 워드라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ... , GTL8)의 일부는 더미 워드라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 3에는 메모리 블록(BLK)이 8 개의 게이트 라인(GTL1, GTL2, ... , GTL8) 및 3 개의 비트라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되나, 반드시 여기에 제한되지 않을 것이다.
도 4는 본 발명의 실시 예에 따른 제어기(200)를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 제어기(200)는 호스트 인터페이스 회로(201), 휘발성 메모리 인터페이스 회로(202), 적어도 하나의 프로세서(210), 버퍼 메모리(220), 에러 정정 회로(230), 플래시 변환 계층 매니저(240), 패킷 매니저(250), 및 암호 장치(260)를 포함할 수 있다.
호스트 인터페이스 회로(201)는 호스트와 패킷(packet)을 송수신하도록 구현될 수 있다. 호스트로부터 호스트 인터페이스 회로(201)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리(100)에 쓰여질 데이터를 포함할 수 있다. 호스트 인터페이스 회로(201)로부터 호스트로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리(100)로부터 읽혀진 데이터를 포함할 수 있다.
메모리 인터페이스 회로(202)는 비휘발성 메모리(100)에 쓰여질 데이터를 비휘발성 메모리(100)로 송신하거나, 비휘발성 메모리(100)로부터 읽혀진 데이터를 수신할 수 있다. 이러한 메모리 인터페이스 회로(202)는 JDEC Toggle 혹은 ONFI와 같은 표준 규약을 준수하도록 구현될 수 있다.
플래시 변환 계층 매니저(240)는 어드레스 맵핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 맵핑 동작은 호스트로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리(100) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리(100) 내의 블록들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 이레이즈 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 이레이즈(erase)하는 방식을 통해 비휘발성 메모리(100) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(250)는 호스트와 협의된 인터페이스의 프로토콜에 따른 패킷을 생성하거나, 호스트로부터 수신된 패킷으로부터 각종 정보를 파싱(phasing) 할 수 있다. 또한, 버퍼 메모리(216)는 비휘발성 메모리(100)에 기록될 데이터 혹은 비휘발성 메모리(100)로부터 읽혀진 데이터를 임시로 저장할 수 있다. 실시 예에 있어서, 버퍼 메모리(220)는 제어기(200) 내에 구비되는 구성일 수 있다. 다른 실시 예에 있어서, 버퍼 메모리(220)는 제어기(200)의 외부에 배치될 수도 있다.
암호 장치(260)는, 저장 제어기(210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중에서 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다. 암호 장치(260)는 AES(Advanced Encryption Standard) 알고리즘을 이용하여 데이터의 암호화 및 복호화를 수행할 수 있다. 암호 장치(260)는 암호화 모듈 및 복호화 모듈을 포함할 수 있다. 실시 예에 있어서, 암호 장치(260)는 하드웨어적/소프트웨어적/펌웨어적으로 구현될 수 있다. 암호 장치(260)는 SED(Self Encryption Disk) 기능 혹은 TCG(Trusted Computing Group) 보안 기능을 수행할 수 있다. SED 기능은 암호 알고리즘을 이용하여 비휘발성 메모리 장치(100)에 암호화된 데이터를 저장하거나, 비휘발성 메모리 장치(100)로부터 암호화된 데이터를 복호화 할 수 있다. 이러한 암/복호화 동작은 내부에서 생성된 암호화키를 사용하여 수행될 수 있다. TCG 보안 기능은 저장 장치(100)의 사용자 데이터에 대한 접근 제어를 가능하게 하는 메커니즘을 제공할 수 있다. 예를 들어, TCG 보안 기능은 외부 장치와 저장 장치(100) 사이의 인증 절차를 수행할 수 있다. 실시 예에 있어서, SED 기능 혹은 TCG 보안 기능은 옵션적으로 선택 가능하다.
아래에서는 본 발명의 실시 예에 따른 확장 상태 체크 커맨드를 설명하도록 하겠다.
도 5는 본 발명의 실시 예에 따른 확장 상태 체크 커맨드(ESC)에 대한 타이밍도를 예시적으로 보여주는 도면이다.
도 5를 참조하면, 비휘발성 메모리 장치(100, 도 1 참조)의 플레인들(101, … , 10K)의 상태 정보를 확인하기 위한 확장 상태 체크 커맨드(ESC)가 데이터 라인들(DQ[7:0])로 전송될 수 있다. 예를 들어, 칩 활성화 신호(/CE)의 셋업 시간(tCS)에 데이터 라인들(DQ[7:0])을 통하여 확장 상태 체크 커맨드(ESC)가 출력될 수 있다. 여기서 칩 활성화 시간(/CE)의 셋업 시간(tCS)은 하강 엣지부터 커맨드 래치 활성화 신호(CLE)의 셋업 시간(tCALS)에 대응할 수 있다. 확장 상태 체크 커맨드(ESC)는 커맨드 래치 활성화 신호(CLE)의 셋업 시간(tCALS)부터 홀딩 시간(tCALH)까지 출력될 수 있다.
비휘발성 메모리 장치(100)는 확장 상태 체크 커맨드(ESC)를 수신하고, 플레인 개수에 대응하는 리드 활성화 신호(/RE)의 토글링에 의해 각각의 플레인의 상태를 데이터 라인들(DQ[7:0])로 출력할 수 있다.
예를 들어, 확장 상태 체크 커맨드(ECS)의 수신 시점부터 사전에 결정된 시간(tWHR)이 지난 시점부터 리드 활성화 신호(/RE)가 출력 될 수 있다. 여기서 tWHR은 커맨드, 어드레스, 혹은 데이터 입력 사이클부터 데이터 출력 사이클까지 시간이다. 리드 활성화 신호(/RE)는 리드 프리엠블 시간(tRPRE) 이후에 토글링 될 수 있다. 이때, 데이터 스트로브 신호(DQS)는 억세스 윈도우(tDQSRE) 이후에 리드 활성화 신호(/RE)에 응답하여 플레인 개수에 대응하여 토글링 할 수 있다. 데이터 스트로브 신호(DQS)의 각 사이클에서 상승 엣지 및 하강 엣지에서 데이터(D0, D1, D2, D3)가 출력될 수 있다. 여기서 데이터(D0, D1, D2, D3)는 대응하는 플레인 상태 정보를 포함할 수 있다. 예를 들어, 리드 활성화 신호(/RE)의 하나의 사이클에서, 상승 엣지에 응답하여 제 1 플레인(101)의 상태 정보(D0)가 출력되고, 하강 엣지에 응답하여 제 2 플레인(102)의 상태 정보(D1)가 출력될 수 있다. 리드 활성화 신호(/RE)의 다음 사이클에서, 마찬가지 방식으로 제 3 플레인(103)의 상태 정보(D2)과 제 4 플레인(104)의 상태 정보(D3)가 출력될 수 있다.
리드 활성화 신호(/RE)가 토글링 한 후에, 칩 활성화 신호(/CE), 커맨드 래치 활성화 신호(CLE), 및 어드레스 래치 활성화 신호(ALE)이 로우 레벨에서 하이 레벨이 될 때까지 리드 활성화 신호(/RE)는 리드 포스트엠블 시간(tRPST)을 갖는다. 이러한 리드 활성화 신호(/RE)가 토글하지 않더라도 리드 포스트엠블 시간(tRPST)까지 데이터 스트로브 신호(DQS)는 토글 될 수 있다. 이후에, 리드 활성화 신호(/RE)는 데이터 출력 시간을 보정하기 위하여 리드 포스트엠블 홀딩 시간(tRPSTH)을 갖는다. 데이터 라인들(DQ[7:0])을 통하여 리드 포스트엠블 홀딩 시간(tRPSTH)까지 마지막 데이터(D3)가 출력될 수 있다.
실시 예에 있어서, 확장 상태 체크 커맨드(ESC)는 예비(reserved) 커맨드를 이용하여 구현될 수 있다. 예를 들어, 확장 상태 체크 커맨드(ESC)는 77h 커맨드를 이용하여 구현될 수 있다.
한편, 도 5에 도시된 확장 상태 체크 커맨드(ESC)의 타이밍은 실시 예에 불과하다고 이해되어야 할 것이다. 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 플레인 상태 체크 방식은, 확장 상태 체크 커맨드(ESC)를 전송하고, 제 1 시간 (예를 들어, tWHR) 후에 선택된 다이내 플레인 개수만큼 리드 활성화 신호(/RE)를 토글링하고, 제 2 시간(예를 들어, tDQSRE) 후에 토글 개수만큼의 데이터 스트로브 신호(DQS)와 데이터(DQ[7:0])를 반환함으로써 플레인 상태(Plane Status)를 확인 할 수 있다.
한편, 도 5는 하나의 커맨드 셋에 비휘발성 메모리 장치 내부의 모든 플레인의 상태 값들을 요청하는 새로운 프로토콜을 제시하고 있다. 본 발명에 여기에 제한될 필요는 없다. 본 발명은 비휘발성 메모리 장치 내부의 플레인들 중에서 선택적으로 상태 값을 요청하는 커맨드 셋으로 구현될 수도 있다.
도 6은 본 발명은 본 발명의 다른 실시 예에 따른 확장 상태 체크 커맨드(ESC)에 대한 타이밍도를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 플레인 상태 출력 프로토콜은 상태 정보를 요청하는 플레인을 지시하기 위한 어드레스 사이클을 이용하고 있다. 확장 상태 체크 커맨드(ESC)가 출력된 후, 라이트 활성화 신호(/WE)에 응답하여 플레인 비트맵 값이 데이터 라인들(DQ[7:0])을 통하여 출력될 수 있다. 플레인 비트맵 값은 비휘발성 메모리 장치의 플레인들 중에서 상태 정보를 원하는 플레인을 지시하는 정보를 포함할 수 있다. 플레인 비트맵 값은 어드레스 래치 활성화 신호(ALE)의 셋업 시간(tCALS or 3 (ps)) 이후부터 수신될 수 있다.
실시 예에 있어서, 확장 상태 체크 커맨드(ESC)는 예비(reserved) 커맨드를 이용하여 구현될 수 있다. 예를 들어, 확장 상태 체크 커맨드(ESC)는 78h 커맨드를 이용하여 구현될 수 있다.
본 발명의 실시 예에 따른 플레인 상태 체크 방식은 하나의 커맨드 셋 안에 어드레스 사이클(혹은 위상)에서 플레인 비트맵 값을 전송하고, 비휘발성 메모리 장치의 플레인들 중에서 선택적으로 상태를 확인할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 플레인 상태 체크 방식은, 확장 상태 체크 커맨드(ESC)를 전송하고, 어드레스 전송 사이클에서 선택된 플레인의 비트맵 정보를 전송하고, 제 1 시간(예를 들어, tWHR) 후에 읽어야 하는 플레인 정보만큼 리드 활성화 신호(/RE)를 토글링하고, 제 2 시간(예를 들어, tDQSRE) 후에 토글링 만큼의 데이터 스트로브 신호(DQS)와 선택된 플레인 상태 정보를 갖는 데이터(DQ[7:0])를 반환함으로써 플레인 상태를 확인할 수 있다.
실시 예에 있어서, 플레인 번호 순서대로 플레인 비트맵의 LSB(Least Significant Bit)에 할당 될 수 있다. 만일, 비휘발성 메모리 장치가 DDP(Dual Die Package), QDP(Quad Die Package), 혹은 ODP(Octal Die Package) 일 때, 플레인 비트맵 전송을 위한 어드레스 사이클은 한 번 더 추가 될 수 있다.
한편, 본 발명의 실시 예에 따른 저장 장치는 비휘발성 메모리 장치의 플레인 정보를 확인하는 과정을 수행할 수 있다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 플레인 정보를 확인하는 과정을 예시적으로 보여주는 도면들이다.
도 7a를 참조하면, 제어기(200)의 비휘발성 메모리 인터페이스 회로(NIF, 202)는 비휘발성 메모리 장치(100)의 PIR/PIC 지원 정보를 확인하기 위하여 겟 피쳐(get feature) 커맨드를 비휘발성 메모리 장치(100)로 출력할 수 있다. 비휘발성 메모리 장치(100)는 겟 피쳐 커맨드에 응답하여 PIR/PIC 정보를 출력할 수 있다. 제어기(200)는 PIR/PIC 정보를 이용하여 비휘발성 메모리 장치(100)의 플레인 정보를 획득 및 저장할 수 있다. 비휘발성 메모리 장치(100)의 플레인 정보는 제어기(200)의 휘발성 메모리(222)에 저장될 수 있다. 비휘발성 메모리 인터페이스 회로(NIF)는 플레인 정보를 근거로 하여 각 플레인 상태를 확인하기 위한 확장 상태 체크 커맨드(ESC)를 발행할 수 있다.
본 발명의 실시 예에 따른 저장 장치는 확장 상태 체크 커맨드(ESC)를 발생하기 전에 비휘발성 메모리 장치의 플레인 개수를 확인하는 겟 피쳐 커맨드를 발행하여 비휘발성 메모리 장치에서 구현된 PIC(Plane Independent Command)를 지원하는 플레인을 확인할 수 있다. 한 번, 플레인 정보를 확인 한 후에, 파워 사이클(power cycle)이 없을 때, 제어기 내부에 대응하는 정보는 유지될 수 있다.
또한, 도 7b에 도시된 바와 같이, 저장 장치는 비휘발성 메모리 장치의 플레인 정보를 제어기(200a) 내부의 비휘발성 메모리 혹은 퓨즈(203)에 저장하고 있을 수 있다. 비휘발성 메모리 인터페이스 회로(NIF)는 제어기(200a) 내부에 저장된 플레인 정보를 이용하여 각 플레인 상태 정보를 확인하기 위하여 확장 상태 체크 커맨드(ESC)를 발행할 수 있다. 비휘발성 메모리 장치(100)는 확장 상태 체크 커맨드(ESC)에 응답하여 각 플레인 상태 정보를 출력할 수 있다. 제어기(200a)는 비휘발성 메모리 장치(100)로부터 플레인 상태 정보를 수신하고, 플레인 상태 정보를 메모리 장치(223)에 저장할 수 있다. 여기서 메모리 장치(223)는 FIFO(First Input First Out) 메모리를 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치는, 확장 상태 체크 커맨드(ESC)를 발행하기 전에 제어기(200a)에 연결된 비휘발성 메모리 장치(100)의 플레인 개수를 제어기(200a) 내부 비휘발성 메모리(예를 들어, ROM) 혹은 E-FUSE에 저장 시킴으로써, 별도의 플레인 정보 확인 과정을 수행하지 않고 곧바로 플레인 개수에 대응하는 리드 활성화 신호(/RE)의 토글을 결정할 수 있다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 플레인 비트맵 값을 이용한 선택적 플레인 상태 체크 방식을 예시적으로 보여주는 도면들이다.
도 8a에 도시된 바와 같이, 데이터 라인들(DQ)을 통하여 확장 상태 체크 커맨드(ECS)가 출력 된 후, 플레인 비트 맵 값이 어드레스 전송 타이밍에 출력될 수 있다. 이후에 사전에 결정된 시간 이후에, 데이터 라인들(DQ)을 통하여 선택된 플레인에 대한 플레인 상태 데이터가 출력될 것이다.
도 8b에 도시된 바와 같이, 제 1 DQ 값(DQ[0])은 제 1 플레인을 지시하고, 제 2 DQ 값(DQ[1])은 제 2 플레인을 지시하고, 제 3 DQ 값(DQ[2])은 제 3 플레인을 지시하고, 제 4 DQ 값(DQ[3])은 제 4 플레인을 지시하고, 제 5 DQ 값(DQ[4])은 제 5 플레인을 지시하고, 제 6 DQ 값(DQ[5])은 제 6 플레인을 지시하고, 제 7 DQ 값(DQ[6])은 제 7 플레인을 지시하고, 제 8 DQ 값(DQ[7])은 제 8 플레인을 지시할 것이다. 한편, 본 발명의 DQ 값과 플레인의 관계는 여기에 제한되지 않는다고 이해되어야 할 것이다.
한편, 비휘발성 메모리 장치가 DDP(Dual Die Package), QDP(Quad Die Package), 혹은 ODP(Octal Die Package) 일 때, 8개 이상의 플레인들을 구비할 수 있다. 이때, 플레인 비트맵 전송을 위한 어드레스 사이클이 여러 번 추가 될 수 있다.
도 9a 및 도 9b는 본 발명의 다른 실시 예에 따른 플레인 비트맵 값을 이용한 선택적 플레인 상태 체크 방식을 예시적으로 보여주는 도면들이다.
도 9a를 참조하면, 데이터 라인들(DQ)을 통하여 확장 상태 체크 커맨드(ECS)가 출력 된 후, 복수의 플레인 비트 맵 값들(ADD 1 ~ ADD j, j는 2 이상의 정수)이 어드레스 전송 타이밍에 출력될 수 있다. 이후에 사전에 결정된 시간 이후에, 데이터 라인들(DQ)을 통하여 선택된 플레인에 대한 플레인 상태 데이터가 출력될 것이다.
도 9b를 참조하면, 제 1 플레인 비트 맵 값(ADD 1)은 제 1 내지 제 8 플레인들을 지시하고, 제 2 플레인 비트 맵 값(ADD 2)은 제 9 내지 제 16 플레인들을 지시하고, 제 3 플레인 비트 맵 값(ADD 3)은 제 17 내지 제 24 플레인들을 지시하고, 제 4 플레인 비트 맵 값(ADD 4)은 제 25 내지 제 32 플레인들을 지시할 것이다.
한편, 도 9b에 도시된 플레인 비트 맵 값과 플레인의 관계는 예시에 불과하다고 이해되어야 할 것이다.
한편, 본 발명의 실시 예에 따른 각 플레인은 각각에서 플레인 상태를 나타내는 레디 앤 비지 신호(/RnB) 를 출력할 수 있다.
도 10은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(NVM Die)에서 레디 앤 비지 신호(/RnB)를 출력하는 것을 보여주는 도면이다. 도 10을 참조하면, 4개의 플레인들의 각각에서 레디 앤 비지 신호들(/RnB1 ~ /RnB4)을 출력할 수 있다. 레디 앤 비지 신호들(/RnB1 ~ /RnB4)의 논리 회로에 의한 조합에 따라 최종적인 레디 앤 비지 신호(/RnB)가 출력할 수 있다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(NVM Die)는 데이터 라인들(DQ)을 통하여 플레인 상태 정보를 출력하기 때문에, 플로팅 상태의 최종적인 레디 앤 비지 신호(/RnB)를 출력할 수도 있다.
도 11은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 11을 참조하면, 비휘발성 메모리 장치(100)는 다음과 같이 동작할 수 있다.
비휘발성 메모리 장치(100)는 외부의 제어기(200, 도 1 참조)로부터 확장 상태 체크 커맨드(ESC)를 수신할 수 있다(S110). 여기서 확장 상태 체크 커맨드(ESC)는 비휘발성 메모리 장치(100)의 내부의 플레인들의 상태를 요청하는 커맨드일 수 있다. 비휘발성 메모리 장치(100)는 확장 상태 체크 커맨드(ECS)에 응답하여 각 플레인 상태 정보를 데이터 라인들(DQ)을 통하여 제어기(200)로 출력할 수 있다(S120).
도 12는 본 발명의 실시 예에 따른 제어기의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 12를 참조하면, 제어기(200)는 다음과 같이 동작할 수 있다.
제어기(200)는 비휘발성 메모리 장치(100)의 플레인 정보를 이용하여 확장 상태 체크 커맨드(ESC)를 발행할 수 있다(S210). 여기서 플레인 정보는 제어기(200)의 내부에 사전에 저장되어 있거나, 비휘발성 메모리 장치(100)로부터 획득된 정보일 수 있다. 제어기(200)는 데이터 라인들(DQ)을 통하여 확장 상태 체크 커맨드(ECS)에 대응하는 플레인 상태 정보를 수신할 수 있다(S220).
도 13은 본 발명의 다른 실시 예에 따른 제어기(200)의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 13을 참조하면, 제어기(200)는 다음과 같이 동작할 수 있다.
제어기(200)는 적어도 하나의 비휘발성 메모리 장치(100)의 동작을 모니터링 할 수 있다(S310). 모니터링 결과에 따라 사전에 결정된 조건 아래에서, 제어기(200)는 비휘발성 메모리 장치(100)의 PIR/PIC 정보가 필요한 지를 판별할 수 있다(S320). 만일, PIR/PIC 정보가 필요할 때, 제어기(200)는 확장 상태 체크 커맨드(ESC)를 발생할 수 있다(S330). 제어기(200)는 확장 상태 체크 커맨드(ESC)에 대응하는 비휘발성 메모리 장치(100)의 각 플레인 상태 정보를 수신할 수 있다(S340).
도 14는 본 발명의 실시 예에 따른 저장 장치(10)의 동작 방법을 예시적으로 보여주는 래더다이어그램이다. 도 14를 참조하면, 저장 장치(10)는 다음과 같이 동작할 수 있다.
제어기(CTRL)는 플레인 정보를 획득하기 위하여 비휘발성 메모리 장치(NVM)으로 겟 피쳐 커맨드를 전송할 수 있다(S10). 비휘발성 메모리 장치(NVM)는 겟 피쳐 커맨드에 응답하여 플레인 정보를 제어기(CTRL)로 출력할 수 있다(S11).
비휘발성 메모리 장치(NVM)가 연결이 해제될 때까지 혹은 전원 공급이 차단될 때까지, 제어기(CTRL)은 수신된 플레인 정보를 휘발성 메모리 장치에 저장할 수 있다(S12). 이후에 제어기(CTRL)는 플레인 정보를 이용하여 비휘발성 메모리 장치(NVM)에 확장 상태 체크 커맨드(ESC)를 출력할 수 있다(S13). 비휘발성 메모리 장치(NVM)는 실시간으로 각 플레인 상태를 모니터링 하고(S14), 확장 상태 체크 커맨드(ESC)에 응답하여 각 플레인 상태 정보를 제어기(CTRL)로 출력할 수 있다(S15). 실시 예에 있어서, 플레인 상태 정보는 데이터 채널(예를 들어, 데이터 라인들(DQ))을 통하여 전송될 수 있다. 다른 실시 예에 있어서, 플레인 상태 정보는 사이드 채널(예를 들어, I2C, SPI 등)을 통하여 전송될 수 있다.
제어기(CTRL)는 수신된 플레인 상태 정보를 휘발성 메모리 장치에 저장할 수 있다. 제어기(CTRL)는 플레인 상태 정보를 이용하여 PIC 커맨드를 이용한 입출력 요청을 비휘발성 메모리 장치(NVM)에 출력할 수 있다(S17).
한편, 본 발명의 실시 예에 따른 저장 장치는 플레인 상태를 체크하는 전용 인공지능 프로세서를 구비할 수도 있다.
도 15는 본 발명의 다른 실시 예에 따른 저장 장치(30)를 예시적으로 보여주는 도면이다. 도 15를 참조하면, 저장 장치(30)의 제어기(200b)는 도 1에 도시된 그것과 비교하여 플레인 상태를 체크하는 인공지능 프로세서(215)를 포함할 수 있다. 이러한 인공지능 프로세서(215)는 도 1 내지 도 14에 설명된 바와 같이, 확장 상태 체크 커맨드(ESC)를 발행하고, 각 플레인 상태 정보를 수신하도록 구현될 수 있다. 비휘발성 메모리 장치(100b)는 인공지능 프로세서(215)의 제어에 따라 확장 상태 체크 커맨드(ESC)를 수신하여 각 플레인 상태 정보를 출력하는 제어 로직(150b)를 포함할 수 있다.
또한, 제어기(200b)는 버퍼 메모리(220b) 및 에러 정정 회로(230)를 포함할 수 있다. 버퍼 메모리(220b)는 휘발성 메모리(예를 들어, SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous RAM) 등) 혹은 비휘발성 메모리 (플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등)로 구현될 수 있다.
ECC 회로(230)는 프로그램 동작시 에러 정정 코드(error correction code)를 생성하고, 리드 동작시 에러 정정 코드를 이용하여 데이터(DATA)의 복구하도록 구현될 수 있다. 즉, ECC 회로(230)는 비휘발성 메모리 장치(100)로부터 수신된 데이터(DATA)의 페일 비트(fail bit) 혹은 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(error correction code; ECC)를 생성할 수 있다. ECC 회로(230)는 비휘발성 메모리 장치(100)로 제공되는 데이터의 에러 정정 인코딩을 수행함으로써, 패리티(parity) 비트가 부가된 데이터(DATA)를 형성할 수 있다. 패리티 비트는 비휘발성 메모리 장치(100)에 저장될 수 있다.
또한, ECC 회로(230)는 비휘발성 메모리 장치(100)로부터 출력된 데이터(DATA)에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(230)는 패리티를 사용하여 에러를 정정할 수 있다. ECC 회로(230)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다. 한편, 에러 정정 회로(230)에서 에러 정정이 불가능할 때, 리드 리트라이(read retry) 동작이 수행될 수 있다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 C2C(chip to chip) 구조로 구현될 수 있다.
도 16은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치(1000)를 예시적으로 보여주는 도면이다. 여기서 C2C 구조는 제 1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제 1 웨이퍼와 다른 제 2 웨이퍼 상에 페리퍼럴 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식일 수 있다. 실시 예에 있어서, 본딩 메탈이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있다. 다른 실시 예에 있어서, 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로 형성될 수도 있다.
비휘발성 메모리 장치(1000)의 페리퍼럴 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
페리퍼럴 회로 영역(PERI)은 제 1 기판(1210), 층간 절연층(1215), 제 1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제 1 메탈층(1230a, 1230b, 1230c), 제 1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제 2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 실시 예에 있어서, 제 1 메탈층(1230a, 1230b, 1230c)은 상대적으로 비저항이 높은 텅스텐으로 형성될 수 있다. 실시 예에 있어서, 제 2 메탈층(1240a, 1240b, 1240c)은 상대적으로 비저항이 낮은 구리로 형성될 수 있다.
도 16에 도시된 바와 같이, 제 1 메탈층(1230a, 1230b, 1230c)과 제 2 메탈층(1240a, 1240b, 1240c)이 도시되지만, 본 발명이 여기에 제한되지 않을 것이다. 제 2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나의 메탈층이 더 형성될 수도 있다. 제 2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제 2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리와 다른 비저항을 갖는 알루미늄 등으로 형성될 수도 있다.
실시 예에 있어서, 층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제 1 메탈층(1230a, 1230b, 1230c), 및 제 2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제 1 기판(1210) 상에 배치될 수 있다. 실시 예에 있어서, 층간 절연층(1215)은, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제 2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 페리퍼럴 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 실시 예에 있어서, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 추가로, 셀 영역(CELL)의 상부 본딩 메탈들(1371b, 1372b)은 제 1 메탈 패드들로 언급될 수 있고, 하부 본딩 메탈들(1271b, 1272b)은 제 2 메탈 패드들로 언급될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 포함할 수 있다. 실시 예에 있어서, 셀 영역(CELL)은 제 2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제 2 기판(1310) 상에는, 제 2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331-1338; 1330)이 적층 될 수 있다. 실시 예에 있어서, 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있다. 실시 예에 있어서, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제 2 기판(1310)의 상면에 수직하는 방향(Z-축 방향)으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제 1 메탈층(1350c) 및 제 2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제 1 메탈층(1350c)은 비트라인 콘택일 수 있고, 제 2 메탈층(1360c)은 비트라인일 수 있다. 실시 예 있어서, 비트라인(1360c)은 제 2 기판(1310)의 상면에 평행한 제 1 방향(Y축 방향)을 따라 연장될 수 있다.
도 16에 도시된 바와 같이, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 실시 예에 있어서, 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 페리퍼럴 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인(1360c)은 페리퍼럴 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결될 수 있다. 여기서 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다. 워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제 1 방향에 수직하면서 제 2 기판(1310)의 상면에 평행한 제 2 방향(X축 방향)을 따라 연장될 수 있다. 실시 예에 있어서, 워드라인 본딩 영역(WLBA)은 복수의 셀 콘택 플러그들(1341-1347; 1340)과 연결될 수 있다. 예를 들어, 워드라인들(1330)과 셀 콘택 플러그들(1340)은, 제 2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 실시 예에 있어서, 워드라인들(1330)에 연결되는 셀 콘택 플러그들(1340)의 상부에 제 1 메탈층(1350b)과 제 2 메탈층(1360b)이 차례로 연결될 수 있다. 실시 예에 있어서, 셀 콘택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 페리퍼럴 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 페리퍼럴 회로 영역(PERI)과 연결될 수 있다.
실시 예에 있어서, 셀 콘택 플러그들(1340)은 페리퍼럴 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 실시 예에 있어서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에 공통 소스 라인 콘택 플러그(1380)가 배치될 수 있다. 실시 예에 있어서, 공통 소스 라인 콘택 플러그(1380)는 금속, 금속 화합물, 혹은 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 공통 소스 라인 콘택 플러그(1380)는 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 콘택 플러그(1380) 상부에 제 1 메탈층(1350a)과 제 2 메탈층(1360a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 콘택 플러그(1380), 제 1 메탈층(1350a), 및 제 2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다. 제 2 메탈층(1360a)은 상부 메탈 비아(1371a)에 전기적으로 연결될 수 있다. 상부 메탈 비아(1371a)는 상부 메탈 패턴(1372a)에 전기적으로 연결될 수 있다.
한편, 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 16을 참조하면, 제 1 기판(1210)의 하부에는 제 1 기판(1210)의 하면을 덮는 하부 절연막(1201)이 형성될 수 있다. 또한, 하부 절연막(1201) 상에 제 1 입출력 패드(1205)가 형성될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(1205)는 제 1 입출력 콘택 플러그(1203)를 통해 페리퍼럴 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(1205)는 하부 절연막(1201)에 의해 제 1 기판(1210)과 분리될 수 있다. 또한, 제 1 입출력 콘택 플러그(1203)와 제 1 기판(1210) 사이에는 측면 절연막이 배치됨으로써 제 1 입출력 콘택 플러그(1203)와 제 1 기판(1210)을 전기적으로 분리할 수 있다.
도 16을 참조하면, 제 2 기판(1310)의 상부에 제 2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있다. 또한, 상부 절연막(1301) 상에 제 2 입출력 패드(1305)가 배치될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(1305)는 제 2 입출력 콘택 플러그(1303), 하부 메탈 패턴(1272a), 및 하부 메탈 비아(1271a)를 통해 페리퍼럴 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시 예에 있어서, 제 2 입출력 콘택 플러그(1303)가 배치되는 영역에 제 2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제 2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1380)과 오버랩 되지 않을 수 있다. 도 16을 참조하면, 제 2 입출력 콘택 플러그(1303)는 제 2 기판(1310)의 상면에 평행한 방향에서 제 2 기판(1310)과 분리될 수 있다. 또한, 제 2 입출력 콘택 플러그(1303)는 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제 2 입출력 패드(1305)에 연결될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(1305)는 회로 소자(1220a)에 전기적으로 연결될 수 있다.
실시 예에 있어서, 제 1 입출력 패드(1205)와 제 2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 예를 들어, 비휘발성 메모리 장치(1000)는 제 1 기판(1201)의 상부에 배치되는 제 1 입출력 패드(1205)만을 포함하거나, 혹은 제 2 기판(1301)의 상부에 배치되는 제 2 입출력 패드(1305)만을 포함할 수 있다. 다른 실시 예에 있어서, 비휘발성 메모리 장치(1000)는 제 1 입출력 패드(1205)와 제 2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 페리퍼럴 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(1000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 페리퍼럴 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 페리퍼럴 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)의 메탈층 상에는 하부 본딩 메탈(1251, 1252)이 형성될 수 있다. 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 예시적인 실시 예에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
예시적 실시예에서, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 하나의 최상부 금속층에 형성된 금속 패턴에 대응하여, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 다른 하나의 최상층 금속층에 상기 형성된 금속 패턴과 동일한 단면 형상을 갖는 강화 금속 패턴이 형성될 수 있다. 강화 금속 패턴에는 콘택이 형성되지 않을 수 있다.
일반적으로, 패드 제한(pad limitation)으로 RnB 핀을 사용하기 어려운 모바일 제품에서 PIR(Plane Independent Read)/PIC(Plane Independent Command) 지원 NAND 플래시 메모리 장치를 사용하는 경우, 종래의 커맨드를 이용한 플레인의 Ready & Busy 상태를 확인하는 오버헤드는 전체 성능의 많은 부분을 차지하고 있다. 필요한 RnB 패드 개수를 줄인 CE Controlled RnB를 사용하는 SSD(Solid State Driver)에서, PIR/PIC를 지원하는 NAND 플래시 메모리 장치는 해당 기술을 사용하지 못하고 있다.
본 발명은 제한된 핀 상황에서 각 플레인 상태를 확인하기 위한 extended command set의 신규한 프로토콜(protocol)을 제안한다. 본 발명의 플레인 상태 확인 방식은 하나의 command set 안에서 다이(Die)에 구성된 모든 플레인의 상태 값을 /RE의 toggle 만으로 확인 할 수 있다. 본 발명의 플레인 상태 확인 방식은 기존 73/78h command set의 반복하는 오버헤드를 제거할 수 있다. 예를 들어, 본 발명의 프로토콜은 77h command 전송하고, 사전에 결정된 시간(tWHR) 이후에 선택 된 Die 내 Plane 개수 만큼 /RE를 toggle하고, 사전에 결정된 시간(tDQSRE) 이후에 toggle 만큼의 DQS와 DQ[7:0]를 반환시킴으로써 Plane Status를 확인할 수 있다.
또한, 본 발명은 선택적으로 플레인 상태를 확인하기 위한 extended command set의 신규한 프로토콜을 제안한다.
본 발명의 플레인 상태 확인 방식은 하나의 command set 안에 Address Cycle(Phase)에서 Plane Bitmap 값을 전송함으로써, 다이(Die)에 구성된 Plane 중 선택적으로 Status를 확인 할 수 있다. 예를 들어, 본 발명의 프로토콜은, 79h command 전송하고, address cycle에서 선택된 Die 내 확인하고자 하는 Plane의 Bitmap 정보 전송하고, 사전에 결정된 시간(tWHR) 이후에 읽어야 하는 Plane 정보만큼 /RE를 toggle하고, 사전에 결정된 시간(tDQSRE) 이후에 toggle 만큼의 DQS와 선택된 Plane Status 정보를 갖는 DQ[7:0]를 반환시킴으로써 Plane Status를 확인할 수 있다.
실시 예에 있어서, 논리주소의 제 1 플레인(LUN0 plane 0)부터 순서대로 Plane Bitmap[0]의 LSB(Least Significant Bit)에 할당 될 수 있다. 만일 DDP 이상의 NAND 플래시 메모리 장치의 경우, Plane Bitmap 전송을 위한 address cycle이 한번 더 추가될 수 있다.
본 발명의 실시 예에 따른 저장 장치는 신규한 Extended Command Protocol 지원하는 NAND I/F(Interface) 모듈을 포함하는 제어기와 PIC(Plane Independent Command)를 지원하는 낸드 플래시 메모리 장치를 포함할 수 있다. 실시 예에 있어서, 제어기는 고정된 Plane 상태 확인 처리 로직(예를 들어, 77h 커맨드 전송 및 /RE toggle)을 포함할 수 있다. 실시 예에 있어서, 제어기는 선택적 Plane 상태 확인 처리 로직(예를 들어, 79h 커맨드 전송, Plane Bitmap ADDR 전송, 및 /RE toggle)을 포함할 수 있다. 실시 예에 있어서, 제어기는 플레인 상태(Plane Status)를 저장하는 FIFO 메모리를 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치 및 그것의 동작 방법은, 하나의 커맨드 셋 안에서 플레인 개수에 대응하는 /RE toggle로 다이(Die)에 구성된 모든 플레인 상태(Plane Status) 값을 확인할 수 있다. 실시 예에 있어서, 확장 커맨드를 사용에 전에, 제어기에 연결된 NAND Flash Memory에 플레인 개수를 확인하는 Get Feature 커맨드 동작을 수행하고, 이를 통해 NAND Flash Memory에 구현된 PIC(Plane Independent Command) 지원하는 플레인을 확인할 수 있다. 실시 예에 있어서, 한 번(Onetime) 플레인 정보를 확인 후에, 파워 사이클(power cycle)이 없을 때, 제어기 내부에 대응하는 플레인 정보는 저장될 수 있다. 실시 예에 있어서, 확장 커맨드를 이용하기 전에, NAND Flash Memory의 플레인 개수는 제어기 내부 Non-volatile Memory ROM (Read Only Memory) 혹은 E-FUSE에 저장 될 수 있다. 또한, 플레인 개수에 대응하는 /RE toggle이 결정될 수 있다.
본 발명의 다른 실시 예에 따른 저장 장치 및 그것의 동작 방법은, 하나의 커맨드 셋 안에 어드레스 사이클(address cycle(Phase))에서 상태를 확인하고자 하는 플레인 비트맵(Plane Bitmap) 값을 전송함으로써, 다이(Die)에 구성된 플레인 중에서 선택적으로 플레인 상태(Plane Status)를 확인 할 수 있다.
실시 예에 있어서, 플레인 비트맵은 DQ[7:0]의 8 비트에 할당 될 수 있다. 예를 들어, LSB DQ[0]와 Plane 0가 매핑 되고, MSB DQ[7]와 Plane 7이 매핑 될 수 있다. 이와 반대의 경우도 가능하다. 즉, LSB DQ[0]이 Plane 7에 매핑 되고, MSB DQ[7]이 Plane 0에 매핑 될 수 있다.
한편, 저장 장치에 구성된 낸드 플래시 메모리에서 지원하는 플레인 개수가 8개 이상이면, 어드레스 사이클이 확장될 수 있다. 예를 들어, 9번 Plane의 플레인 비트맵을 전송하고자 한다면, {ADDR Cycle 1} DQ[7:0] = 8'h00, {ADDR Cycle 2} DQ[7:0] = 8'h01 로 전송 될 수 있다. 즉, 확장 커맨드 <CMD 79h> 전송 후에, 플레인 비트맵 어드레스 <ADDR 1><ADDR 2>??????????..<ADDR N> 전송되고, /RE toggle plane 0~7에 의해 plane 8~15와 plane N-1 ~ N+6 선택될 수 있다.
본 발명의 실시 예에 따른 저장 장치는, PIC 동작을 지원하는 낸드 플래시 메모리의 개별 플레인 상태를 확인하기 위하여서 플레인 개수만큼의 상태 확인 커맨드를 전송하는 오버헤드를 감소시키고, 이에 따라 성능을 향상을 기대할 수 있다.
한편, 상술된 바와 같이, 확장 커맨드 프로토콜을 이용하여 플레인 상태 확인 과정이 설명되었다. 본 발명의 실시 예에 따른 플레인 상태 확인 방식은 종래 기술과 비교하여 At once Status Check (단번 상태 체크) 방식으로 불릴 수 있다.
본 발명의 실시 예에 따른 플레인 상태 확인 방식은, At once Status Check Command를 전송하여 선택된 Die에 모든 플레인의 Ready & Busy 상태 정보를 /RE toggle 만으로 데이터 스트로브 신호(DQS)와 이에 대응하는 DQ[7:0] 값의 반환되는 값을 통해 쉽게 확인할 수 있다. 본 발명은 RnB 패드(Pad) 하나 당 하나의 Die 혹은 Plane 상태를 대변하는 RnB 패드의 칩 사이즈 문제를 해결 할 수 있다. 또한, 본 발명은 기존의 상태 체크 방식에서 Plane 개수만큼의 커맨드와 DQS/DQ[7:0] 반환하는 오버헤드를 극복 할 수 있다. 또한, 본 발명은 CE controlled RnB에서 Plane별 상태(Status)를 확인 할 수 없는 한계를 극복 할 수 있다.
예를 들어, 신규한 At once Status Check 방식의 Read Status Enhanced 커맨드(가정 77h)을 이용하는 플레인 상태 확인 방식은, 커맨드 77h CMD를 전송한 후 check 하고자 하는 plane count 4를 가정할 때, 첫번째 /RE toggle 하고, 두번째 /RE toggle 하고, 세번째 /RE toggle 하고, 네번째 /RE toggle 한 후에, DQ[7:0] Plane 0 상태 반환하고, DQ[7:0] Plane 1 상태 반환하고, DQ[7:0] Plane 2 상태 반환하고, DQ[7:0] Plane 3 상태 반환으로써 성능 향상을 꾀할 수 있다.
본 발명은 향상된 At once Status Check Command와 Status Check Protocol을 개시하고 있다. 신규한 At once Status Check Command 77h를 통하여 4개의 Plane Status를 확인하고 있다. 먼저 새롭게 정의한 77h Command 전송 이후에 Status를 확인하려는 개수를 전송하고, 해당 개수만큼의 /RE를 toggle (LOW->HIGH) strobe 신호를 만들고, NAND 플래시 메모리는 /RE 신호를 받아 DQS로 만들고, 대응하는 DQS의 Edge Align함으로써 DQ[7:0] 값에 Plane Status 값을 반환할 수 있다.
예를 들어, 4개의 Plane 정보를 요청하는 Plane Count가 4로 설정될 때, /RE toggle은 4번 발생시킬 수 있다. 낸드 플래시 메모리는 /RE에 대응하는 DQS return strobe를 제어기에 전달하고, DQS에 Edge Align 함으로써 DQ[7:0] 값에 Plane 0 / 1 / 2 / 3의 상태를 순서대로 반환할 수 있다. 제어기는 DQS를 지연시켜 DQ[7:0]값을 래치함으로써 플레인 상태 정보를 판독할 수 있다. 예를 들어, 플레인 상태 값이 'E0h'인 경우 Ready 상태이고, 다른 값을 가질 경우 'E1h'등등 은 Busy 상태 혹은 Error 상태이다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장치 기술로 이용 할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함 할 것이다.
10: 저장 장치
100: 비휘발성 메모리 장치
101, 102, 10K: 플레인
150: 제어 로직
200: 제어기
202: 비휘발성 메모리 인터페이스 회로

Claims (20)

  1. 제어기의 동작 방법에 있어서,
    확장 상태 체크 커맨드(extended status check command)를 비휘발성 메모리 장치로 전송하는 단계;
    상기 확장 상태 체크 커맨드를 전송 한 후에, 상기 비휘발성 메모리 장치 내부의 플레인 개수에 대응하여 리드 활성화 신호(/RE)를 토글링하는 단계; 및
    상기 리드 활성화 신호(/RE)에 대응하는 데이터 스트로브 신호(DQS)에 따라 데이터 라인들을 통하여 상기 비휘발성 메모리 장치의 플레인들의 상태 정보를 수신하는 단계를 포함하고,
    상기 리드 활성화 신호(/RE)가 토글링 한 후에, 칩 활성화 신호(/CE), 커맨드 래치 활성화 신호(CLE), 및 어드레스 래치 활성화 신호(ALE)이 로우 레벨에서 하이 레벨이 될 때까지 상기 리드 활성화 신호(/RE)는 리드 포스트엠블 시간(tRPST)을 갖고, 상기 리드 포스트엠블 시간(tRPST) 동안 데이터 스트로브 신호(DQS)는 토글하고,
    상기 리드 활성화 신호(/RE)는 상기 리드 포스트엠블 시간(tRPST) 이후에 데이터 출력 시간을 보장하기 위하여 리드 포스트엠블 홀딩 시간(tRPSTH)을 갖고, 상기 리드 포스트엠블 홀딩 시간(tRPSTH) 동안 데이터 라인들에 마지막 플레인 상태 정보가 유지되는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치의 상기 플레인 개수를 확인하는 단계를 더 포함하는 방법.
  3. 제 2 항에 있어서,
    상기 비휘발성 메모리 장치의 상기 플레인 개수에 대응하는 정보는 상기 제어기 내부의 ROM(Read Only Memory) 혹은 E-Fuse에 저장되어 있고,
    상기 제어기는 상기 ROM 혹은 상기 E-Fuse로부터 상기 플레인 개수에 대응하는 정보를 읽음으로써 상기 플레인 개수를 확인하는 것을 특징으로 하는 방법.
  4. 제 2 항에 있어서,
    상기 플레인 개수를 확인하는 단계는,
    상기 비휘발성 메모리 장치로 겟 피쳐 커맨드(get feature command)를 전송하는 단계;
    상기 겟 피쳐 커맨드에 응답하여 상기 비휘발성 메모리 장치로부터 플레인 개수 정보를 수신하는 단계; 및
    상기 플레인 개수 정보를 버퍼 메모리에 저장하는 단계를 포함하는 방법.
  5. 제 1 항에 있어서,
    상기 확장 상태 체크 커맨드가 수신된 시점에서 사전에 결정된 제 1 시간(tWHR) 후에 상기 리드 활성화 신호(/RE)가 출력되는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서,
    상기 리드 활성화 신호(/RE)는 리드 프리엠블 시간(tRPRE) 후에 토글링 되는 것을 특징으로 하는 방법.
  7. 제 5 항에 있어서,
    상기 데이터 스트로브 신호(DQS)는 억세스 윈도우(tDQSRE) 이후에 상기 리드 활성화 신호(/RE)에 응답하여 상기 플레인 개수에 대응하여 토글링하는 것을 특징으로 하는 방법.
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 확장 상태 체크 커맨드는 77h 커맨드인 것을 특징으로 하는 방법.
  11. 제어기의 동작 방법에 있어서,
    확장 상태 체크 커맨드(extended status check command)를 비휘발성 메모리 장치로 전송하는 단계;
    어드레스 사이클에서 상기 비휘발성 메모리 장치의 플레인들 중에서 적어도 하나의 플레인을 지시하는 플레인 비트맵 값을 상기 비휘발성 메모리 장치로 전송하는 단계;
    상기 플레인 비트맵 값이 지시하는 플레인 개수에 대응하여 리드 활성화 신호(/RE)를 토글링하는 단계;
    상기 리드 활성화 신호(/RE)에 대응하는 데이터 스트로브 신호(DQS)에 따라 상기 플레인 비트맵 값이 지시하는 상기 적어도 하나의 플레인의 상태 정보를 데이터 라인들을 통하여 수신하는 단계를 포함하고,
    상기 리드 활성화 신호(/RE)가 토글링 한 후에, 칩 활성화 신호(/CE), 커맨드 래치 활성화 신호(CLE), 및 어드레스 래치 활성화 신호(ALE)이 로우 레벨에서 하이 레벨이 될 때까지 상기 리드 활성화 신호(/RE)는 리드 포스트엠블 시간(tRPST)을 갖고, 상기 리드 포스트엠블 시간(tRPST) 동안 데이터 스트로브 신호(DQS)는 토글하고,
    상기 리드 활성화 신호(/RE)는 상기 리드 포스트엠블 시간(tRPST) 이후에 데이터 출력 시간을 보장하기 위하여 리드 포스트엠블 홀딩 시간(tRPSTH)을 갖고, 상기 리드 포스트엠블 홀딩 시간(tRPSTH) 동안 데이터 라인들에 마지막 플레인 상태 정보가 유지되는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서,
    상기 리드 활성화 신호(/RE)는 상기 플레인 비트맵 값을 수신한 시점부터 사전에 결정된 제 1 시간(tWHR) 이후에 출력되는 것을 특징으로 하는 방법.
  13. 제 11 항에 있어서,
    상기 플레인들의 대응하는 번호들은 상기 플레인 비트맵 값의 최하위 비트부터 차례로 할당되는 것을 특징으로 하는 방법.
  14. 제 11 항에 있어서,
    상기 플레인들의 개수가 8를 초과할 때, 상기 초과하는 플레인들의 개수에 대응하는 어드레스 사이클이 추가되는 것을 특징으로 하는 방법.
  15. 제 11 항에 있어서,
    상기 확장 상태 체크 커맨드는 79h 커맨드인 것을 특징으로 하는 방법.
  16. 비휘발성 메모리 장치에 복수의 제어 핀들과 데이터 라인들을 통하여 연결되고, 상기 비휘발성 메모리 장치를 제어하는 비휘발성 메모리 인터페이스 회로; 및
    상기 비휘발성 메모리 장치의 플레인 개수 정보를 저장하는 메모리 장치를 포함하고,
    상기 비휘발성 메모리 인터페이스 회로는, 상기 비휘발성 메모리 장치의 플레인 상태를 확인하기 위하여 확장 상태 체크 커맨드를 상기 비휘발성 메모리 장치로 전송하고, 상기 플레인 개수 정보에 대응하여 리드 활성화 신호(/RE)를 토글링 하고, 상기 리드 활성화 신호(/RE)의 토글링에 대응하는 데이터 스트로브 신호(DQS)에 응답하여 상기 데이터 라인들을 통하여 상기 비휘발성 메모리 장치의 플레인 상태 정보를 수신하고,
    상기 리드 활성화 신호(/RE)가 토글링 한 후에, 칩 활성화 신호(/CE), 커맨드 래치 활성화 신호(CLE), 및 어드레스 래치 활성화 신호(ALE)이 로우 레벨에서 하이 레벨이 될 때까지 상기 리드 활성화 신호(/RE)는 리드 포스트엠블 시간(tRPST)을 갖고, 상기 리드 포스트엠블 시간(tRPST) 동안 데이터 스트로브 신호(DQS)는 토글하고,
    상기 리드 활성화 신호(/RE)는 상기 리드 포스트엠블 시간(tRPST) 이후에 데이터 출력 시간을 보장하기 위하여 리드 포스트엠블 홀딩 시간(tRPSTH)을 갖고, 상기 리드 포스트엠블 홀딩 시간(tRPSTH) 동안 데이터 라인들에 마지막 플레인 상태 정보가 유지되는 것을 특징으로 하는 제어기.
  17. 제 16 항에 있어서,
    상기 비휘발성 메모리 인터페이스 회로는 겟 피쳐 커맨드를 상기 비휘발성 메모리 장치로 전송하고, 상기 겟 피쳐 커맨드에 따라 상기 비휘발성 메모리 장치로부터 상기 플레인 개수 정보를 갖는 PIR(Plane Independent Read)/PIC(Plane Independent Command) 정보를 수신하는 것을 특징으로 하는 제어기.
  18. 제 16 항에 있어서,
    상기 메모리 장치는 비휘발성 메모리로 구현되는 것을 특징으로 하는 제어기.
  19. 제 16 항에 있어서,
    상기 플레인 상태 정보를 저장하는 FIFO(First-In First-Out) 메모리를 더 포함하고,
    상기 비휘발성 메모리 인터페이스 회로는 상기 플레인 상태 정보를 이용하여 PIC(Plane Independent Command)를 갖는 입출력 요청을 상기 비휘발성 메모리 장치로 전송하는 것을 특징으로 하는 제어기.
  20. 제 16 항에 있어서,
    상기 비휘발성 메모리 인터페이스 회로는 상기 비휘발성 메모리 장치의 플레인들 중에서 선택된 플레인의 상태 정보를 이용하여 PIC(Plane Independent Command)를 갖는 입출력 요청을 상기 비휘발성 메모리 장치로 전송하는 것을 특징으로 하는 제어기.
KR1020210170105A 2021-12-01 2021-12-01 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법 KR102481649B1 (ko)

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TW111142008A TW202340929A (zh) 2021-12-01 2022-11-03 控制器及其操作方法
CN202211425617.9A CN116206653A (zh) 2021-12-01 2022-11-14 控制非易失性存储器件的控制器及其操作方法
EP22209764.4A EP4191588A1 (en) 2021-12-01 2022-11-27 Nonvolatile memory device, controller for controlling the same, storage device having the same, and operating method thereof

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230221888A1 (en) * 2022-01-10 2023-07-13 Western Digital Technologies, Inc. Data Storage Device and Method for Memory-Die-State-Aware Host Command Submission

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008515033A (ja) * 2004-08-31 2008-05-08 シリコン・オプティクス ビットプレーンリソース管理用の方法及び装置
KR20100089509A (ko) * 2009-02-04 2010-08-12 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
KR20170005900A (ko) * 2012-05-23 2017-01-16 에스케이 하이닉스 메모리 솔루션 인코퍼레이티드 플래시 메모리 제어기
KR20180126321A (ko) * 2017-05-17 2018-11-27 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR20190093364A (ko) * 2018-02-01 2019-08-09 에스케이하이닉스 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR20210039075A (ko) * 2019-10-01 2021-04-09 삼성전자주식회사 비휘발성 메모리 장치의 초기화 제어 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP2015176309A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
WO2018011926A1 (ja) * 2016-07-13 2018-01-18 東芝メモリ株式会社 記憶装置
JP2019128829A (ja) * 2018-01-25 2019-08-01 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
KR20200124045A (ko) * 2019-04-23 2020-11-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008515033A (ja) * 2004-08-31 2008-05-08 シリコン・オプティクス ビットプレーンリソース管理用の方法及び装置
KR20100089509A (ko) * 2009-02-04 2010-08-12 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
KR20170005900A (ko) * 2012-05-23 2017-01-16 에스케이 하이닉스 메모리 솔루션 인코퍼레이티드 플래시 메모리 제어기
KR20180126321A (ko) * 2017-05-17 2018-11-27 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR20190093364A (ko) * 2018-02-01 2019-08-09 에스케이하이닉스 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR20210039075A (ko) * 2019-10-01 2021-04-09 삼성전자주식회사 비휘발성 메모리 장치의 초기화 제어 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
일본공표특허 제2008-515033호(2008.05.08.) 1부.*
한국공개특허 제10-2010-0089509호(2010.08.12.) 1부.*
한국공개특허 제10-2017-0005900호(2017.01.16.) 1부.*
한국공개특허 제10-2018-0126321호(2018.11.27.) 1부.*
한국공개특허 제10-2019-0093364호(2019.08.09.) 1부.*
한국공개특허 제10-2021-0039075호(2021.04.09.) 1부.*

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