KR20100089509A - 불휘발성 메모리 소자의 동작 방법 - Google Patents

불휘발성 메모리 소자의 동작 방법 Download PDF

Info

Publication number
KR20100089509A
KR20100089509A KR1020090008797A KR20090008797A KR20100089509A KR 20100089509 A KR20100089509 A KR 20100089509A KR 1020090008797 A KR1020090008797 A KR 1020090008797A KR 20090008797 A KR20090008797 A KR 20090008797A KR 20100089509 A KR20100089509 A KR 20100089509A
Authority
KR
South Korea
Prior art keywords
address
plane
control signal
command
input
Prior art date
Application number
KR1020090008797A
Other languages
English (en)
Inventor
민민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090008797A priority Critical patent/KR20100089509A/ko
Publication of KR20100089509A publication Critical patent/KR20100089509A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 제 1 및 제 2 플레인을 포함하는 불휘발성 메모리 소자의 동작 방법에 있어서, 독출 명령어 및 어드레스를 수신하는 단계; 상기 수신된 어드레스의 특정비트를 확인하여 멀티 플레인 동작인지 여부를 판단하여 멀티 플레인 동작임을 알리는 제 2 제어신호를 출력하는 단계; 확인 명령어가 수신됨에 따라, 멀티 플레인 동작의 시작을 지시하는 제 2 제어신호를 출력하는 단계; 및 상기 제 2 제어신호에 따라 상기 제 1 및 제 2 플레인을 모두 인에이블하여 상기 독출 명령 및 어드레스를 이용한 멀티 플레인 독출 동작을 수행하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법을 제공한다.
멀티 플레인 독출, 어드레스

Description

불휘발성 메모리 소자의 동작 방법{Method of operating a non volatile memory device}
본 발명은 불휘발성 메모리 소자의 동작에 관한 것으로, 멀티 플레인 동작을 수행하게 하는 명령어 입력 사이클을 줄인 불휘발성 메모리 소자의 동작 방법에 관한 것이다.
불휘발성 메모리 소자는 데이터의 기록 및 삭제가 자유로운 램(RAM; Random Access Memory)의 장점과 전원의 공급 없이도 저장된 데이터를 보존하는 롬(ROM; Read Only Memory)의 장점을 동시에 지니고 있어 최근 디지털 카메라, PDA(Personal Digital Assistant), MP3 플레이어 등 휴대용 전자기기의 저장매체로 널리 채택되고 있다.
불휘발성 메모리 소자는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
불휘발성 메모리 소자는 메모리 셀 어레이의 구조에 따라 싱글 플레 인(Single Plane) 타입과 멀티 플레인(Multi Plane) 타입으로 분류될 수 있다. 싱글 플레인 타입의 메모리 소자는 복수개의 메모리 셀 블록들로 구성되는 하나의 플레인만을 포함하고, 멀티 플레인 타입의 메모리 소자는 각각 복수의 메모리 셀 블록들로 구성되는 복수의 플레인들이 포함된다.
제 0 및 제 1 플레인을 포함하는 불휘발성 메모리 소자의 경우, 두 개의 플레인에서 동시에 프로그램이나 데이터 독출과 같은 멀티 플레인 동작을 할 수 있다.
도 1은 일반적인 멀티 플레인 동작 명령 입력의 과정을 나타낸다.
도 1을 참조하면, 멀티 플레인 동작 중 데이터 독출 명령을 수신하는 동작하는 경우에 대한 것으로 불휘발성 메모리 소자의 제어부에서 명령어(60h)가 수신된다(S101). 그리고 어드레스가 수신된다(S103).
어드레스는 크게 세 개의 사이클로 입력된다.
첫 번째 어드레스 사이클에는 제 12 내지 제 20 어드레스 정보(A12~A20)가 포함되고, 두 번째 어드레스 사이클에는 제 21 내지 제 28 어드레스 정보(A21~A28)가 포함된다. 그리고 마지막 세 번째 어드레스 사이클에는 제 29 내지 제 33 어드레스 정보(A29~A33)가 저장된다.
상기 어드레스 정보는 불휘발성 메모리 소자에 입력되는 명령어와 어드레스의 스펙에 의해 결정된 것이다.
단계 S103에서 입력되는 어드레스에서 제 21 어드레스 정보(A21)가 내부적으로 멀티 플레인인지를 나타내는 정보이다. 상기 단계 S103에서 입력되는 어드레스 에서 제 21 어드레스 정보(A21)를 제외한 나머지 어드레스는 'LOW'로 고정된 더미(Dummy) 비트이다.
불휘발성 메모리 소자의 제어부는 어드레스가 모두 입력되면, 어드레스 수신이 완료되었음을 알리는 어드레스 래치 완료 신호(ALEDONE)를 생성한다(S105). 그리고 멀티 플레인 동작을 위해서는 명령어(60h)가 한 번 더 수신된다(S107).
제어부에서는 명령이 중복되어 수신되는 것에 의해서 멀티 플레인 동작을 시작해야 한다는 제어신호(DUALPLANESU)를 생성된다(S109). 그리고 실제 동작을 위해 필요한 어드레스가 수신된다(S111).
그리고 마지막으로 확인명령(30h)이 수신되면(S113), 제어부의 제어에 따라 멀티 플레인 독출 동작을 시작한다(S115).
도 2는 멀티 플레인 명령이 입력되는 타이밍 도를 나타낸다.
도 2에 나타난 바와 같이, 명령어와 세 번의 어드레스 사이클, 그리고 다시 중복된 명령어와 세 번의 어드레스 사이클과 확인명령이 입력된 이후에 독출동작이 수행되는 것을 확인할 수 있다.
상기와 같이 멀티 플레인 동작을 수행하기 위해서는, '명령어-어드레스-명령어-어드레스-확인명령어'가 차례로 입력되어야 한다. 그리고 불휘발성 메모리 소자의 제어부는 처음에 입력되는 어드레스에 의해서 내부적으로 멀티 플레인임을 표시하고, 같은 명령어가 중복되어 두 번 입력되는 것에 의해 멀티 플레인 동작을 지시하는 것이라고 판단하여 멀티 플레인 동작을 한다.
따라서 멀티 플레인 동작을 하기 위해서는 두 번의 명령어 사이클이 필요하 고, 두 번의 어드레스입력이 있어야 한다. 또한 처음 입력되는 어드레스의 경우에는 멀티 플레인임을 나타내는 제 21 어드레스 정보를 제외하고는 모두 더미 비트들로 채워지기 때문에 제어부로 입력되는 명령어 버스의 효율이 떨어지고 더미 비트입력에 의한 전류(Current) 소모가 발생한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 멀티 플레인 동작을 시작하게 하는 명령어를 간략화하여 한 번의 명령어와 어드레스 입력으로 멀티 플레인 동작을 수행하는 불휘발성 메모리 소자의 동작 방법을 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
제 1 및 제 2 플레인을 포함하는 불휘발성 메모리 소자의 동작 방법에 있어서, 독출 명령어 및 어드레스를 수신하는 단계; 상기 수신된 어드레스의 특정비트를 확인하여 멀티 플레인 동작인지 여부를 판단하여 멀티 플레인 동작임을 알리는 제 2 제어신호를 출력하는 단계; 확인 명령어가 수신됨에 따라, 멀티 플레인 동작의 시작을 지시하는 제 2 제어신호를 출력하는 단계; 및 상기 제 2 제어신호에 따라 상기 제 1 및 제 2 플레인을 모두 인에이블하여 상기 독출 명령 및 어드레스를 이용한 멀티 플레인 독출 동작을 수행하는 단계를 포함한다.
상기 수신되는 어드레스는 제 1 내지 제 3 어드레스 사이클에 의해 입력되는 것을 특징으로 한다.
상기 제 3 어드레스 사이클에 특정 비트를 확인하여 멀티 플레인 동작여부를 판단하는 것을 특징으로 한다.
상기 독출 명령 및 어드레스가 수신된 후, 어드레스 래치 완료 신호(ALEDONE)가 생성되어 출력하는 것을 특징으로 한다.
상기 독출 명령이 수신된 후, 멀티 플레인 동작인지를 확인하도록 대기하게 하는 제 3 제어신호를 생성되어 출력하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 동작은 멀티 플레인 동작을 수행하게 하는 명령어에서 불필요한 명령어와 어드레스 비트를 제거하여 명령어 입력을 위한 버스 사용율을 낮추고 어드레스 비트 입력동안의 전류 소모를 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타낸다.
도 3a를 참조하면, 불휘발성 메모리 소자(300)는 메모리 셀 어레이(310), 페이지 버퍼블록(320), Y 디코더블록(330), 데이터 입출력부(340) 및 제어부(350)를 포함한다.
메모리 셀 어레이(310)는 제 0 및 제 1 플레인(311, 312)을 포함한다. 제 0 및 제 1 플레인(311, 312)은 각각 다수의 메모리 블록을 포함한다. 그리고 각각의 메모리 블록은 데이터 저장을 위한 메모리 셀들이 비트라인과 워드라인으로 연결되 어 있다. 또한 상기 제 0 내지 제 1 플레인(311, 312)에는 각각의 메모리 블록을 인에이블하여 워드라인에 동작전압을 제공하기 위한 X 디코더가 포함된다.
페이지 버퍼부(330)는 제 0 플레인에 연결되는 제 0 페이지 버퍼부(321)와 제 1 플레인에 연결되는 제 1 페이지 버퍼부(322)를 포함한다. 제 0 및 제 1 페이지 버퍼부(321, 322)는 각각 비트라인에 연결되는 페이지 버퍼들을 포함한다.
Y 디코더부(330)는 제 0 및 제 1 Y 디코더부(331, 332)를 포함한다. 제 0 및 제 1 Y 디코더부(331, 332)는 각각 제 0 및 제 1 페이지 버퍼부(321, 322)의 페이지 버퍼들의 데이터 입출력 경로를 제공한다.
데이터 입출력부(340)는 외부에서 입력되는 데이터를 수신하여 제어부(350)로 전달하거나, Y 디코더부(330)를 통해 페이지 버퍼부(320)로 데이터를 전달한다. 또한 Y 디코더부(330)를 통해 페이지 버퍼부(320)에 독출되어 저장된 데이터를 외부로 출력한다.
제어부(350)는 제어부(340)로부터 전달되는 명령어에 따른 동작을 제어한다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자(300)의 제어부(350)는 명령어 버스로 입력되는 명령어와, 어드레스를 이용해서 제 0 및 제 1 플레인을 동시에 인에이블시켜 데이터 독출 신호를 출력하게 하는 멀티 플레인 독출을 위한 제어신호를 출력한다.
도 3b는 도 3a의 제어부를 나타낸다.
도 3b를 참조하면, 제어부(350)는 ALEDONE 생성부(351), 멀티 플레인 동작 확인신호 생성부(352), 멀티 플레인 동작확인 대기신호 생성부(353), 플레인 선택 신호 생성부(354) 및 플레인 선택부(355)를 포함한다.
ALEDONE 생성부(351)는 입력되는 어드레스가 모두 래치되었음을 알리는 제어신호(ALEDONE)를 출력하고, 멀티 플레인 동작 확인신호 생성부(352)는 입력되는 어드레스 정보들 중에서 제 34 어드레스 비트(A34)를 확인하여 멀티 플레인 동작을 해야 하는 것을 확인하는 제어신호(D_DUALPLANESU)를 출력한다. 상기 멀티 플레인 동작 확인신호 생성부(352)는 종래에는 두 번의 명령어가 중복하여 입력되는 것을 확인하면 제어신호(D_DUALPLANESU)를 출력하였으나, 본 발명의 실시 예에서 어드레스의 제 34 어드레스 비트(A34)를 확인하여 제어신호(D_DUALPLANESU)를 출력한다.
그리고 멀티 플레인 동작확인 대기신호 생성부(353)는 명령어가 입력되면 멀티 플레인 동작을 해야 하는지를 판단하기 위한 대기를 하게 하는 제어신호(DUALPLANESU)를 출력한다.
플레인 선택신호 생성부(354)는 멀티 플레인 동작을 해야 하는 경우, 제 0 및 제 1 플레인(311, 312)이 모두 인에이블되게 하는 제어신호(CI_DUALPLANESU)를 생성한다.
플레인 선택부(355)는 제어신호(CI_DUALPLANESU)에 의해 제 0 및 제 1 플레인(311, 312)을 동시에 인에이블하기 위한 제 0 및 제 1 플레인 선택 신호(PLANE0, PLANE1)를 출력한다.
상기의 제어부(350)에서 멀티 플레인 동작을 제어하는 것은 다음과 같다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 동작 순서도이다.
도 4를 참조하면, 데이터 독출을 위한 명령어(60h)가 수신되면(S401), 데이 터 입출력부(340)는 수신되는 명령어를 제어부(350)로 명령어 버스(CMD_BUS)를 통해서 전달한다. 그리고 어드레스도 동일한 경로로 수신된다(S403). 또한 상기 명령어(60h)가 입력되면 멀티 플레인 동작확인 대기신호 생성부(353)는 멀티 플레인 동작을 해야 하는지를 판단하기 위해 대기하라는 제어신호(DUALPLANESU)를 출력한다.
상기 어드레스는 세 번의 어드레스 사이클로 입력된다. 첫 번째 어드레스 사이클에서는 제 12 내지 제 20 어드레스 비트(A12 내지 A20)가 입력되고, 두 번째 어드레스 사이클에서는 제 21 내지 제 28 어드레스 비트(A21 내지 A28)가 입력된다. 그리고 세 번째 어드레스 사이클에서는 제 29 내지 제 34 어드레스 비트(A29 내지 A34)가 입력된다.
이때 제 34 어드레스 비트(A34)는 종래에는 사용하지 않는 어드레스 비트로 세 번째 어드레스 사이클에 입력이 되기는 하나 의미가 없는 비트였다. 그러나 본 발명의 실시 예에서는 제 34 어드레스 비트(A34)가 멀티 플레인 동작을 할지에 대한 정보를 나타낸다.
어드레스 수신이 완료되면 제어부(350)의 ALEDONE 생성부(351)는 어드레스 래치가 완료되었음을 나타내는 제어신호(ALEDONE)를 생성하여(S405), 출력한다.
그리고 멀티 플레인 동작 확인 신호 생성부(352)는 단계S403에서 입력된 어드레스중 제 34 어드레스 비트(A34)를 확인하여 멀티 플레인 동작인지를 판단하고 멀티 플레인 동작이면 멀티 플레인 동작이라는 정보를 포함하는 제어신호(D_DUALPLANESU)를 생성하여 클럭에 맞추어 출력한다(S407).
그리고 마지막으로 확인명령(30h)이 수신되면(S409), 제 0 및 제 1 플레 인(311, 312)에서 동시에 데이터 독출이 수행되게 하는 멀티 플레인 독출이 시작된다(S411).
상기 플레인 선택 신호 생성부(354)는 제어신호(ALEDONE)와 제어신호(D_DUALPLANESU) 및 제어신호(DUALPLANESU)를 수신하여 제 0 및 제 1 플레인(311, 312)을 모두 인에이블 시키게 하는 제어신호(CI_DUALPLANESU)를 출력하고, 플레인 선택부(355)는 상기 제어신호(CI_DUALPLANESU)에 의해 제 0 및 1 플레인 선택 신호(Plane0, Plane1)를 동시에 출력하여 두 개의 플레인이 모두 인에이블되어 데이터 독출이 되게 한다.
도 5는 본 발명의 실시 예에 따른 멀티 플레인 명령어 입력 타이밍 도를 나타낸다.
도 5를 참조하면, 본 발명의 실시 예에 따른 멀티 플레인 명령은 명령어와 세 번의 사이클이 입력되고, 확인 명령어가 입력된다.
따라서 종래와 비교하여 두개의 명령어와 어드레스가 입력되지 않기 때문에 명령어가 입력되는 버스의 효율성을 높이고, 어드레스 입력동안에 소모되는 전류량도 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 멀티 플레인 동작 명령 입력의 과정을 나타낸다.
도 2는 멀티 플레인 명령이 입력되는 타이밍 도를 나타낸다.
도 3a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타낸다.
도 3b는 도 3a의 제어부를 나타낸다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 동작 순서도이다.
도 5는 본 발명의 실시 예에 따른 멀티 플레인 명령어 입력 타이밍 도를 나타낸다.
*도면의 주요 부분의 간단한 설명*
300 : 불휘발성 메모리 소자 311, 312 : 제 0 및 제 1 플레인
320 : 페이지 버퍼부 330 : Y 디코더부
340 : 데이터 입출력부 350 : 제어부

Claims (5)

  1. 제 1 및 제 2 플레인을 포함하는 불휘발성 메모리 소자의 동작 방법에 있어서,
    독출 명령어 및 어드레스를 수신하는 단계;
    상기 수신된 어드레스의 특정비트를 확인하여 멀티 플레인 동작인지 여부를 판단하여 멀티 플레인 동작임을 알리는 제 2 제어신호를 출력하는 단계;
    확인 명령어가 수신됨에 따라, 멀티 플레인 동작의 시작을 지시하는 제 2 제어신호를 출력하는 단계; 및
    상기 제 2 제어신호에 따라 상기 제 1 및 제 2 플레인을 모두 인에이블하여 상기 독출 명령 및 어드레스를 이용한 멀티 플레인 독출 동작을 수행하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  2. 제 1항에 있어서,
    상기 수신되는 어드레스는 제 1 내지 제 3 어드레스 사이클에 의해 입력되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  3. 제 2항에 있어서,
    상기 제 3 어드레스 사이클에 특정 비트를 확인하여 멀티 플레인 동작여부를 판단하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  4. 제 2항에 있어서,
    상기 독출 명령 및 어드레스가 수신된 후, 어드레스 래치 완료 신호(ALEDONE)가 생성되어 출력하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  5. 제 2항에 있어서,
    상기 독출 명령이 수신된 후, 멀티 플레인 동작인지를 확인하도록 대기하게 하는 제 3 제어신호를 생성되어 출력하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
KR1020090008797A 2009-02-04 2009-02-04 불휘발성 메모리 소자의 동작 방법 KR20100089509A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090008797A KR20100089509A (ko) 2009-02-04 2009-02-04 불휘발성 메모리 소자의 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090008797A KR20100089509A (ko) 2009-02-04 2009-02-04 불휘발성 메모리 소자의 동작 방법

Publications (1)

Publication Number Publication Date
KR20100089509A true KR20100089509A (ko) 2010-08-12

Family

ID=42755390

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090008797A KR20100089509A (ko) 2009-02-04 2009-02-04 불휘발성 메모리 소자의 동작 방법

Country Status (1)

Country Link
KR (1) KR20100089509A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102481649B1 (ko) * 2021-12-01 2022-12-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법
US11645008B2 (en) 2020-06-09 2023-05-09 SK Hynix Inc. Memory system and operating method thereof for controlling a multi-plane read operation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11645008B2 (en) 2020-06-09 2023-05-09 SK Hynix Inc. Memory system and operating method thereof for controlling a multi-plane read operation
KR102481649B1 (ko) * 2021-12-01 2022-12-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법

Similar Documents

Publication Publication Date Title
JP6274589B1 (ja) 半導体記憶装置および連続読出し方法
JP6232109B1 (ja) 半導体記憶装置および連続読出し方法
KR100908542B1 (ko) 불휘발성 메모리 소자 및 그 프로그램 방법
KR101005997B1 (ko) 불휘발성 메모리 장치 및 그 동작 방법
KR101889362B1 (ko) 비휘발성 메모리 장치 및 그 동작 방법, 이를 이용하는 데이터 처리 시스템
CN109859780B (zh) 半导体存储器
KR20060048883A (ko) 반도체 기억 장치, 불휘발성 반도체 기억 장치
KR102040868B1 (ko) 반도체 기억 장치 및 그 독출 방법
KR102384962B1 (ko) 반도체 메모리 장치
KR100967026B1 (ko) 불휘발성 메모리 장치 및 그 캐쉬리드 방법
US20130135007A1 (en) Logic circuit for a semiconductor memory device, and method of managing an operation in the semiconductor memory device
KR101098431B1 (ko) 반도체 메모리 장치의 동작 방법
KR20100089509A (ko) 불휘발성 메모리 소자의 동작 방법
JP2009099202A (ja) 半導体記憶装置
US20090292860A1 (en) Method of programming non-volatile memory device
KR100898653B1 (ko) 플래시 메모리 소자 및 프로그램 방법
KR20080078461A (ko) 둘 이상의 비휘발성 메모리 장치들을 제어하는 방법 및 그장치
KR100953062B1 (ko) 불휘발성 메모리 소자의 어드레스 입력 방법 및 동작 방법
JP3759707B2 (ja) 不揮発性メモリ、複数個の不揮発性メモリを備えたシステム、及びこのシステムのデータリード方法
US7991945B2 (en) Semiconductor memory device and semiconductor device
KR101155113B1 (ko) 불휘발성 메모리 소자 및 그 동작 방법
KR20120024254A (ko) 메모리 시스템 및 그 동작 방법
KR101038471B1 (ko) 불휘발성 메모리 소자의 동작 방법
KR20080096229A (ko) 플래시 메모리의 데이터 경로 회로
EP3460799A1 (en) Semiconductor storage device and method for controlling semiconductor storage device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination