JP6274589B1

JP6274589B1 - 半導体記憶装置および連続読出し方法

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Publication number: JP6274589B1
Application number: JP2016189875A
Authority: JP
Inventors: 雄大神永; 克年水藤
Original assignee: ウィンボンドエレクトロニクスコーポレーション
Priority date: 2016-09-28
Filing date: 2016-09-28
Publication date: 2018-02-07
Anticipated expiration: 2036-09-28
Also published as: US10783095B2; KR102184260B1; CN107871525A; CN107871525B; TWI659422B; KR20180035173A; JP2018055741A; TW201830399A; US20180088867A1; KR20200068629A

Abstract

【課題】ページの連続読出しの高速化を図る半導体記憶装置を提供する。【解決手段】本発明のフラッシュメモリ１００は、メモリセルアレイ１１０と、メモリセルアレイ１１０のページを選択し、選択ページのデータをページバッファ／センス回路１８０に読み出すページ読出し手段と、ページの連続読出しを制御する制御部１５０とを有する。制御部１５０は、連続読出しの終了に関する命令が入力された場合、連続読出しを終了させ、連続読出しの終了に関する命令が入力されない場合、連続読出しモードを継続させ、連続読出しモードの継続中、チップセレクト信号ＣＳがトグルされても、ページデータ読出し命令の入力なしに連続読出しを可能にする。【選択図】図４

Description

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特に、１つまたは複数ページの連続読出しに関する。

ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリと比較して、集積度の高いメモリセルアレイを実現することができ、それ故、画像データや音楽データなどの大容量のデータ記憶に適している。その反面、メモリセルアレイからページバッファへのデータ読出しが必要となるため、ＮＯＲ型フラッシュメモリと比較して読出しに要する時間が長くなる。

近年のフラッシュメモリでは、少ない端子数で入出力データの高速化を図るシリアルインターフェースを搭載するものも増えている。シリアルインターフェースには、例えば、８ビットの命令コードおよび２４ビットのアドレスを必要とする標準シリアルペリフェラルインターフェース（ＳＰＩ）がある。特許文献１は、ＳＰＩのプロトコルを変更することなくアドレス能力を拡張するシリアルフラッシュメモリを開示している。

特開２０１５−８０２１号公報

ＮＯＲ型フラッシュメモリは、いわゆるバーストモードのようにデータの連続読出しを行うことが可能である。図１（Ａ）に、このようなフラッシュメモリの連続読出し動作のタイミングチャートを示す。チップセレクト信号ＣＳがローレベルになると、フラッシュメモリがアクティブとなり、例えば、シリアルクロックの立ち上がりに同期して入力端子から読出し命令およびアドレスが入力される。フラッシュメモリは、アドレスを自動的にインクリメントし、順次、読み出したデータをシリアルクロックの立下りに同期して出力端子から出力する。チップセレクト信号ＣＳがハイレベルになると、フラッシュメモリは非選択（スタンバイ状態）となり、データの連続読出しが停止される。

一方、ＮＡＮＤ型フラッシュメモリにおいても、ＮＯＲ型シリアルフラッシュとの互換性を図るため、シリアルインターフェースを搭載するものが実用化されている。ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリと異なり、メモリセルアレイのページからページバッファ／センス回路にデータを一旦読み出さなければならず、そのための特有の命令またはコマンドが必要となる。以後、この特有の命令を、“ページデータ読出し命令”と称する。従って、ＮＡＮＤ型フラッシュメモリにおいて連続読出しを行う場合には、ページデータ読出し命令と、読出しを開始するページアドレスとを入力し、メモリセルアレイのページからのデータ読出し期間に相当するレイテンシィの後に、ページバッファ／センス回路に保持されたデータをシリアル出力させるための読出し命令を入力しなければならない。

データのシリアル入力／シリアル出力を連続的に行うために、ＮＡＮＤ型フラッシュメモリは、ページバッファ／センス回路から転送されたデータを保持するデータレジスタ（またはキャッシュレジスタ）を備え、ページバッファ／センス回路とデータレジスタとにより２段のパイプラインを構成している。連続読出しでは、ページが自動的にインクリメントされ、順次、ページデータがページバッファ／センス回路に転送され、その間、データレジスタに保持されたデータがシリアルクロックに同期して外部にシリアル出力される。

図１（Ｂ）に、ＮＡＮＤ型フラッシュメモリの連続読出し動作のタイミングチャートを示す。チップセレクト信号ＣＳがローアクティブになると、ホスト装置から８ビットのページデータ読出し命令（例えば、「１３ｈ」）と、１６ビットのページアドレスＰＡ（ブロックおよびページを選択するための行アドレス）とが入力され、メモリセルアレイの選択ページのデータがページバッファ／センス回路に転送された時間に相当するレイテンシィの後、連続読出しのための８ビットの読出し命令および１６ビットのアドレス（これは、連続読出しの場合には空のダミーアドレスである）が入力される。ＮＡＮＤ型フラッシュメモリは、これらの一連の命令およびアドレスの入力により、連続読出しモードとなり、入力されたページアドレスＰＡが自動的にインクリメントされ、順次、読み出されたページデータがシリアルクロックに同期して外部にシリアル出力される。チップセレクト信号ＣＳがローレベルである期間中、すなわち、連続読出しモードである間、フラッシュメモリには、ページデータ読出し命令およびページアドレスＰＡの入力は不要である。

チップセレクト信号ＣＳがＨレベルにトグルされると、連続読出し動作が終了する。連続読出しを再開する場合には、チップセレクト信号ＣＳをＬレベルにし、再び、ページデータ読出し命令「１３ｈ」、ページアドレスＰＡを入力し、一定のレイテンシィ後に、連続読出しのための読出し命令およびアドレスを入力する。このように、チップセレクト信号ＣＳがトグルされると、連続読出しモードが終了する。

また、シリアルインターフェースを搭載したフラッシュメモリの一般的な使用態様では、一度に読み出すことができるデータサイズが、ホスト装置側のＣＰＵのキャッシュレジスタのサイズによって制約される。つまり、ＣＰＵのキャッシュレジスタがフラッシュメモリからのデータによって一杯になると、ホスト装置は、チップセレクト信号ＣＳをＨレベルにし、フラッシュメモリの連続読出しを停止させ、その間に、ＣＰＵがキャッシュレジスタに保持されたデータを処理する。ＣＰＵによるデータ処理が終了すると、ホスト装置は、チップセレクト信号ＣＳをＬレベルにし、フラッシュメモリを再びアクセスし、連続読出しを開始する。

図２は、ＣＰＵのキャッシュレジスタが１Ｋバイトであるときに、１０ＫバイトのデータをＮＯＲ型フラッシュメモリから読出すときの関係を示している。フラッシュメモリに、連続読出しのための命令およびアドレスが入力されると、フラッシュメモリからホスト装置にデータが出力され、データサイズが１Ｋバイトになると、ホスト装置は、チップセレクト信号ＣＳをＨレベルにし、その間に、キャッシュレジスタに保持された１Ｋバイトのデータを処理する。次に、ホスト装置は、チップセレクト信号ＣＳをＬレベルにし、再び、連続読出しのための命令およびアドレスを出力し、フラッシュメモリから１Ｋバイトのデータを受け取る。

ＮＡＮＤ型フラッシュメモリにおいて連続読出しを行う場合、ＮＯＲ型フラッシュメモリとの高い互換性を得る上でも、チップセレクト信号ＣＳがトグルしたときに、ＮＯＲ型と同様の命令およびアドレスの入力であることが望ましい。さらに、連続読出しの高速化を図るためにも、チップセレクト信号ＣＳがトグルするたびに、ページデータ読出し命令やページアドレスの入力を回避することが望まれる。

本発明は、このような従来の課題を解決し、連続読出しの高速化を図る半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイのページを選択し、選択ページのデータをデータ保持部に読み出すページ読出し手段と、前記ページ読出し手段によるページの連続読出しを制御する制御手段とを有し、前記制御手段は、入力された命令が連続読出しの終了に関する命令であるとき、連続読出しを終了させる。

好ましくは、前記連続読出しの終了に関する命令は、プログラムに関する命令、消去に関する命令、または予め決められた命令である。好ましくは前記制御手段は、前記連続読出しの終了に関する命令が入力されるまで、連続読出しモードを継続し、連続読出しモードが継続されている間、前記ページ読出し手段を実行させるためのページ読出し命令の入力なしで連続読出しを可能にする。好ましくは前記制御手段は、連続読出しモードでない場合、外部制御信号がディスエーブルされたことに応答して連続読出しを終了させることが可能であり、連続読出しモードである場合、前記外部制御信号がディスエーブルされてその後にイネーブルされたとき、ページデータ読出し命令の入力なしで連続読出しを可能にする。好ましくは前記制御手段は、連続読出しモードの場合、前記外部制御信号がディスエーブルされたときのページアドレスおよび列アドレスを記憶し、かつ前記ページ読出し手段により読み出されたデータの保持を継続させ、前記外部制御信号がイネーブルされたときに、記憶されたページアドレスおよび列アドレスに基づき前記ページ読出し手段により保持されたデータを出力させる。好ましくは連続読出しのときに前記ページ読出し手段が最初に選択するページは、入力されたページアドレスに基づき指定される。好ましくは連続読出しのときに前記ページ読出し手段が最初に選択するページは、予め決められたページアドレスに基づき指定される。好ましくは前記予め決められたページアドレスは、電源が投入されたときにメモリセルアレイから最初に読み出すページアドレスである。

本発明に係るＮＡＮＤ型フラッシュメモリにおけるページの連続読出し方法は、連続読出しの終了に関する命令が入力されたか否かを監視し、連続読出しの終了に関する命令が入力された場合、連続読出しを終了させ、連続読出しの終了に関する命令が入力されない場合、連続読出しモードを継続させ、連続読出しモードの継続中、ページデータ読出し命令の入力なしで連続読出しを可能にする。

本発明によれば、連続読出しの終了に関する命令に応答して連続読出しを終了させるようにしたので、連続読出しの終了に関する命令が入力されるまで、連続読出しモードを継続させることができ、その間、連続読出しが一時的に中断されても、その後にページデータ読出し命令なしで連続読出しを再開することができる。

図１（Ａ）は、ＮＯＲ型フラッシュメモリの連続読出し動作の概略を説明する図、図１（Ｂ）は、シリアルインターフェースに対応するＮＡＮＤ型フラッシュメモリの連続読出し動作の概略を説明する図である。シリアルインターフェース機能を備えたフラッシュメモリの一般的な使用態様を説明する図である。本発明の実施例に係るシステムの構成を示す図である。本発明の実施例に係るシリアルインターフェースに対応するＮＡＮＤ型フラッシュメモリの構成を示す図である。ＮＡＮＤストリングの構成を示す図である。ＮＡＮＤ型フラシュメモリの動作時に印加されるバイアス電圧を示すテーブルである。本実施例のフラッシュメモリの連続読出し動作時のページバッファ／センス回路のラッチ回路およびデータレジスタの動作を説明する図である。本発明の第１の実施例に係るフラッシュメモリの連続読出し動作を説明するフローチャートである。本発明の第１の実施例に係る連続読出しの終了に関する命令の入力を説明する図である。図１０（Ａ）は、本発明の第１の実施例に係るフラッシュメモリによる連続読出し動作時のタイミングを説明する図、図１０（Ｂ）は、本発明の第２の実施例に係るフラッシュメモリによる連続読出し動作時のタイミングを説明する図である。本発明の第２の実施例に係るフラッシュメモリの連続読出し動作を説明するフローチャートである。

以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明の半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリ、またはそのようなフラッシュメモリを埋め込んだ半導体記憶装置であることができる。好ましい態様では、ＮＡＮＤ型のフラッシュメモリは、シリアルインターフェースを備える。但し、ＮＡＮＤ型フラッシュメモリは、シリアルインターフェースとパラレルインターフェースの双方を備えるものであってもよい。シリアルインターフェースは、例えば、シリアルクロックＳＣＫを入力するための端子、シリアルデータを入力するための端子、シリアルデータを出力するための端子、チップセレクトを行う端子、ライトプロテクトを行う端子、電源ＶｄｄおよびＧＮＤ用の端子等を含む。シリアルデータを入力する端子およびシリアルデータを出力する端子のビット幅は、×１に限らず、×４、×８であってもよい。シリアルインターフェースでは、チップセレクト信号ＣＳがローレベルにアサートされたとき、外部シリアルクロックＳＣＫに同期してデータの入出力や、コマンドやアドレスの入力が行われる。

次に、本発明の実施例について説明する。図３は、本発明の実施例に係るシステムの一例である。本実施例のシステム１０は、ホスト装置２０と、ＮＡＮＤ型のフラッシュメモリ１００とを含む。フラッシュメモリ１００は、ＳＰＩのようなシリアルインターフェースを介してホスト装置２０と接続される。ホスト装置２０は、例えば、プロセッサ、コントローラ、コンピュータであることができる。システム１０は、パッケージ化された半導体デバイス、コンピュータ装置、コンピュータシステム、記憶装置、記憶システムの全部または一部であり得る。

図４に、本実施例のＮＡＮＤ型フラッシュメモリ１００の構成を示す。フラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリセルアレイ１１０と、外部端子に接続された入出力バッファ１２０と、入出力バッファ１２０からデータを受け取りまたは入出力バッファ１２０へデータを出力するデータレジスタ１３０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１４０と、入出力バッファ１２０からの命令（コマンド）や外部制御信号（チップセレクト信号ＣＳ、ライトプロテクト信号ＷＰなど）に基づき読出し、プログラム、消去等を制御する制御部１５０と、アドレスレジスタ１４０からの行アドレス情報Ａｘをデコードしデコード結果に基づきメモリアレイ１１０のブロックやページの選択等を行うワード線選択回路１６０と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムするデータ等を保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路１８０とを含む。また、ここには図示しないがフラッシュメモリ１００は、データの読出し、プログラム（書き込み）および消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers（消去パルスを含む）を生成する内部電圧発生回路を含むことができる。

メモリアレイ１１０は、複数のブロックを含み（例えば、ブロック０〜ブロック１０２３）、１つのブロックには、図５に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングＮＵが行方向にｎ＋１個（例えば、２ＫＢ）配列されている。１つのＮＡＮＤストリングＮＵは、直列に接続された複数のメモリセルMCi(i=１、２、３・・・、６４)と、一方の端部であるメモリセルMC64のドレイン側に接続されたビット線側選択トランジスタTDと、メモリセルMC0のソース側に接続されたソース線側選択トランジスタTSとを含む。ビット線側選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、ソース線側選択トランジスタTSのソースは、共通のソース線SLに接続される。

図６は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタTD、ソース線側選択トランジスタTSをオンし、共通ソース線SLを０Ｖにする。プログラム動作では、選択されたワード線に高電圧のプログラム電圧Vprog（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタTDをオンさせ、ソース線側選択トランジスタTSをオフさせ、データ「０」または「１」に応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

ページバッファ／センス回路１７０は、メモリセルアレイ１１０から読み出されたデータを保持したり、メモリセルアレイ１１０にプログラムするデータを保持するラッチ回路を含む。このラッチ回路は、１ページ分のデータ（例えば、２ＫＢ）を保持することが可能である。

ページバッファ／センス回路１７０のラッチ回路は、双方向のデータ転送が可能な転送回路を介してデータレジスタ１３０に接続される。データレジスタ１３０もラッチ回路と同様に、１ページ分のデータを保持することが可能である。ラッチ回路とデータレジスタ１３０は、それぞれ第１のキャッシュ部分と第２のキャッシュ部分を備え、第１のキャッシュ部分と第２のキャッシュ部分のデータを独立して転送させることができる。例えば、ラッチ回路の第１のキャッシュ部分が保持するデータをデータレジスタ１３０の第１のキャッシュ部分に転送したり、ラッチ回路の第２のキャッシュ部分が保持するデータをデータレジスタ１３０の第２のキャッシュ部分に転送することができる。

ページバッファ／センス回路１７０のラッチ回路とデータレジスタ１３０とにより２段のパイプラインを構成することで、ページの連続読出しを高速化することができる。例えば、図７（Ａ）に示すように、ブロック（Ｐ）のページＡ、ページＢ、…ページＭまでを連続的に読み出す場合、先ず、ページＡのデータがページバッファ１７０のラッチ回路ＬＴに転送され、次に、このページデータＡがデータレジスタ１３０に転送される。次に、データレジスタ１３０に保持されたデータＡがシリアル出力される間に、次のページＢのデータがラッチＬＴに転送される。

図７（Ｂ）に、ラッチ回路ＬＴおよびデータレジスタ１３０の第１のキャッシュ部分Ｃａ０とおよび第２のキャッシュ部分Ｃａ１の詳細な動作を示す。第１のキャッシュ部分Ｃａ０および第２のキャッシュ部分Ｃａ１は、それぞれ１／２ページのデータを保持し、また、Ａ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１は、それぞれページＡ、Ｂ、Ｃの１／２ページである。

シーケンス１で、データレジスタ１３０の第１のキャッシュ部分Ｃａ０からページデータＡ０が出力され、シーケンス２で、データレジスタ１３０の第２のキャッシュ部分Ｃａ１からページデータＡ１が出力される。このとき、ラッチ回路ＬＴの第１のキャッシュ部分Ｃａ０のページデータＢ０がデータレジスタ１３０の第１のキャッシュ部分Ｃａ０に転送される。シーケンス３で、データレジスタ１３０の第１のキャッシュ部分Ｃａ０のページデータＢ０が出力される間に、ラッチ回路ＬＴの第２のキャッシュ部分Ｃａ１のページデータＢ１がデータレジスタ１３０の第２のキャッシュ部分Ｃａ１に転送される。シーケンス４で、データレジスタ１３０の第２のキャッシュ部分Ｃａ１のページデータＢ１が出力される間に、ラッチ回路ＬＴの第１のキャッシュ部分Ｃａ０のページデータＣ０がデータレジスタ１３０の第１のキャッシュ部分Ｃａ０に転送される。データレジスタ１３０から読み出されたデータは、内部クロックＣＬＫに同期して入出力バッファ１２０へ転送され、転送されたデータは、外部シリアルクロックＳＣＫに同期して外部出力端子からシリアル出力される。

本実施例のフラッシュメモリ１００は、連続読出しの終了に関する命令に対応することが可能であり、連続読出しの終了に関する命令が入力されるまでの間、連続読出しモードを継続し、連続読出しの終了に関する命令が入力されたとき、連続読出しを終了する。連続読出しモードが継続されている間は、チップセレクト信号ＣＳがトグルされても、ページデータ読出し命令およびページアドレスＰＡを入力することなく、連続読出しが可能であり、連続読出しの終了に関する命令が入力されたことに応答して連続読出しが終了される。一方、本実施例のホスト装置２０もまた、連続読出しを終了させるときに、連続読出しの終了に関する命令をフラッシュメモリ１００に発することができる。

次に、本発明の第１の実施例に係るフラッシュメモリの連続読出し動作について説明する。図８は、本実施例の連続読出しの動作フローである。チップセレクト信号ＣＳがローレベルにアサートされ、ホスト装置２０からフラッシュメモリ１００に対して、ページデータ読出し命令（例えば、「１３ｈ」）、およびページアドレスＰＡが外部シリアルクロックＳＣＫに同期して入力される（Ｓ１００、Ｓ１１０）。図９は、フラッシュメモリにデータがシリアル入力されるときのタイミングチャートである。ホスト装置２０によりチップセレクト信号ＣＳがローレベルにされ、フラッシュメモリ１００が選択（アクティブ）され、次に、８ビットのページデータ読出し命令（例えば、「１３ｈ」）と、１６ビットのページアドレスとが外部シリアルクロックＳＣＫに同期してフラッシュメモリの内部に取り込まれる。

制御部１５０は、ページデータ読出し命令に応答して、メモリセルアレイ１１０からページアドレスＰＡで指定されたページを選択させ、これにより、選択ページのデータがページバッファ／センス回路１７０に読み出される。最初に入力されたページアドレスＰＡは、連続読出しを行うときに最初のページとなる。

ホスト装置２０は、ページデータ読出し命令による読出し期間に相当するレイテンシィの後、連続読出しのための命令およびアドレスをフラッシュメモリ１００に発する（Ｓ１２０）。この命令およびアドレスもまた、図９に示すシリアル入力シーケンスに従いフラッシュメモリ１００の内部に取り込まれる。なお、ＮＡＮＤフラッシュメモリの連続読出しでは、ページアドレスＰＡの指定された列アドレス（例えば、先頭列アドレス）から読出しが始まるため、連続読出し機能を使う場合には、列アドレスは、事実上不要となるので、ダミー（空）のアドレスが入力される。

制御部１５０は、一連の命令およびアドレスが入力されると、連続読出しモードに移行し（Ｓ１３０）、ページアドレスＰＡで指定されたページから連続的にページを読出し、読み出されたデータを外部シリアルクロックＳＣＫに同期してホスト装置２０へ出力する。

図１０（Ａ）に、本実施例の連続読出し動作のタイミングチャートを示す。先ず、読出し期間１において、上記したように、ホスト装置２０は、フラッシュメモリ１００に対して、ページデータ読出し命令「１３ｈ」、ページアドレス、連続読出しの命令、アドレスを出力し、フラッシュメモリ１００は、ページアドレスＰＡで指定されたページの先頭列アドレスからデータをシリアル出力する（ここでは、データDout 0からシリアル出力する）。

ホスト装置２０は、フラッシュメモリ１００からシリアル出力されたデータ（Dout 0〜Dout m）をキャッシュレジスタで受け取り、キャッシュレジスタの空き容量が少なくなると、キャッシュレジスタ内のデータをＣＰＵが処理する期間、チップセレクト信号ＣＳをＨレベルにする（スタンバイ期間１）。

チップセレクト信号ＣＳがＨレベルになると、フラッシュメモリ１００は、非選択状態になり、連続読出しを一時中断するが、連続読出しモードを継続する（ステップＳ１４０）。フラッシュメモリ１００は、連続読出しモードでない場合には、図１（Ｂ）に示したように、チップセレクト信号ＣＳがＨレベルになると、ページバッファ／センス回路１７０に保持されたデータが不定になるか、あるいはページバッファ／センス回路１７０に保持されたデータがリセットされる。つまり、チップセレクト信号ＣＳがハイレベルになったとき、どのページのどの列アドレスでデータ出力が終了したのかが分からないので、不定またはリセットとして扱われ、次にチップセレクト信号ＣＳがローレベルになったとき、再び、ページデータ読出し命令「１３ｈ」とページアドレスＰＡが必要とされる。

他方、連続読出しモードの場合には、制御部１５０は、チップセレクト信号ＣＳがハイレベルになったとき、最後に読み出されたページアドレスおよび列アドレスを記憶し、さらに、スタンバイ期間１において、ページバッファ／センス回路１７０のデータおよびデータレジスタ１３０のデータをリセットすることなく、そのまま保持させる。ページアドレスは、例えば、ワード線選択回路１６０のアドレスカウンタに保持されてもよく、列アドレスは、例えば、列選択回路１８０のアドレスカウンタに保持されてもよい。制御部１５０は、次にチップセレクト信号ＣＳがローレベルに移行し、ホスト装置２０から連続読出しのための命令等が入力されると、記憶したページアドレスおよび列アドレスを参照し、連続読出しが一時的に中断されたページの次の列アドレスからデータの出力を開始させる。このため、ホスト装置２０は、連続読出しモードが継続されている場合には、チップセレクト信号ＣＳがローレベルにトグルさせたときに、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡをフラッシュメモリ１００に入力させる必要がなくなる。

図１０（Ａ）の読出し期間２に示されるように、フラッシュメモリ１００は、次の列アドレスのデータDout m+1からシリアル出力を開始する。このように、連続読出しモードが継続される間、ホスト装置２０は、チップセレクト信号ＣＳをトグルするたびに、連続読出しのための命令とダミーアドレスをフラッシュメモリ１００に入力させるだけで、フラッシュメモリ１００から連続読出しされたデータを受け取ることができる。従って、ホスト装置２０は、フラッシュメモリ１００のページデータの読出し期間に相当するレイテンシィＬａｔを待つことなく、即座に、連続読出しのための命令とダミーアドレスを入力させることができる。

以後同様に、ホスト装置２０は、所望のデータを受け取るまで、連続読出しモードを継続させることができる。ホスト装置２０は、連続読出し動作を終了させたい場合には、チップセレクト信号ＣＳをトグルさせた後、連続読み出しの終了に関する命令をフラッシュメモリ１００に発する（Ｓ１５０）。制御部１５０は、連続読出しの終了に関する命令が入力されると、当該命令に応答して連続読出しを終了させる（Ｓ１７０）。連続読出しの終了に関する命令は、図９に示すシリアル入力シーケンスに従いフラッシュメモリ１００に入力され、この場合にも、アドレスは事実上不要なので、ダミーアドレスがシリアル入力される。図１０（Ａ）は、ホスト装置２０が所望の一連のデータDout 0〜Dout xを受け取った後、チップセレクト信号ＣＳをローレベルにしてフラッシュメモリ１００を選択した後、連続読出しの終了に関する命令ＴＥＲをフラッシュメモリ１００に出力する例を示している。

ここで、連続読出しの終了に関する命令は、連続読出しを終了するためだけの専用の命令に限られない。つまり、連続読出しの終了に関する命令は、専用の命令以外にも、既存の命令を併用することができる。既存の命令を併用する場合には、読出し以外の命令、例えば、プログラムや消去に関する命令が、連続読出しの終了に関する命令に利用される。プログラムや消去に関する命令が実行されるとき、ページバッファ／センス回路１７０やデータレジスタ１３０に保持されたデータは全てリセットされるため、この動作は、事実上、連続読出しモードでない場合のチップセレクト信号がハイレベルに移行したときの動作に等しい。それ故、プログラムや消去に関する命令を、連続読出しの終了に関する命令に利用することが可能である。

制御部１５０は、連続読出しの終了に関する命令が入力されるまで連続読出しモードを継続するが、連続読出しするページの最終ページの最終列アドレスまで連続読出しを行う間に、連続読出しの終了に関する命令が入力されなかった場合には（Ｓ１５０、Ｓ１６０）、デバイスの最終列アドレスに到達した時点で、連続読出しを終了させる（Ｓ１８０）。

このように本実施例のフラッシュメモリ１００を、連続読出しの終了に関する命令に対応させることで、連続読出しの終了に関する命令が入力されるまで、連続読出しモードを継続させることができる。連続読出しモードが継続される間、ホスト装置２０は、チップセレクト信号ＣＳをトグルしても、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡを入力することなく、連続読出しを行うことができるため、従来と比較して、連続読出しの時間を短縮することができ、かつホスト装置２０にＣＰＵの処理時間を与えつつ、ホスト装置２０の負担を軽減することができる。さらに、ＮＡＮＤフラッシュ特有のページデータの読出し命令「１３ｈ」およびページアドレスＰＡの入力を不要にすることで、ホスト装置２０は、ＮＯＲ型シリアルフラッシュメモリと同様の命令およびアドレスにより連続読出しを行うことができ、ＮＯＲ型フラッシュメモリとの互換性を高めることができる。

次に、本発明の第２の実施例について説明する。フラッシュメモリ１００は、電源がオンされたとき、パワーアップシーケンスとして、メモリセルアレイ１１０の予め決められたページのデータを自動的にページバッファ／センス回路１７０に読み出す機能を備えている。例えば、パワーアップシーケンスでは、初めにコンフィギュレーションレジスタをアクセスし、そこに格納された構成情報に従い動作を開始させるが、この構成情報には、電源がオンされた時にメモリセルアレイから最初に読み出すページアドレスが設定されている。第２の実施例では、制御部１５０は、パワーアップシーケンスにおいて、メモリセルアレイから最初に読み出すページアドレス（以下、便宜上、当初ページアドレスと称する）をページアドレスＰＡに用いる。

図１１に第２の実施例による連続読出しの動作のフローチャートを示す。制御部１５０は、電源のオンを監視し（Ｓ２００）、電源がオンされたとき、パワーアップシーケンスのときの当初ページアドレスを取得する（Ｓ２１０）。次に、制御部１５０は、当初ページアドレスをページアドレスＰＡに自動的に設定し（Ｓ２２０）、ホスト装置２０から連続読出しのための命令およびアドレスが入力されると、連続読出しを開始し、連続出しモードに移行する（Ｓ２３０）。これにより、ホスト装置２０は、チップセレクト信号ＣＳをトグルさせても、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡをフラッシュメモリ１００に入力することなく、連続読出しのための命令（例えば、「０３ｈ」）およびダミーアドレスを入力することで、フラッシュメモリ１００に連続読出しを開始させることができる（Ｓ２４０）。

以後のステップＳ２５０ないしＳ２７０までの動作は、図８に示すステップＳ１５０〜Ｓ１７０の動作と同様であり、制御部１５０は、ホスト装置２０から連続読出しの終了に関する命令が入力されたとき、連続読出しを終了させ（Ｓ２７０）、連続読出しの終了に関する命令が入力されない場合には、最後のページの最終列アドレスに到達したときに、連続読出しを終了させる（Ｓ２８０）。

図１０（Ｂ）に、第２の実施例による連続読出しのタイミングチャートを示す。ここで留意すべきは、最初の読出し期間１において、第１の実施例の場合と異なり、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡの入力が必要とされないことである。

従来のシリアルインターフェースを搭載するＮＡＮＤ型フラッシュメモリの連続読出しモードは、チップセレクト信号ＣＳがハイレベルにディスエーブルされたときに終了する。これに対し、本実施例のシリアルインターフェースを搭載するＮＡＮＤ型フラッシュメモリは、連続読出しモードに移行した後に連続読出しの終了に関する命令が入力されるまで、連続読出しモードが継続され、チップセレクト信号ＣＳがトグルされた場合であっても、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡの入力なしで、一時中断された連続読出しをそのまま再開させることができる。これにより、連続読出しに要する時間を短縮させ、かつ、ホスト装置の負担を軽減させつつＮＯＲ型シリアルフラッシュとの互換性をさらに高めることができる。

なお本発明は、メモリセルが２値データを記憶するフラッシュメモリ、あるいはメモリセルが多値データを記憶するフラッシュメモリのいずれにも適用することが可能である。さらに本発明は、メモリアレイのＮＡＮＤストリングが基板表面に形成される２次元タイプのフラッシュメモリ、あるいはＮＡＮＤストリングが基板表面上の導電層（例えば、ポリシリコン層）に形成される３次元タイプのフラッシュメモリのいずれにも適用することが可能である。

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ１１０：メモリセルアレイ
１２０：入出力バッファ１３０：データレジスタ
１４０：アドレスレジスタ１５０：制御部
１６０：ページ情報格納部１７０：ワード線選択回路
１８０：ページバッファ／センス回路１９０：列選択回路

Claims

メモリセルアレイと、
前記メモリセルアレイのページを選択し、選択ページのデータをデータ保持部に読み出すページ読出し手段と、
前記ページ読出し手段によるページの連続読出しを制御する制御手段とを有し、
前記制御手段は、入力された命令が連続読出しの終了に関する命令であるとき、連続読出しを終了させ、
前記連続読出しの終了に関する命令は、プログラムに関する命令である、
半導体記憶装置。
メモリセルアレイと、
前記メモリセルアレイのページを選択し、選択ページのデータをデータ保持部に読み出すページ読出し手段と、
前記ページ読出し手段によるページの連続読出しを制御する制御手段とを有し、
前記制御手段は、入力された命令が連続読出しの終了に関する命令であるとき、連続読出しを終了させ、
前記連続読出しの終了に関する命令は、消去に関する命令である、
半導体記憶装置。
前記制御手段は、前記連続読出しの終了に関する命令が入力されるまで、連続読出しモードを継続し、連続読出しモードが継続されている間、前記ページ読出し手段を実行させるためのページ読出し命令の入力なしで連続読出しを可能にする、請求項１または２に記載の半導体記憶装置。
前記制御手段は、連続読出しモードでない場合、外部制御信号がディスエーブルされたことに応答して連続読出しを終了させることが可能であり、連続読出しモードである場合、前記外部制御信号がディスエーブルされてその後にイネーブルされたとき、ページデータ読出し命令の入力なしで連続読出しを可能にする、請求項３に記載の半導体記憶装置。
メモリセルアレイと、
前記メモリセルアレイのページを選択し、選択ページのデータをデータ保持部に読み出すページ読出し手段と、
前記ページ読出し手段によるページの連続読出しを制御する制御手段とを有し、
前記制御手段は、入力された命令が連続読出しの終了に関する命令であるとき、連続読出しを終了させ、
前記制御手段は、連続読出しモードの場合、外部制御信号がディスエーブルされたときのページアドレスおよび列アドレスを記憶し、外部制御信号がイネーブルされたときに、記憶されたページアドレスおよび列アドレスに基づき前記ページ読出し手段により保持されたデータを出力させる、半導体記憶装置。
連続読出しのときに前記ページ読出し手段が最初に選択するページは、入力されたページアドレスに基づき指定される、請求項１ないし５いずれか１つに記載の半導体記憶装置。
連続読出しのときに前記ページ読出し手段が最初に選択するページは、予め決められたページアドレスに基づき指定される、請求項１ないし６いずれか１つに記載の半導体記憶装置。
前記予め決められたページアドレスは、電源が投入されたときにメモリセルアレイから最初に読み出すページアドレスである、請求項７に記載の半導体記憶装置。
半導体記憶装置はさらに、連続読出しされたデータを外部のシリアルクロックに応答してシリアル出力する出力手段を含む、請求項１ないし８いずれか１つに記載の半導体記憶装置。
前記出力手段は、前記データ保持手段から転送されたデータを保持する別のデータ保持手段を含み、前記別のデータ保持手段からデータが出力される間に、前記メモリセルアレイの選択ページのデータが前記データ保持手段に保持される、請求項９に記載の半導体記憶装置。
半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリである、請求項１ないし１０いずれか１つに記載の半導体記憶装置。
ＮＡＮＤ型のメモリセルアレイと、
メモリセルアレイの選択されたページから転送されたデータを保持し、またはプログラムするデータを保持するページバッファと、
ページバッファとの間で双方向のデータの送受が可能であるデータレジスタと、
メモリセルアレイのページを連続的に読出し、読み出されたデータを前記データレジスタを介してシリアルクロックに同期してシリアル出力する連続読出し手段とを有し、
前記連続読出し手段は、連続読出しを終了するための命令が入力されるまで、ページデータ読出し命令なしで連続読出しを可能にし、前記連続読出しを終了するための命令は、プログラムに関する命令である、または消去に関する命令である、フラッシュメモリ。
ＮＡＮＤ型のメモリセルアレイと、
メモリセルアレイの選択されたページから転送されたデータを保持し、またはプログラムするデータを保持するページバッファと、
ページバッファとの間で双方向のデータの送受が可能であるデータレジスタと、
メモリセルアレイのページを連続的に読出し、読み出されたデータを前記データレジスタを介してシリアルクロックに同期してシリアル出力する連続読出し手段とを有し、
前記連続読出し手段は、連続読出しを終了するための命令が入力されるまで、ページデータ読出し命令なしで連続読出しを可能にし、
前記連続読出し手段は、外部制御信号がディスエーブルされたときのページアドレスおよび列アドレスを記憶し、外部制御信号がイネーブルされたときに、記憶されたページアドレスおよび列アドレスに基づき前記ページ読出し手段により保持されたデータを出力させる、フラッシュメモリ。
フラッシュメモリは、外部制御信号の論理レベルに応答してアクティブとされ、前記連続読出し手段は、外部制御信号がトグルされても前記連続読出しを終了するための命令が入力されるまで、連続動作モードを継続する、請求項１２または１３に記載のフラッシュメモリ。
ＮＡＮＤ型フラッシュメモリにおけるページの連続読出し方法であって、
連続読出しの終了に関する命令が入力されたか否かを監視し、
連続読出しの終了に関する命令が入力された場合、連続読出しを終了させ、連続読出しの終了に関する命令が入力されない場合、連続読出しモードを継続させ、
連続読出しモードの継続中、ページデータ読出し命令の入力なしで連続読出しを可能にし、
前記連続読出しの終了に関する命令は、プログラムに関する命令または消去に関する命令である、連続読出し方法。
ＮＡＮＤ型フラッシュメモリにおけるページの連続読出し方法であって、
連続読出しの終了に関する命令が入力されたか否かを監視し、
連続読出しの終了に関する命令が入力された場合、連続読出しを終了させ、連続読出しの終了に関する命令が入力されない場合、連続読出しモードを継続させ、
連続読出しモードの継続中、ページデータ読出し命令の入力なしで連続読出しを可能にし、
連続読出しモードの場合、外部制御信号がディスエーブルされたときのページアドレスおよび列アドレスを記憶し、外部制御信号がイネーブルされたときに、記憶されたページアドレスおよび列アドレスに基づき前記ページ読出し手段により保持されたデータを出力させる、連続読出し方法。
連続読出し方法はさらに、外部シリアルクロックに同期してページデータをシリアル出力する、請求項１５または１６に記載の連続読出し方法。