JP6886547B1 - 半導体記憶装置およびecc関連情報の読出し方法 - Google Patents
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Abstract
【課題】 連続読出し動作中に誤り訂正されたページに関連する種々の情報を出力することができる半導体記憶装置を提供する。【解決手段】 本発明のNAND型のフラッシュメモリは、メモリセルアレイと、メモリセルアレイのページを連続的に読み出す連続読出し手段と、連続読出し手段により連続読出しされたページについて、ECC回路130により誤り訂正が行われた全てのページのページアドレスを記憶するECC関連情報記憶部190と、連続読出し動作後の読出し命令に応答してECC関連情報記憶部190に記憶されたページアドレスを出力する出力手段とを有する。【選択図】 図6
Description
本発明は、NAND型フラッシュメモリに関し、特に連続読出し動作中に誤り訂正されたページに関連する情報の出力に関する。
NOR型シリアルフラッシュメモリとの互換性を図るため、NAND型フラッシュメモリでもシリアルインターフェースを搭載し、ページの連続読出しを可能にするものがある(例えば、特許文献1)。また、特許文献2には、連続読出し動作中に、誤り検出訂正回路(以下、ECC回路)によるECC処理を行うフラッシュメモリが開示されている。
図1に、オンチップECC機能を搭載したNAND型フラッシュメモリの概略構成を示す。フラッシュメモリは、NANDストリングを含むメモリセルアレイ10と、ページバッファ/センス回路20と、データ転送回路30、32と、ECC回路40と、入出力回路50とを含む。ページバッファ/センス回路20は、読出しデータやプログラムすべきデータを保持する2つのラッチL1、L2(1つのラッチは、例えば2KB)を含み、ラッチL1、L2は、それぞれ第1のキャッシュC0と第2のキャッシュC1(1つのキャッシュは、例えば1KB)とを含む。
SPI(Serial Peripheral Interface)機能を搭載したNAND型フラッシュメモリにおいて連続読出しを行う場合、ホスト装置は、クロック信号に同期して8ビットのページデータ読出し命令(例えば、「13h」)と、16ビットのページアドレスPAを入力する。これにより、フラッシュメモリは、連続読出しモードとなり、ページアドレスPAが自動的にインクリメントされ、メモリセルアレイ10からページが連続的に読み出され、読み出されたデータがクロック信号CLKに同期して外部に出力される。連続読出しは、例えば、読出し終了の命令あるいはチップセレクト信号のトグルにより終了される。
連続読出し動作により一度に読み出されるデータのサイズは、例えば、ホスト装置側のキャッシュレジスタのサイズにより決定される。つまり、キャッシュレジスタがフラッシュメモリからのデータによって一杯になると、ホスト装置は、連続読出しを停止させ、その間に、キャッシュレジスタに保持されたデータを処理する。ホスト装置は、データ処理が終了すると、再びフラッシュメモリをアクセスし、連続読出しの命令を出力する。
連続読出しでは、メモリセルアレイ10から読み出されたページデータがラッチL1に転送され、ラッチL1に保持されたデータは、1/2ページ単位(第1のキャッシュC0または第2のキャッシュC1)でラッチL2に転送される。他方、ラッチL2の第1のキャッシュC0に保持されたデータが出力される間に第2のキャッシュC1に保持されたデータがECC回路40で処理され、第2のキャッシュC1に保持されたデータが出力される間に第1のキャッシュC0に保持されたデータがECC回路40で処理される。ラッチL2の第1または第2のキャッシュC0、C1に保持されたデータは、入出力回路50から外部クロック信号CLKに同期して出力される。
ホスト装置は、連続読出し動作によって読み出されたデータの信頼性を評価等するため、連続読出し動作中に誤り訂正されたページに関する情報を読み出す命令をフラッシュメモリに発することが可能である。この読出し命令は、例えば、“Last ECC Failure Page Addressコマンド(例えば、「A9h」)”である。ホスト装置は、連続読出し動作後に、「A9h」の読出し命令を発すると、連続読出し動作中に最後に誤り訂正されたページのページアドレスをフラッシュメモリから得ることができる。つまり、フラッシュメモリは、「A9h」の読出し命令を受け取ると、連続するページの中で他に誤り訂正されたページがあったとしてもその情報は出力しない。
図2に、「A9h」の読出し命令の動作タイミングチャートを示す。ホスト装置によりチップセレクト信号CSがローレベルにされ、フラッシュメモリが選択される。次に、クロック信号CLKに同期して8ビットの「A9h」の読出し命令がホスト装置からフラッシュメモリに入力されると、フラッシュメモリは、最後に誤り訂正されたページの16ビットのページアドレスをクロック信号CLKに同期してホスト装置に出力する。
図3は、ページnからページn+10まで連続読出しが行われ、ページn+3、ページn+5、ページn+6、ページn+8が誤り訂正された例を示している。フラッシュメモリは、「A9h」の読出し命令を受け取ると、連続読出し動作において最後に誤り訂正されたページn+8のページアドレスをホスト装置に出力するが、誤り訂正された他のページn+3、n+5、n+6のページアドレスについては出力をしない。ホスト装置は、連続読出しが行われたページの中で、最後に誤り訂正が行われたページの情報だけでは、連続読出しされたデータの信頼性等の評価を十分に行い得ない場合がある。例えば、複数のブロックを跨ぐような連続読出しが行われたとき、どのブロックで誤り訂正が行われているのか、あるいは誤り訂正されたページの頻度または割合はどれくらいかなどを知ることができない。
他方、フラッシュメモリには、ページ単位でECCのステータスを読み出すECCステータスリードに対応するものがあるが、例えば、図3に示すような連続読出し動作が行われた場合、ページnからページn+10までページ単位でECCステータスリードを行わなければ、ページn+3、n+5、n+6の誤り訂正を確認することができず、このような処理を実行することはホスト装置に大きな負荷を強いることになる。
本発明は、このような従来の課題を解決し、連続読出し動作中に誤り訂正されたページに関連する種々の情報を出力することができる半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、NAND型のメモリセルアレイと、前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、前記連続読出し手段により連続読出しされたページについて、ECC回路により誤り訂正が行われた全てのページのページアドレスを記憶する記憶手段と、連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶されたページアドレスを出力する出力手段とを有する。さらに本発明に係る半導体記憶装置は、NAND型のメモリセルアレイと、前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、前記連続読出し手段により連続読出しされたページについて、ECC回路により誤り訂正が行われたページ数を記憶する記憶手段と、連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶されたページ数を出力する出力手段とを有する。さらに本発明に係る半導体記憶装置は、NAND型のメモリセルアレイと、前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、前記連続読出し手段により連続読出しされたページについて、ECC回路により誤り訂正が行われた最初のページのページアドレスと最後のページのページアドレスを記憶する記憶手段と、連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶された最初のページのページアドレスと最後のページのページアドレスを出力する出力手段とを有する。
本発明に係る半導体記憶装置は、NAND型のメモリセルアレイと、前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、前記連続読出し手段により連続読出しされたページについて、ECC回路により誤り訂正が行われたページに関連するECC関連情報を記憶する記憶手段と、連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶された前記ECC関連情報を出力する出力手段とを含み、前記ECC関連情報は、誤り訂正が行われた全てのページのページアドレスの第1の情報、誤り訂正が行われたページ数の第2の情報、および誤り訂正が行われた最初のページと最後のページの各ページアドレスの第3の情報の少なくとも1つを含む。ある実施態様では、前記第1の情報、前記第2の情報および前記第3の情報の組合せに応じた複数の読出し命令が用意され、前記出力手段は、複数の読出し命令の各々に対応する前記第1、第2、第3の情報の組合せを出力可能である。
さらに本発明に係る半導体記憶装置は、NAND型のメモリセルアレイと、前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、前記連続読出し手段により連続読出しされたページについて、ECC回路により誤り訂正が行われたページに関連するECC関連情報を記憶する記憶手段と、前記ECC関連情報の選択を設定する設定手段と、連続読出し動作後の読出し命令に応答して、前記設定手段により選択されたECC関連情報を出力する出力手段とを有する。
ある実施態様では、前記ECC関連情報は、誤り訂正が行われた全てのページのページアドレスである第1の情報、誤り訂正が行われたページ数である第2の情報、および誤り訂正が行われた最初のページと最後のページの各ページアドレスである第3の情報の少なくとも1つを含み、前記設定手段は、前記第1の情報、前記第2の情報および前記第3の情報のいずれかの選択を設定する。ある実施態様では、前記設定手段は、入力された設定情報に基づき前記ECC関連情報の選択を設定する。ある実施態様では、前記記憶手段は、読み書きが可能な揮発性のRAM領域を含む。ある実施態様では、前記連続動作後の読出し命令は、他のページ読出し命令の前に入力される。
本発明に係るNAND型フラッシュメモリのECC関連情報の読出し方法は、メモリセルアレイのページを連続的に読み出すステップと、連続読出しされたページについて、ECC回路により誤り訂正が行われたページに関連するECC関連情報を記憶するステップと、連続読出し動作後の読出し命令に応答して、前記ECC関連情報を出力するステップとを含み、前記ECC関連情報は、誤り訂正が行われた全てのページのページアドレス、誤り訂正が行われたページ数、および誤り訂正が行われた最初のページのページアドレスと最後のページのページアドレスの少なくとも1つを含む。
ある実施態様では、前記読出し命令は、誤り訂正が行われた全てのページのページアドレス、誤り訂正が行われたページ数、および誤り訂正が行われた最初のページのページアドレスと最後のページのページアドレスの少なくとも1つを出力させる。ある実施態様では、読出し方法はさらに、前記ECC関連情報の選択を設定するステップを含み、前記出力するステップは、前記設定するステップで選択された前記ECC関連情報を出力する。ある実施態様では、複数のブロックを跨ぐページが連続的に読み出される場合、前記出力するステップは、誤り訂正が行われたページ数と、誤り訂正が行われた最初のページと最後のページのページアドレスとを出力する。ある実施態様では、単一のブロック内のページが連続的に読み出される場合、前記出力するステップは、誤り訂正がされた全てのページのページアドレスを出力する。
本発明によれば、連続読出し動作中にECC回路により誤り訂正がされたページに関連するECC関連情報を記憶し、連続読出し動作後の命令に応答して、記憶されたECC関連情報を出力するようにしたので、誤り訂正されたページに関連する種々の情報をホスト装置等に提供することができる。
次に、本発明の実施の形態について説明する。本発明に係る半導体記憶装置は、例えば、NAND型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ASIC、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。好ましい実施態様では、NAND型フラッシュメモリは、NOR型フラッシュメモリとの互換性を図るため、SPI(Serial Peripheral Interface)を搭載し、外部からのクロック信号に同期して複数ページの連続読出しを可能にする。
好ましい実施態様では、ホスト装置は、SPIを介してフラッシュメモリに接続される。ホスト装置は、例えば、プロセッサ、コントローラ、コンピュータ等であり、フラッシュメモリに種々の命令(読出し、プログラム、消去など)を出力し、フラッシュメモリから出力されたデータを受け取る。
次に、本発明の実施例について図面を参照して詳細に説明する。図4は、本発明の実施例に係るNAND型フラッシュメモリの内部構成を示す図である。フラッシュメモリ100は、複数のメモリセルが行列状に配列されたメモリアレイ110と、外部入出力端子に接続され、かつ外部からのクロック信号CLKに応答してデータを外部に出力したりあるいは外部から入力されるデータを取り込む入出力回路120と、プログラムすべきデータの符号生成や読み出されたデータの誤り検出・訂正を行うECC回路130と、入出力回路120を介してアドレスデータを受け取るアドレスレジスタ140と、入出力回路120を介して受け取った命令(コマンド)や制御端子に印加された制御信号に基づき各部を制御するコントローラ150と、アドレスレジスタ140から行アドレス情報Axのデコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路160と、メモリセルアレイ110の選択ページから読み出されたデータを保持したり、選択ページへプログラムするデータを保持するページバッファ/センス回路170と、アドレスレジスタ140から列アドレス情報Ayのデコード結果に基づき列の選択等を行う列選択回路180と、連続読出し動作中にECC回路130による誤り訂正が行われたページに関連するECC関連情報を記憶するECC関連情報記憶部190とを含む。さらに、ここには図示しないがフラッシュメモリ100は、データの読出し、プログラム(書き込み)および消去等のために必要な電圧(プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers等を生成する内部電圧発生回路を含む。
メモリアレイ110は、例えば、列方向に配置されたm個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。1つのメモリブロックには、複数のNANDストリングが形成され、1つのNANDストリングは、直列に接続された複数のメモリセルとビット線側選択トランジスタとソース線側選択トランジスタとを含む。ビット線側選択トランジスタのドレインは対応する1つのビット線に接続され、ソース線側選択トランジスタのソースは共通のソース線に接続される。メモリセルのゲートは、対応するワード線に接続され、ビット線側選択トランジスタおよびソース線側選択トランジスタの各ゲートは、選択ゲート線SGD、SGSにそれぞれ接続される。ワード線選択回路160は、行アドレスAxに基づき選択ゲート線SGD、SGSを介してビット線側選択トランジスタ、ソース線側選択トランジスタを駆動し、ブロックやワード線を選択する。NANDストリングは、基板表面上に2次元的に形成されてもよいし、基板表面上に3次元的に形成されてもよい。また、メモリセルは、1ビット(2値データ)を記憶するSLCタイプでもよいし、多ビットを記憶するタイプであってもよい。
フラッシュメモリ100の読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧(例えば0V)を印加し、非選択ワード線にパス電圧Vpass(例えば4.5V)を印加し、選択ゲート線SGD、SGSに正の電圧(例えば4.5V)を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線SLを0Vにする。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgm(例えば15〜20V)を印加し、非選択のワード線に中間電位(例えば10V)を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、データ「0」または「1」に応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に0Vを印加し、Pウエルに高電圧(例えば20V)を印加する。
ページバッファ/センス回路170は、図1に示したように、メモリセルアレイ110から読み出されたデータを保持したり、メモリセルアレイ110にプログラムするデータを保持する2つのラッチL1、L2を含む。ラッチL1、L2は、それぞれ1ページ分のデータ(例えば、2KB)を保持し、ラッチL1、L2は、それぞれ第1のキャッシュC0と第2のキャッシュC1(1つのキャッシュは、例えば1KB)とを含み、ラッチL1、L2間の双方向のデータ転送は、キャッシュ単位で独立に行われる。連続読出し動作が行われるとき、ラッチL1、L2は2段のパイプライン処理を可能にし、ラッチL2で保持されたデータをクロック信号CLKに同期して外部に出力する間にラッチL1にメモリセルアレイ110で選択された次のページのデータが転送される。また、ラッチL2に保持されたデータは、外部に出力される前にECC回路130により誤り検出・訂正が行われる。
プログラム動作時、入出力回路120から入力されたデータがページバッファ/センス回路170のラッチL2へロードされ、次に、ラッチL2に保持されたデータがECC回路130へ転送される。ECC回路130は、転送されたデータについてECC演算を行い、誤り訂正符号(エラーコード)を生成し、生成した誤り訂正符号をページバッファ/センス回路170のスペア領域に書き戻す。その後、入力されたデータおよび誤り訂正符号は、メモリセルアレイ110の選択されたページにプログラムされる。
読出し動作時、メモリセルアレイ110の選択ページから読み出されたデータがページバッファ/センス回路170のラッチL1に転送される。次に、ラッチL1に保持されたデータがラッチL2に転送され、ラッチL2に保持されたデータがECC回路130へ転送される。ECC回路130は、誤り訂正符号に基づき誤りの有無を検出し、誤りが検出された場合には、ラッチL2のデータの誤りを訂正する。この訂正は、例えば、ラッチL2にデータを書き戻すことによって行われる。その後、ラッチL2に保持されたデータは入出力回路120を介して外部に出力される。
図5に、ページバッファ/センス回路170のデータ構成を示す。ページバッファ/センス回路170は、セクタ0〜セクタ7の8つのセクタに分割されたレギュラー領域300と、スペア0、スペア1、スペア2、スペア3の4つのセクタに分割されたスペア領域310とを有する。レギュラー領域300の1つのセクタは、例えば、256バイトから構成され、レギュラー領域300の8つのセクタは、全体で約2Kバイトのデータを保持する。
スペア領域310の1つのセクタは、例えば16バイトから構成され、4つのセクタ(スペア0〜スペア3)は全体で64バイトのデータを保持する。スペア0には、レギュラー領域300のセクタ0、セクタ1の誤り訂正符号が記憶され、スペア1には、レギュラー領域300のセクタ2、セクタ3の誤り訂正符号が記憶され、スペア2には、レギュラー領域300のセクタ4、セクタ5の誤り訂正符号が記憶され、スペア3には、レギュラー領域300のセクタ6、セクタ7の誤り訂正符号が記憶される。
ECC回路130は、セクタ単位で転送されたデータを受け取る転送回路132と、ECC演算を行うことで誤り訂正符号を生成したり、誤り訂正符号に基づき誤りを検出するECC処理部134と、誤り訂正符号をスペア領域310に書込んだり、誤りが検出されたときにレギュラー領域300のデータを訂正するための書込み回路136とを含む。
コントローラ150は、連続読出し動作中、ECC回路130による誤り訂正(ECC訂正)されたページを監視し、誤り訂正されたページに関連するECC関連情報をECC関連情報記憶部180に記憶する。ECC関連情報記憶部190は、メモリセルアレイ110とは別に用意された記憶領域であり、読み書き可能なRAM領域(例えば、SRAMやレジスタなど)を含む。ECC関連情報は、例えば、誤り訂正されたページのページアドレス、誤り訂正されたページ数、誤り訂正された最初のページおよび最後のページのページアドレスなどである。コントローラ150は、連続読出し動作後に、ECC関連情報の読出し命令を受け取ると、ECC関連情報記憶部190に記憶されたECC関連情報を読出し、これをホスト装置に出力する。ECC関連情報記憶部190は、例えば、次の連続読出しまたは次のページ読出しが行われるまでECC関連情報を保持し、次の連続読出しが行われた場合、ECC関連情報が更新される。
次に、本発明の第1の実施例に係るECC関連情報の読出し動作について説明する。図6(A)は、第1の実施例に係るECC関連情報の読出し動作を説明するフローチャートである。連続読出し動作中、コントローラ150は、ECC回路130による誤り訂正されたページを監視し、誤り訂正が行われた全てのページのページアドレスをECC関連情報記憶部190に記憶する(S100)。
コントローラ150は、連続読出し命令に応答して連続読出しモードに移行し、入力されたページアドレスから連続読出しを開始する。行アドレスカウンタに最初のページアドレスがセットされ、最初のページの読出しが終了すると、行アドレスカウンタが自動的にインクリメントされ、次のページの読出しが行われる。連続読出し動作中は、読出しの命令やページアドレスを入力することなく、連続読出しが継続される。
連続読出し動作中、ラッチL2に保持されたページは、ECC回路130による誤り検出・訂正が行われる。コントロータ150は、ECC回路130により誤り訂正が行われたとき、そのページのページアドレス(例えば、行アドレスカウンタに保持されたページアドレス)をECC関連情報記憶部190に格納する。連続読出し動作は、例えば、読出し終了の命令、あるいはチップセレクト信号をトグルすることにより終了される。あるいは、行アドレスカウンタが指定されたアドレスに一致したときに連続読出しが終了されるようにしてもよい。
連続読出し動作の終了後、コントローラ150は、ホスト装置からECC関連情報の読出し動作の命令を受け取ると(S110)、ECC関連情報記憶部190に記憶された誤り訂正された全てのページのページアドレスを読出し、これを出力する(S120)。
図6(B)は、連続読出し動作されたページを示し、図中、ハッチングは、誤り訂正されたページを示している。コントローラ150は、連続読出し動作中、ページn+3、ページn+5、ページn+6、ページn+8のページアドレスをECC関連情報記憶部190に書込む。そして、ECC関連情報の読出し命令を受け取ったとき、ECC関連情報記憶部190に記憶された全てのページアドレスが読出され、これがホスト装置に出力される。
本実施例によれば、ホスト装置は、連続読出し動作中に誤り訂正が行われた全てのページアドレスを受け取り、連続読出しされたデータの信頼性等の解析または評価を行うことができる。本例の場合、ECC関連情報記憶部190は、全ページのページアドレスを記憶するための容量を必要とする。記憶容量を抑制するため、好ましくは、1ブロック内のページの連続読出しに適用される。例えば、1ブロックが64ページであれば、ECC関連情報記憶部190は、64ページ分のページアドレスを記憶するための容量を有する
さらに好ましくは、ECC関連情報記憶部190の記憶容量を削減するため、ECC関連情報記憶部190に記憶されるページアドレスからブロックアドレス部分が省略される。ホスト装置にとって、連続読出しをするページのブロックアドレスを知っているので、ブロックアドレスは、ホスト装置には必ずしも必須ではない。ページアドレスは、図2に示すように16ビットであり、ブロックアドレスを削除したページアドレスは6ビットである。
例えば、1ブロックを64ページとすると、16ビット×64ページ=1024ビットの記憶容量を、6ビット×64ページ=384ビットの記憶容量に削減することができる。但し、ECC関連情報記憶部190の記憶容量を十分に確保できる場合には、ページアドレスにブロックアドレスを含めるようにしてもよいし、さらには、複数のブロックに跨る連続読出し動作において複数のブロック分のページアドレスを記憶するようにしてもよい。
次に、第2の実施例によるECC関連情報の読出し動作について図7のフローチャートを参照して説明する。連続読出し動作中、コントローラ150は、ECC回路130による誤り訂正を監視し、ECC回路130による誤り訂正が行われたページをカウントする。最終的に連続読出し動作中に誤り訂正が行われたページ数がECC関連情報記憶部190に記憶される(S200)。連続読出し動作の終了後、コントローラ150は、ホスト装置からECC関連情報の読出し動作の命令を受け取ると(S210)、ECC関連情報記憶部190に記憶された誤り訂正されたページ数を読出し、これを出力する(S220)。
図7(B)は、連続読出し動作されたページを示し、図中、ハッチングは、誤り訂正されたページを示している。コントローラ150は、連続読出し動作中、ページn+3、ページn+5、ページn+6、ページn+8が誤り訂正されるたびにカウンタをインクリメントし、最終的にページ数「4」(バイナリデータとして「100」)をECC関連情報記憶部190に記憶する。そして、ECC関連情報の読出し命令を受け取ったとき、ECC関連情報記憶部190に記憶されたページ数が読出され、これがホスト装置に出力される。
本実施例によれば、ホスト装置は、連続読出し動作中に誤り訂正が行われたページ数を受け取り、連続読出し動作中に、どの程度の誤り訂正が行われたかを知ることができる。例えば、ホスト装置は、連続読出しされた全ページまたは全ブロックに対する誤り訂正されたページの割合またはから、連続読出しされたデータの信頼性等の解析または評価を行うことができる。
本例の場合、連続読出しされるページは、複数のブロックを跨ぐものであってもよい。また、本例では、第1の実施例のようにページアドレスを記憶するのではなく、ページ数を記憶するため、ECC関連情報記憶部190の記憶容量をさらに削減することが可能である。
次に、第3の実施例によるECC関連情報の読出し動作について図8のフローチャートを参照して説明する。連続読出し動作中、コントローラ150は、ECC回路130による誤り訂正を監視し、ECC回路130による誤り訂正が行われた最初のページと最後のページのページアドレスをECC関連情報記憶部190に記憶する(S300)。連続読出し動作の終了後、コントローラ150は、ホスト装置からECC関連情報の読出し動作の命令を受け取ると(S310)、ECC関連情報記憶部190に記憶された誤り訂正された最初のページと最後のページのページアドレスを読出し、これを出力する(S320)。
図8(B)は、連続読出し動作されたページを示し、図中、ハッチングは、誤り訂正されたページを示している。コントローラ150は、連続読出し動作中、誤り訂正された最初のページn+3と、最後のページn+8のページアドレスをECC関連情報記憶部190に書込む。そして、ECC関連情報の読出し命令を受け取ったとき、ECC関連情報記憶部190に記憶された最初のページn+3と最後のページn+8の各ページアドレスが読出され、これがホスト装置に出力される。
本実施例によれば、ホスト装置は、誤り訂正された最初のページと最後のページのページアドレスを受け取り、最初のページと最後のページの間隔、あるいは最初のページと最後のページが属するブロックなどから、連続読出し動作中に出力された読出しデータの信頼性等の解析または評価を行うことができる。
本例の場合、ECC関連情報記憶部190の記憶容量は、2ページ分のページアドレスとして32ビットである。また、本例の場合、ブロック単位の連続読出しであってもよいし、複数のブロックを跨ぐ連続読出しであってもよい。
次に、第4の実施例によるECC関連情報の読出し動作について説明する。第4の実施例は、上記第1ないし第3の実施例を任意に組合せたものである。組み合わせは、例えば、第1の実施例と第2の実施例、第1の実施例と第3の実施例、第2の実施例と第3の実施例、第1の実施例と第2の実施例と第3の実施例である。
例えば、第2の実施例と第3の実施例が組み合わされた場合には、誤り訂正されたページのペース数と、誤り訂正された最初のページと最後のページのページアドレスとが記憶され、読出し命令に応答してこれらの情報がホスト装置へ出力される。ホスト装置は、最初のページと最後のページとの間にどのくらいの誤り訂正されたページ数が存在するかを知ることができ、それに基づき読み出されたデータの信頼性等を解析または評価する。
例えば、1ブロックが64ページであり、1ブロック内で連続読出しを実行する場合、64ページを表すのに必要な6ビットと、最初のページのページアドレスを示し6ビットと、最後のページのページアドレスを示す6ビット(ブロックアドレスを省略)の合計18ビットのECC関連情報がホスト装置に出力される。
図9(A)は、連続読出し動作された1ブロック内のページを示し、図中、ハッチングは、誤り訂正されたページ3、5、6、8、56、58、59、61を示す。この場合、図9(B)に示すように、誤り訂正されたページ数をカウントするための6ビット(この例では、誤り訂正されたページ数が8ページであるため「001000」、誤り訂正された最初のページ3のページアドレスとして6ビット「000011」、誤り訂正された最後のページ61のページアドレスとして6ビット「111101」のデータがECC関連情報記憶部190に記憶される。コントローラ150は、ホスト装置からECC関連情報の読出し命令に応答してECC関連情報記憶部190に記憶された18ビットのデータをホスト装置に出力する。
また、ブロックを跨ぐ連続読出し動作の場合、ブロックの数が1024個であれば、1024×64ページをカウントするのに必要な16ビット、誤り訂正された最初のページのページアドレスとして16ビット、誤り訂正された最後のページのページアドレスとして16ビットの合計48ビットがECC関連情報記憶部190に記憶され、読出し命令に応答してこれらの情報がホスト装置へ提供される。
こうして、ホスト装置は、受け取ったECC関連情報に基づき誤りECC訂正が行われたページ範囲、あるいはページを特定することで、次のアクションを取ることができる。
第4の実施例において、第1ないし第3の実施例を組み合わせたECC関連情報をECC関連情報記憶部190に記憶する場合、それぞれの組合せに対応するECC関連情報の読出し命令を複数用意するようにしてもよい。例えば、図10のテーブルに示すように、複数のECC関連情報の読出し命令とECC関連情報の読出し内容との関係を規定し、コントローラ150は、テーブルを参照して受け取った読出し命令に応じたECC関連情報の読出しを行うことができる。例えば、読出し命令_Cであれば、誤り訂正されたページ数と、誤り訂正された最初のページと最後のページのページアドレスがホスト装置に出力される。
次に、本発明の第5の実施例について説明する。第1ないし第4の実施例では、それぞれECC関連情報を読み出すために命令を用いた、本実施例では、ECC関連情報の選択を予め設定する。この設定は、例えば、NANDフラッシュメモリの動作に関する設定(例えば、プログラムや消去等の電圧など)と共にフューズメモリに格納される。フューズメモリは、メモリセルアレイ内に形成され、パワーアップ動作時にフューズメモリの内容がコンフィギュレーションレジスタ等にロードされる。コントローラ150は、コンフィギュレーションレジスタにロードされた内容に従い種々の動作を制御する。
ECC関連情報の設定方法の一例を図11に示す。1つの例として、設定情報は、2ビットのデータから構成される。「00」は、第1の実施例のように誤り訂正された全てのページのページアドレスの読出しに対応し、「01」は、第2の実施例のように誤り訂正されたページ数の読出し対応し、「10」は、第3の実施例のように誤り訂正された最初のページと最後のページのページアドレスの読出しに対応し、「11」は、第4の実施例のように第1ないし第3の実施例の組合せの読出しに対応する(例えば、誤り訂正されたページ数と、誤り訂正された最初のページおよび最後のページのページアドレスの読出しに対応)。
コントローラ150は、連続読出し動作が行われるとき、設定情報に従い選択されたECC関連情報をECC関連情報記憶部190に記憶し、その後、ECC関連情報の読出し命令を受け取ったとき、ECC関連情報記憶部190に記憶されたECC関連情報を出力する。
このように本実施例によれば、1つのECC関連情報の読出し命令に応答して、ユーザー設定された設定情報で選択されたECC関連情報をホスト装置に提供することができる。
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
100:フラッシュメモリ 110:メモリセルアレイ
120:入出力回路 130:ECC回路
140:アドレスレジスタ 150:コントローラ
160:ワード線選択回路 170:ページバッファ/センス回路
180:列選択回路 190:ECC関連情報記憶部
120:入出力回路 130:ECC回路
140:アドレスレジスタ 150:コントローラ
160:ワード線選択回路 170:ページバッファ/センス回路
180:列選択回路 190:ECC関連情報記憶部
Claims (15)
- NAND型のメモリセルアレイと、
前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、
前記連続読出し手段により連続読出しされたページについて、ECC回路により誤り訂正が行われた全てのページのページアドレスを記憶する記憶手段と、
連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶されたページアドレスを出力する出力手段と、
を有する半導体記憶装置。 - NAND型のメモリセルアレイと、
前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、
前記連続読出し手段により連続読出しされたページについて、ECC回路により誤り訂正が行われたページ数を記憶する記憶手段と、
連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶されたページ数を出力する出力手段と、
を有する半導体記憶装置。 - NAND型のメモリセルアレイと、
前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、
前記連続読出し手段により連続読出しされたページについて、ECC回路により誤り訂正が行われた最初のページのページアドレスと最後のページのページアドレスを記憶する記憶手段と、
連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶された最初のページのページアドレスと最後のページのページアドレスを出力する出力手段と、
を有する半導体記憶装置。 - NAND型のメモリセルアレイと、
前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、
前記連続読出し手段により連続読出しされたページについて、ECC回路により誤り訂正が行われたページに関連するECC関連情報を記憶する記憶手段と、
連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶された前記ECC関連情報を出力する出力手段とを含み、
前記ECC関連情報は、誤り訂正が行われた全てのページのページアドレスの第1の情報、誤り訂正が行われたページ数の第2の情報、および誤り訂正が行われた最初のページと最後のページの各ページアドレスの第3の情報の少なくとも1つを含む、半導体記憶装置。 - 前記第1の情報、前記第2の情報および前記第3の情報の組合せに応じた複数の読出し命令が用意され、
前記出力手段は、複数の読出し命令の各々に対応する前記第1、第2、第3の情報の組合せを出力可能である、請求項4に記載の半導体記憶装置。 - NAND型のメモリセルアレイと、
前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、
前記連続読出し手段により連続読出しされたページについて、ECC回路により誤り訂正が行われたページに関連するECC関連情報を記憶する記憶手段と、
前記ECC関連情報の選択を設定する設定手段と、
連続読出し動作後の読出し命令に応答して、前記設定手段により選択されたECC関連情報を出力する出力手段と、
を有する半導体記憶装置。 - 前記ECC関連情報は、誤り訂正が行われた全てのページのページアドレスである第1の情報、誤り訂正が行われたページ数である第2の情報、および誤り訂正が行われた最初のページと最後のページの各ページアドレスである第3の情報の少なくとも1つを含み、前記設定手段は、前記第1の情報、前記第2の情報および前記第3の情報のいずれかの選択を設定する、請求項6に記載の半導体記憶装置。
- 前記設定手段は、入力された設定情報に基づき前記ECC関連情報の選択を設定する、請求項6または7に記載の半導体記憶装置。
- 前記記憶手段は、読み書きが可能な揮発性のRAM領域を含む、請求項1ないし8いずれか1つに記載の半導体記憶装置。
- 前記連続動作後の読出し命令は、他のページ読出し命令の前に入力される、請求項1ないし9いずれか1つに記載の半導体記憶装置。
- NAND型フラッシュメモリのECC関連情報の読出し方法であって、
メモリセルアレイのページを連続的に読み出すステップと、
連続読出しされたページについて、ECC回路により誤り訂正が行われたページに関連するECC関連情報を記憶するステップと、
連続読出し動作後の読出し命令に応答して、前記ECC関連情報を出力するステップとを含み、
前記ECC関連情報は、誤り訂正が行われた全てのページのページアドレス、誤り訂正が行われたページ数、および誤り訂正が行われた最初のページのページアドレスと最後のページのページアドレスの少なくとも1つを含む、読出し方法。 - 前記読出し命令は、誤り訂正が行われた全てのページのページアドレス、誤り訂正が行われたページ数、および誤り訂正が行われた最初のページのページアドレスと最後のページのページアドレスの少なくとも1つを出力させる、請求項11に記載の読出し方法。
- 読出し方法はさらに、前記ECC関連情報の選択を設定するステップを含み、
前記出力するステップは、前記設定するステップで選択された前記ECC関連情報を出力する、請求項11または12に記載の読出し方法。 - 複数のブロックを跨ぐページが連続的に読み出される場合、前記出力するステップは、誤り訂正が行われたページ数と、誤り訂正が行われた最初のページと最後のページのページアドレスとを出力する、請求項11または12に記載の読出し方法。
- 単一のブロック内のページが連続的に読み出される場合、前記出力するステップは、誤り訂正がされた全てのページのページアドレスを出力する、請求項11または12に記載の読出し方法。
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