JP5667143B2

JP5667143B2 - 不揮発性半導体メモリ

Info

Publication number: JP5667143B2
Application number: JP2012226159A
Authority: JP
Inventors: 一貴山内; 克年水藤; オロンマイケル; ジョンジュンキム; ヨウンチェルシン
Original assignee: ウィンボンドエレクトロニクスコーポレーション
Priority date: 2012-10-11
Filing date: 2012-10-11
Publication date: 2015-02-12
Anticipated expiration: 2032-10-11
Also published as: CN103730159A; CN103730159B; US20140104947A1; TW201415463A; KR20140046979A; JP2014078301A; TWI514390B; KR101556392B1; US9218888B2

Description

本発明は、不揮発性半導体メモリに関し、特に、ＮＡＮＤ型フラッシュメモリの読出しに関する。

典型的なＮＡＮＤ型フラッシュメモリは、複数のＮＡＮＤストリングを行列方向に配置したメモリアレイを含み、ＮＡＮＤストリングは、直列に接続された複数のメモリセルとその両端に接続されたビット選択トランジスタおよびソース線選択トランジスタとを含んでいる。図１は、メモリブロック内に形成されるＮＡＮＤストリングの構成を示す回路図である。メモリブロック内には、複数のメモリセルを直列に接続したＮＡＮＤストリング（以下、セルユニットＮＵという）が行列方向に複数形成される。図に示す例では、１つのセルユニットＮＵは、直列に接続された３２個のメモリセルMCi(i=０、１、・・・、３１)と、その両端に接続されたビット線選択トランジスタBSTとソース線選択トランジスタSSTとを含んで構成される。ビット線選択トランジスタBSTのドレインは、対応する１つのビット線GBLに接続され、ソース線選択トランジスタSSTのソースは、共通ソース線SLに接続される。メモリセルMCiのコントロールゲートは、ワード線WLiに接続される。ビット線選択トランジスタBST、ソース線選択トランジスタSSTのゲートは、ワード線WLiと並行に延在する選択ゲート線SGD、SGSに接続される。

メモリセルは、典型的に、Ｎ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。典型的に、フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

読出し動作では、選択されたメモリセルのコントロールゲートをＬレベル（例えば、０Ｖ）を印加し、他の非選択メモリセルのコントロールゲートをＨレベル（例えば、４．５Ｖ）に印加し、ビット線選択トランジスタBSTおよびソース線選択トランジスタSSTをオンさせ、ビット線GBLの電位をセンスする。メモリセルへのデータのプログラム（書込み）では、メモリセル基板のＰウエルとドレイン、チャンネルおよびソースを０Ｖにし、選択されたメモリセルのコントロールゲートに高電圧のプログラム電圧Vpgm（例えば、２０Ｖ）を印加し、非選択のメモリセルのコントロールゲートに中間電位（例えば、１０Ｖ）を印加し、ビット線選択トランジスタBSTをオンさせ、ソース線選択トランジスタSSTをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたメモリセルのコントロールゲートに０Ｖを印加し、Ｐウエルに高電圧（例えば、２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

ＮＡＮＤ型フラッシュメモリでは、メモリアレイからのデータの読出し、またはメモリアレイへのデータの書込みを行うためにページバッファが用いられる。読出し動作時、メモリアレイの選択されたページのデータがビット線を介してページバッファへ並列に転送され、ページバッファに格納されたデータは、クロック信号に応じてシーケンシャルに出力される。書込み動作時、ページバッファにはクロック信号に応じてシーケンシャルにデータが入力され、次いで、ページバッファからビット線を介してメモリアレイの選択されたページにデータが書込まれる。入力されたアドレス情報をセットし、当該アドレス情報に基づきページを選択し、選択されたページのデータをメモリアレイからページバッファへ転送する期間、外部からのアクセスの禁止を知らせるビジー信号を出力し、データ転送の終了後に外部からのアクセスの許可を知らせるレディ信号を出力するＮＡＮＤ型フラッシュメモリが特許文献１に開示されている。

特開２００２−９３１７９号公報

図２Ａは、従来のフラッシュメモリのシーケンシャルなページ読出し動作を示すタイミングチャートである。ここでは、図２Ａ（Ａ）に示すように、ページアドレスＭ、カラムアドレスＮから連続的なページ読出しが行われるものとする。外部制御信号CLEに応答して、読出しモードのコマンド「００ｈ」がコマンドレジスタに取り込まれ、コマンド「００ｈ」のデコードにより読出しモードが開始される。次いで、アドレスラッチイネーブル信号ALEおよび#WE信号に応答して、ローおよびカラムアドレスデータが順次アドレスレジスタに取り込まれた後、ページ読出しのためのコマンド「３０ｈ」が入力され、コマンド「３０ｈ」の入力に応答してRY/#BYの出力ピンから、期間tRのアクセス禁止を示すＬレベルのビジー（Busy）信号が出力され、ビジー信号の後に、シーケンシャルのページを読出しのためにページアドレスをインクリメントさせるためのコマンド「３１ｈ」が入力される。コマンド「３１ｈ」の入力に応答して、期間tRCBSYのビジー信号が出力される。図２Ａ（Ａ）に示すように、選択されたページＭのデータがビット線を介してページバッファＰＢに転送されると、外部制御信号#REのクロックに応答してカラムアドレスがインクリメントされ、ページバッファＰＢに保持されたデータがシリアル出力される。

ページＭのデータ出力が終了すると、コマンド「３１ｈ」の入力に応答してページアドレスがＭ＋１にインクリメントされ、ビジー信号(tRCBSY)が出力される。図２Ａ（Ｃ）は、ページＭ＋１のデータがページバッファＰＢに転送される様子を示している。ページバッファＰＢへのデータ転送が終了すると、レディ信号が出力され、ページバッファＰＢ内のデータがシリアル出力される。

シーケンシャルなページ読出しは、コマンド「３１ｈ」が入力されなくなったとき、あるいは、シーケンシャル読出しの最後の読出しコマンド「３Ｆｈ」の入力により終了する。図２Ｂは、コマンド「３Ｆｈ」が入力される例を示している。ページＭのアドレスが入力された後、シーケンシャルなページ読出しのコマンド「３１ｈ」が入力され、ページＭのデータが出力されたのと、コマンド「３Ｆｈ」の入力により、最後のページアドレスのインクリメントが指示され、ページＭ＋１のデータが出力される。

ページバッファＰＢは、図３に示すように、パイプライン動作によりデータの入出力ができるように２段接続されたデータレジスタＬ１、Ｌ２を備えている。図３（Ａ）に示すように、外部から入力されたアドレスによりページＭを選択し、選択されたページＭのデータをレジスタＬ２へ転送するまでの期間は、最初のビジー信号の期間ｔRに対応する。次いで、データレジスタＬ１に保持されたデータは、データレジスタＬ２に並列に転送される。データレジスタＬ２へのデータ転送が終了すると、コマンド「３１ｈ」によりインクリメントされた次のページＭ＋１が選択され、選択ページＭ＋１のデータがデータレジスタＬ１に転送される。ページＭ＋１を選択し、選択されたページＭ＋１のデータをデータレジスタＬ１に転送するまでの期間は、ビジー信号の期間tRCBSYに対応する。ページＭ＋１のデータがデータレジスタＬ１へ転送される期間中に、データレジスタＬ２からページＭのデータがシリアル出力される。

上記したように、従来のページバッファＰＢは、１ページ分のデータを一括して制御しているため、シーケンシャルなページ読出しを行う場合に、ページ境界（バウンダリ）および／またはブロック境界（バウンダリ）で、ギャップあるいはビジー期間tRCBYSが発生してしまい、連続的なデータの読出しを行うことができないという課題がある。また、ビジー期間tRCBSYは、ページバッファＰＢからデータを読出すリードサイクル期間(tRC)よりも長いため、大量のページのシーケンシャル読み出すような場合には、全体の読出し時間が長くなってしまう。

本発明は、上記従来の課題を解決するものであり、データの読出しを高速に行うことができる不揮発性半導体メモリを提供することを目的とする。

本発明に係る不揮発性半導体メモリは、複数のメモリセルを含むメモリアレイと、アドレス情報に基づきメモリアレイのページを選択する選択手段と、前記選択手段によって選択されたページのデータを保持するデータ保持手段と、前記データ保持手段に保持されたデータを出力する出力手段とを有し、前記データ保持手段は、メモリアレイのページからのデータを受け取る第１のデータ保持手段と、第１のデータ保持手段から転送されたデータを受け取る第２のデータ保持手段と、第１のデータ保持手段と第２のデータ保持手段との間に設けられたデータ転送手段とを有し、前記データ転送手段は、第２のデータ保持手段の第１の部分のデータが前記出力手段により出力されている間に、第１のデータ保持手段の第２の部分のデータを第２のデータ保持手段に転送し、第２のデータ保持手段の第２の部分のデータが前記出力手段により出力されている間に、第１のデータ保持手段の第１の部分のデータを第２のデータ保持手段に転送する。
好ましくは不揮発性半導体メモリはさらに、データの誤り訂正を行う誤り訂正手段を備えており、第２のデータ保持手段の第１の部分のデータが出力されている間に、第２のデータ保持手段の第２の部分のデータが前記誤り訂正手段により誤り訂正され、第２のデータ保持手段の第２の部分のデータが出力されている間に、第２のデータ保持手段の第１の部分のデータが前記誤り訂正手段により誤り訂正される。
好ましくは前記データ転送手段は、第１のデータ保持手段に保持されたデータを第２のデータ保持手段に転送するための複数のトランジスタを含み、前記複数のトランジスタの中の選択されたトランジスタは、前記出力手段が第２のデータ保持手段の第１の部分のデータまたは第２の部分のデータを出力したことに応答して導通される。
好ましくは前記出力手段は、列アドレスカウンタを含み、前記列アドレスカウンタが第１の部分または第２の部分の境界の列アドレスに到達したとき、前記選択された転送用トランジスタが導通される、請求項３に記載の不揮発性半導体メモリ。
好ましくは第１のデータ保持手段は、複数のビット線にそれぞれ対応する複数のラッチ回路を含み、第２のデータ保持手段は、複数のビット線にそれぞれ対応する複数のラッチ回路を含み、第１のデータ保持手段の１つラッチ回路と第２のデータ保持手段の１つのラッチ回路とは、２つの転送用トランジスタによって接続される。
好ましくは第１および第２のデータ保持手段は、メモリアレイの１ページ分のデータを保持し、前記データ転送手段は、第１のデータ保持手段に保持されたデータを１／２ページ単位で転送する。
好ましくは連続的なページの読出しが行われるとき、前記出力手段は、ページ境界において不連続が生じないように第２のデータ保持手段に保持されたデータをシリアル出力する。

本発明に係る不揮発性半導体メモリの読出し方法は、複数のメモリセルを含むメモリアレイと、アドレス情報に基づき前記メモリアレイの選択されたページから転送されたデータを保持するページバッファと、前記ページバッファに保持されたデータをシリアル出力可能な不揮発半導体メモリにおいて、前記ページバッファは、メモリアレイのページからのデータを受け取る第１のデータレジスタと、第１のデータレジスタから転送されたデータを受け取る第２のデータレジスタと、第１のデータレジスタと第２のデータレジスタとの間に設けられた転送ゲートとを含んでおり、前記転送ゲートは、第２のデータレジスタの第１の部分のデータが出力されている間に、第１のデータレジスタの第２の部分のデータを第２のデータレジスタに転送し、第２のデータレジスタの第２の部分のデータが出力されている間に、第１のデータレジスタの第１の部分のデータを第２のデータレジスタに転送する。
好ましくは読出し方法はさらに、第２のデータレジスタの第１の部分のデータが出力されている間に、第２のデータレジスタの第２の部分のデータの誤り訂正を行い、第２のデータレジスタの第２の部分のデータが出力されている間に、第２のデータレジスタの第１の部分のデータの誤り訂正を行う。
好ましくは読出し方法はさらに、入力されたアドレス情報および読出しコマンドに基づきシーケンシャルなページ読出しを開始し、第２のデータレジスタからページ境界において不連続期間が生じることなく連続的にデータが出力される。

本発明によれば、第１のデータ保持手段に保持されたデータを分割して第２のデータ保持手段に転送することができるので、第２のデータ保持手段に保持されたデータを出力している間に第１のデータ保持手段にデータを転送することが可能になり、データの読出し速度を向上させることができる。

フラッシュメモリのメモリアレイの回路構成例を示す図である。従来のフラッシュメモリのシーケンシャルなページ読出し動作を説明するタイミングチャートである。従来のフラッシュメモリのシーケンシャルなページ読出しの終了を説明するタイミングチャートである。従来のページバッファの構成を説明する図である。本発明の実施例に係るフラッシュメモリの構成を示すブロック図である。本発明の実施例に係るビット線選択回路、センス回路およびページバッファの構成例を示す図である。読出し時における図５の回路の各部の信号波形を示すタイミングチャートである。本発明の実施例によるページバッファの動作を説明する図である。図８（Ａ）は、従来のページバッファによる転送制御を行ったときのデータ出力のタイミングチャート、図８（Ｂ）は、本実施例のページバッファによる転送制御を行ったときのデータ出力のタイミングチャートである。本発明の実施例に係る列選択回路の構成例を示すブロック図である。図９の列選択回路の動作を説明するタイミングチャートである。本発明の実施例に係るフラッシュメモリの読出し動作を説明するタイミングチャートである。図１２は、本発明の第２の実施例に係るフラッシュメモリの誤り訂正を説明する図である。図１３（Ａ）は、従来の誤り訂正の動作を説明するタイミングチャート、図１３（Ｂ）は、本実施例による誤り訂正の動作を説明するタイミングチャートである。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい形態として、単一のメモリプレーンを有するＮＡＮＤ型のフラッシュメモリを例示するが、本発明は、複数のメモリプレーンを有するフラッシュメモリにも適用可能であり、そのようなフラッシュメモリは本発明の範囲に含まれる。

図４は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの概略レイアウト構成を示す図である。ここに例示されるフラッシュメモリ１０は、行列のアレイ状に配列された複数のメモリセルを有するメモリアレイ１００と、外部入出力端子Ｉ／Ｏに接続され、入出力データを保持する入出力バッファ１１０と、入出力バッファ１１０からアドレスデータを受け取るアドレスレジスタ１２０と、入出力バッファ１１０からコマンドデータを受け取るコマンドレジスタ１３０と、コマンドレジスタ１３０から受け取ったコマンドデータをデコードし、そのデコード結果に基づき各部を制御するための制御信号Ｃ１〜Ｃ５等を出力するコントローラ１４０と、アドレスレジスタ１２０から受け取った行アドレス情報Ａｘをデコードし、デコード結果に基づきメモリブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、メモリアレイのビット線に接続され、選択されたページのデータの読出し等を行うセンス回路１６０と、センス回路１６０によって読み出されたデータを保持したり、選択されたページへ書込むデータを保持するページバッファ１７０と、アドレスレジスタ１２０から受け取った列アドレス情報Ａｙをデコードし、当該デコード結果に基づき列を選択する列選択回路１８０と、データの読出し、プログラムおよび消去のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Vers）を生成する内部電圧発生回路１９０と、各部を接続するデータバス２００とを含んで構成される。

メモリアレイ１００は、列方向に配置されたメモリブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。１つのメモリブロックには、図１に示したように複数のメモリセルを直列に接続したセルユニットＮＵが複数形成される。

セルユニットＮＵに接続されたビット線GBL0、GBL1、・・・、GBLnは、ビット線選択回路を介してセンス回路１６０およびページバッファ１７０に接続される。ビット線選択回路は、読出し時やプログラム時に、偶数ビット線または奇数ビット線を選択し、選択された偶数ビット線または奇数ビット線をセンス回路１６０およびページバッファ１７０に接続する。

図５は、本実施例のビット線選択回路、センス回路およびページバッファの具体的な回路の構成例である。ここでは、一対のビット線として、偶数ビット線GBL_eと奇数ビット線GBL_oを例示している。センス回路１６０およびページバッファ１７０は、一対の偶数ビット線GBL_eおよび奇数ビット線GBL_oで共有される。仮に、１つのワード線に接続された偶数ビット線が１ページのビット数、奇数ビット線が１ページのビット数ならば（全体で２ページ）、センス回路１６０およびページバッファ１７０は１ページのビット数で構成される。

ビット線選択回路２００は、偶数ビット線GBL_eを選択するための偶数選択トランジスタBLS_eと、奇数ビット線GBL_oを選択するための奇数選択トランジスタBLS_oと、偶数選択トランジスタBLS_eおよび奇数選択トランジスタBLS_oの共通ノードN1とセンス回路１６０との間に接続されたビット線選択トランジスタBLSとを含む。これらのトランジスタBLS_e、BLS_o、BLSは、Ｎ型のＭＯＳトランジスタである。

偶数および奇数選択トランジスタBLS_e、BLS_o、ならびにビット線選択トランジスタBLSのゲートには、コントローラ１４０からの制御信号が印加され、これらのトランジスタは、読出し、プログラム、消去時に選択的にオンまたはオフされる。例えば、読出し動作において、偶数ビット線GBL_eが選択されるとき、奇数ビット線GBL_oが非選択とされ、偶数選択トランジスタBLS_e、ビット線選択トランジスタBLSがオンし、奇数選択トランジスタBLS_oがオフする。また、奇数ビット線GBL_oが選択されるとき、偶数ビット線GBL_eが非選択とされ、奇数選択トランジスタBLS_o、ビット線選択トランジスタBLSがオンし、偶数選択トランジスタBLS_eがオフする。

ビット線選択回路２００はさらに、偶数ビット線GBL_eと仮想電位VPREとの間に接続された偶数バイアス選択トランジスタYBL_eと、奇数ビット線GBL_oと仮想電位VPREとの間に接続された奇数バイアス選択トランジスタYBL_oとを有する。偶数および奇数バイアス選択トランジスタYBL_e、YBL_oは、Ｎ型のＭＯＳトランジスタから構成される。

偶数バイアスおよび奇数バイアス選択トランジスタYBL_e、YBL_oのゲートには、コントローラ１４０からの制御信号が印加され、これらのトランジスタは、読出し、プログラム、消去時に選択的にオンまたはオフされる。また、仮想電位VPREには、コントローラ１４０の制御により内部電圧発生回路１８０から動作状態に応じたバイアス電圧を供給することができる。例えば、ページ読出しの際に、偶数ビット線GBL_eが選択され、奇数ビット線GBL_oが非選択されるとき、偶数バイアストランジスタYBL_eがオフし、奇数バイアストランジスタYBL_oがオンし、奇数ビット線GBL_oには仮想電位VPREによりシールド電位（GND）が供給される。また、偶数ビット線GBL_eが非選択され、奇数ビット線GBL_oが選択されるとき、偶数バイアストランジスタYBL_eがオンし、奇数バイアストランジスタYBL_oがオフし、偶数ビット線GBL_eには仮想電位VPREによりシールド電位が供給される。プログラム時には、仮想電位VPREにはプログラム禁止電圧が供給され、非選択のビット線のメモリセルのチャンネルは、書込み禁止電圧にバイアスまたはプリチャージされる。

センス回路１６０は、偶数および奇数ビット線に共通のビット線に直列に接続されたクランプトランジスタCLAMPと、センスノードSNSに接続されたプリチャージ用トランジスタBLPREと、センスノードSNSに接続されたキャパシタCpと、センスノードSNSとページバッファ１７０との間に接続された転送トランジスタBLCDとを含む。センス回路１６０のトランジスタは、Ｎ型のＭＯＳトランジスタであり、これらトランジスタは、コントローラ１４０からの制御信号により選択的にオンまたはオフされる。読出しを行うとき、プリチャージ用トランジスタBLPREがオンされ、電源V1から供給されたプリチャージ電位は、クランプトランジスタCLAMPを介して選択された偶数または奇数ビット線を充電する。センスノードSNSは、その後に読み出されたＨレベルまたはＬレベルの電位を保持し、この電位は、転送トランジスタBLCDをオンすることでページバッファ１７０へ転送される。

ページバッファ１７０は、センス回路１６０から転送されたデータを保持する第１段目のデータレジスタＬ１と、第１段目のデータレジスタＬ１から転送されたデータを受け取る第２段目のデータレジスタＬ２と、第１段目のデータレジスタＬ１に保持されたデータを第２段目のデータレジスタＬ２に転送するための転送ゲートＴＧとを含んで構成される。

データレジスタＬ１は、一対のインバータを接続したラッチ回路と、ラッチ回路のノードSLRとSLRバーに並列に接続された等価用トランジスタEQとを含む。データレジスタＬ２は、一対のインバータを接続したラッチ回路を含んで構成される。転送ゲートＴＧは、ラッチ回路のノードSLRおよびSLRバーとラッチ回路のノードSLSおよびSLSバーの間に接続された一対のＮＭＯＳの転送トランジスタMTを含む。転送トランジスタMTは、ゲート信号TSELによって制御され、ゲート信号TSELは、後述するように、列アドレスカウンタ（列選択回路１８０）のカウント値がデータレジスタＬ２の１／２ページに到達する毎に一定期間ハイレベルに遷移する。これにより、転送トランジスタMTがオンされ、データレジスタＬ１のラッチノードSLRの電位がデータレジスタＬ２のラッチノードSLSに転送される。

ページバッファ１７０、またはデータレジスタＬ２のノードSLS、SLSバーは、トランジスタTR3、TR4を介してデータラインDL、DLバーに接続される。トランジスタTR3、TR4のゲートには、列選択回路１８０からの列選択ゲート線CSELが接続され、トランジスタTR3、TR4がオンしたとき、データラインDL、DLバーからプログラムするデータがデータレジスタＬ２に取り込まれ、あるいはデータレジスタＬ２に保持された読出しデータがデータラインDL、DLバーへ出力される。

図６（Ａ）は、ページバッファの第１段目のデータレジスタＬ１とセンス回路の回路構成を示し、図６（Ｂ）は、図６（Ａ）の各部の信号波形を示すタイミングチャートである。データの読出しを行うとき、プリチャージ用トランジスタBLPREがオンし、センスノードSNSは、電源V1から供給された電圧により充電される。次に、クランプトランジスタCLAMPが期間T1でオンされ、これによりビット線BLが一定電位にプリチャージされる。クランプトランジスタCLAMPがオフされると、選択ワード／非選択ワード線がそれぞれ０V／４．５Vに駆動され、メモリセルに記憶されたデータに応じてビット線BLに電流が流れる。期間T2は、この様子を示しており、メモリセルにデータ「１」が記憶されている場合には、ビット線の電位が放電され（破線で示す）、メモリセルにデータ「０」が記憶されている場合には、メモリセルは非導通であるためビット線BLの電位はほとんど変化しない。

次に、クランプトランジスタCLAMPが一定期間オンすることで、ビット線の電位がセンスノードSNSにロードされる。期間T3にこの様子を示している。センス期間T3において、転送トランジスタBLCDが一定期間オンし、センスノードSNSの電位がデータレジスタＬ１のラッチノードSLRに転送される。

データレジスタＬ１は、２つのインバータを接続して構成され、センスノードSNSの電位がロードされる前に、PMOSトランジスタP1、NMOSトランジスタM1が、ゲート信号SENバー、SENによってオンされており、同様に、PMOSトランジスタP2、NMOSトランジスタM2が、ゲート信号LATバー、LATによってオンされており、データレジスタＬ１は、ラッチノードSLRにデータを保持している。その後、クランプトランジスタCLAMPがオンすると、これに応答してトランジスタP1、P2、M1、M2がオフされ、次いで、等価トランジスタEQが一定期間オンすることで、ラッチノードSLR、SLRバーが初期化される。そして、転送トランジスタBLCDがオンされることで、センスノードSNSの電位に応じたＨレベルまたはＬレベルの電位がラッチノードSLRに新たに形成される。

次に、本実施例のフラッシュメモリのシーケンシャルなページ読出しについて図７、図８を参照して説明する。シーケンシャルなページ読出しは、先頭のページアドレスから最後のページアドレスまでのデータの読出しを連続的に行うものである。通常、読出しモードのためのコマンド「００ｈ」およびローおよびカラムアドレスが入力され、次にページ読出しのためのコマンド「３０ｈ」が入力されると、ビジー期間ｔRで現在のページの読出しが完了し、次のコマンド「３１ｈ」によりシーケンシャル読出しのために次のページアドレスが自動的にインクリメントされ、次のページの読出しが行われる。コマンド「３１ｈ」が入力されないか、最後のページの読出しであることを示すコマンド［３Ｆｈ］が入力されたとき、あるいはメモリブロックの最後のページに到達したときシーケンシャル読出しが終了される。

列選択回路１８０は、入力されたカラムアドレスに従いページ内のデータの読出し開始位置を選択したり、あるいはカラムアドレスを用いることなくページの先頭位置からデータを自動的に読み出すことも可能である。さらに列選択回路１８０は、外部制御信号REまたは他の読出しクロック信号に応答してカラムアドレスをインクリメントする列アドレスカウンタを含む。列選択回路１８０は、列アドレスカウンタのカウント値に対応して列選択ゲート線CSELをＨレベルに活性化し、データレジスタＬ２に保持されたデータをシリアル出力させる。列アドレスカウンタは、１ページ分のビット数（カラム数）をカウントすると、カウント値がリセットされ、再び０からカウントを開始する。また、ここでいうシリアル出力は、×１のみならず、×８、×１６のデータ幅も含む。

本実施例では、シーケンシャルなページ読出しを行うとき、データレジスタＬ１からデータレジスタＬ２へのデータ転送は１ページ単位ではなく、１／２ページに分割して行われる。このような転送制御を行うことで、最初のビジー期間を除き、ビジー期間または空白期間が発生しない連続的なデータ出力を可能にする。但し、最初のページの読出しは、データレジスタＬ１、Ｌ２は空なので、データレジスタＬ１の１ページ分のデータをデータレジスタＬ２にページ単位で転送することが可能である。

図７（Ａ）は、メモリアレイまたはメモリブロック内の先頭ページアドレスとして、ページ（Page）０が選択され、ページ０のデータが１段目のデータレジスタＬ１に転送された状態を表している。このとき、図５に示す転送ゲートＴＧの転送トランジスタMTのゲート信号TSELはローレベルであり、データレジスタＬ２は、データレジスタＬ１から電気的に隔離されている。

次に、図７（Ｂ）に示すように、データレジスタＬ１から１／２ページのデータがデータレジスタＬ２に転送される。つまり、１ページがｎビットから構成される場合、先頭からｎ／２までのビット分のデータが転送される。なお、説明の便宜上、１ページの左半部をC0、右半部をC1と称する。ページ０の左半部のデータP0-C0をデータレジスタＬ２に転送するため、C0のビット線に接続された転送トランジスタMTのゲート信号TSELが一定期間、Ｈレベルに駆動される。なお、上記したように、最初のページの読出しでは、C0、C1の１ページ分のデータをデータレジスタＬ１からデータレジスタＬ２に転送することが可能であるため、図７（Ｂ）の破線で示すように、P0−C0およびP0-C1の１ページ分をデータレジスタＬ２に転送することが望ましい。この場合には、１ページ分の転送トランジスタMTが同時にオンされる。

次に、図７（Ｃ）に示すように、データレジスタＬ２のデータP0-C0がシリアル出力される。上記したように列選択回路１８０は、クロック信号に応答してインクリメントされたカラムアドレスに基づき列選択ゲート線CSELを順次ハイレベルに駆動し、データP0-C0を順次シリアル出力させる。これと並行して、データレジスタＬ１の右半部のデータ、すなわちデータP0-C1がデータレジスタＬ２に転送される。このとき、C1のビット線に接続された転送トランジスタMTがオンするようにゲート信号TSELが一定期間、Ｈレベルに駆動される。さらに、データP0-C1の転送後に、ページ１のデータがデータレジスタＬ１に転送される。

次に、図７（Ｄ）に示すように、データレジスタＬ２のデータP0-C1がシリアル出力される。このデータ出力を行っている間に、データレジスタＬ１のデータP1-C0が転送トランジスタMTを介してデータレジスタＬ２に転送される。次に、図７（Ｅ）に示すように、データレジスタＬ２のデータP1-C0が出力されている間に、データレジスタＬ１のデータP1-C1がデータレジスタＬ２に転送され、その後、データレジスタＬ１にページ２のデータが転送される。以後、同様のデータの読出しが行われる。

図８（Ｂ）は、図７のシーケンシャルなページ読出しのタイミングチャートである。同図に示すように、データレジスタＬ１からデータレジスタＬ２にデータが転送される期間Ｔｇにギャップもしくは空白期間が発生するが、その後のデータ出力は、ページ境界においてギャップもしくは不連続期間が生じることなく連続的であり、これにより高速読出しが可能になる。他方、図８（Ａ）は、従来の読出し例であるが、データレジスタＬ２のデータ出力後に、データレジスタＬ１からデータレジスタＬ２にデータが転送されるため、データ出力は、ページ境界においてギャップＴｇが生じる。

このように本実施例では、データレジスタＬ１からデータレジスタＬ２へのデータ転送を１／２ページ単位で独立に制御することで、データレジスタＬ２からのデータ出力とデータレジスタＬ１からデータレジスタＬ２への転送を同時に行うことが可能になり、ページ境界やメモリブロック境界において不連続な期間を生じさせることなく連続的なデータ読出しが可能になる。仮に、転送用のトランジスタMTが無い場合、データレジスタＬ１からデータレジスタＬ２に転送する動作では、メモリアレイのコアからのデータ読出しと同じパスの使用が必ず必要となるために、ページをまたぐ際は必ずビジーが必要となる。本実施例のように転送用のトランジスタMTがある場合は、データレジスタＬ１からデータレジスタＬ２に転送する動作で、メモリアレイのコアからの読出しパスと同じパスを使用しないため、ビジーなしの連続読出しが可能となる。

また、ページバッファの構成は、データレジスタＬ１とデータレジスタＬ２との間に転送ゲートＴＧのトランジスタMTを追加するだけであり、増加する制御信号は、１つだけ（ゲート信号TSEL）であるため、転送ゲートＴＧのレイアウト面積も少なくてすむ。さらに、転送ゲートＴＧは、１本のビット線につきデータ転送用のトランジスタMTを２つにすることで、PASS電圧が不要となり、低ノイズでの制御が可能になる。仮に、転送用のトランジスタが１つの場合、データレジスタＬ１のデータ（ＶＤＤレベル）をデータレジスタＬ２に確実に転送するのに、転送用のトランジスタのゲートには、ＶＤＤ＋Ｖｔｈ（Ｖｔｈは、転送用のトランジスタのしきい値であり、例えば、ＶＤＤ＋Ｖｔｈ＝〜５Ｖ程度）が必要になる。これに対し、本実施例のように転送用のトランジスタMTを２つ接続した場合、データレジスタＬ２の両側のノードSLS、SLSバーに電位差を生じさせることができるため確実にデータを転送することが可能となり、ＶＤＤ＋Ｖｔｈが必要ではなくなり、ＶＤＤレベルで転送用のトランジスタの制御が可能になる。結果的に、＋Ｖｔｈ分のノイズを軽減することが可能になり、ページバッファにおけるノイズの影響を抑制することができる。

図９は、本実施例にシーケンシャルなページ読出しのための列選択回路１８０の構成例である。列選択回路１８０は、外部から供給されるクロック信号、例えばRE信号の立ち上がりおよび／または立下りエッジに同期して、列選択ゲート線CSELを駆動し、データレジスタＬ２に保持されたデータを順次出力する。さらに、列選択回路１８０は、データレジスタＬ１からデータレジスタＬ２へのデータ転送を制御するため、列アドレスカウンタ１８２のカウント出力COUNTを利用した転送制御部１８４を含む。列アドレスカウンタ１８２は、上記のようなクロック信号のクロック数をカウントし、カウント出力COUNTを転送制御部１８４へ供給する。転送制御部１８４は、カウント出力COUNTに基づき転送トランジスタMTのゲート信号TSELを制御する。

図１０は、列アドレスカウンタ１８２および転送制御部１８４の動作を説明するタイミングチャートであり、ここでは、最初のページのデータがデータレジスタＬ１からデータレジスタＬ２へ転送された後に、アドレスカウンタの出力に同期してデータがデータレジスタＬ１からデータレジスタＬ２へ転送される例を示している。また、１ページがｎビットから構成されるとき、データレジスタＬ１、Ｌ２は、ｎビットのデータを保持し、クロック信号に同期してデータレジスタＬ２の先頭ビット（カラム位置）からデータが出力されるものとする。データ出力は、クロックの立ち上がりエッジまたは立下りエッジ、あるいは立ち上がりエッジと立ち下がりエッジの双方に同期することができる。

列アドレスカウンタ１８２は、クロック数がｎ／２に到達したとき、カウント出力COUNTをローレベルからハイレベルに遷移させ、クロック数がｎに到達したとき、カウント出力COUNTをハイレベルからローレベルに遷移させる。つまり、列アドレスカウンタ１８２は、ｎ／２分周回路に相当する。転送制御部１８４は、カウント出力COUNTの遷移（立上がりおよび立下り）に応答して一定期間ハイレベルのゲート信号TSELを出力する。図７（Ｄ）に示すように、C0のデータの最終アドレスまたはC1の先頭アドレスに到達したことに応答して、ゲート信号TSELが出力され、データレジスタＬ１のデータP1-C0がデータレジスタＬ２に転送される。そして、図７（Ｅ）に示すように、データP0-C1の最終アドレスまたはデータP1-C0の先頭アドレスに到達したことに応答して、ゲート信号TSELが出力され、データレジスタＬ１のデータP1-C1がデータレジスタＬ２に転送され、さらに空となったデータレジスタＬ１に次のページ（Page2）のデータが転送される。このように、データレジスタＬ２から１／２ページ単位のデータが出力されるたびに、それと交互に１／２ページのデータがデータレジスタＬ１からデータレジスタＬ２に転送され、データレジスタＬ１が空になったタイミングでメモリコアから次のページのデータがデータレジスタＬ１に転送される。

図１１は、本実施例のフラッシュメモリによるシーケンシャルなページ読出し動作を説明するタイミングチャートである。図２に示した従来のフラッシュメモリと比較して、RY/#BYの出力端子からは、最初のデータ転送のときのビジー信号(tR)を除き、その後にビジー信号は出力されない。

次に、本発明の他の実施例について説明する。フラッシュメモリ１００には、入出力されるデータの誤りを訂正する誤り訂正機能がオンチップ上に搭載され、入出力されるデータに対して誤り訂正を行うことが可能である。例えば、データの読出し動作において、ページバッファに保持されたデータは、出力される前に誤り訂正部ＥＣＣに送信され、そこで誤り検出および訂正が行われ、その後、再びページバッファに戻されてから出力される。

図１２は、本実施例に係る誤り訂正を説明する図である。同図に示すように、ページバッファ１７０は、データレジスタＬ１、Ｌ２と転送ゲートＴＧを含んで構成される。データレジスタＬ２のL2-C0データは、既にECC-0による誤り訂正が終了されており、データバス２００に対してシリアル出力される。この間、データレジスタＬ１のL1-C1からデータレジスタＬ２のL2-C1に転送されたデータL2-C1がECC-1において誤り訂正される。

図１３（Ａ）は、従来の誤り訂正を行ったときのシーケンシャルなページ読出し動作を示すタイミングチャート、図１３（Ｂ）は、本実施例による誤り訂正を行ったときのシーケンシャルなページ読出し動作を示すタイミングチャートである。従来のページバッファでは、データレジスタＬ１からデータレジスタＬ２へのデータ転送は、１ページ単位で行われる。このため、データレジスタＬ１のPage0がデータレジスタＬ２に転送されると、データレジスタＬ１には次のPage1が読み出され、その間、データレジスタＬ２のL2-0のデータP0-C0がECC-0で誤り訂正され、それが終了すると、データレジスタＬ２のL2-1のデータP0-C1がECC-1で誤り訂正され、この誤り訂正の期間中に、データP0-C0が出力される。このページバッファの動作では、データP0-C1の出力が完了するまで、データレジスタＬ２にはデータ転送ができないので、つまりPage２のデータをデータレジスタへ転送することができないので、ページ境界においてデータ出力に不連続なギャップが生じてしまう。

これに対し本実施例の読出し動作では、図１３（Ｂ）に示すように、データレジスタＬ２のデータP0-C1を出力している間に、データレジスタＬ１にPage1のデータP1-C0が転送されかつ誤り訂正がされるため、データPO-C1の出力が終了するや否や、誤り訂正が完了されたデータP1-C0が出力されるため、ページ境界においてデータ出力にギャップを生じさせず、高速読出しが可能になる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０：フラッシュメモリ
１００：メモリアレイ
１１０：入出力バッファ
１２０：アドレスレジスタ
１３０：コマンドレジスタ
１４０：コントローラ
１５０：ワード線選択回路
１６０：センス回路
１７０：ページバッファ
１８０：列選択回路
１８２：列アドレスカウンタ
１８４：転送制御部
１９０：内部電圧発生回路
２００：データバス

Claims

複数のメモリセルを含むメモリアレイと、
アドレス情報に基づきメモリアレイのページを選択する選択手段と、
前記選択手段によって選択されたページのデータを保持するデータ保持手段と、
前記選択手段によって選択されたページのデータを前記データ保持手段へ転送するページデータ転送手段と、
前記データ保持手段に保持されたデータを出力する出力手段とを有し、
前記データ保持手段は、メモリアレイの各ビット線に接続され、かつ前記選択手段によって選択されたページの電位をセンスノードに保持するセンス回路と、前記センスノードを介して前記センス回路に接続され、かつメモリアレイのページからのデータを受け取る第１のデータ保持手段と、第１のデータ保持手段から転送されたデータを受け取る第２のデータ保持手段と、第１のデータ保持手段と第２のデータ保持手段との間に設けられたデータ転送手段と、
外部から入力されたコマンドに基づきシーケンシャル読出しを制御するコントローラとを有し、前記コントローラは、前記選択手段、前記ページデータ転送手段および前記データ転送手段を制御し、
複数のページを連続的に読み出すシーケンシャル読出し時に、前記データ転送手段は、第２のデータ保持手段の第１の部分のデータが前記出力手段により出力されている間に、第１のデータ保持手段の第２の部分のデータを第２のデータ保持手段に転送し、第２のデータ保持手段の第２の部分のデータが前記出力手段により出力されている間に、第１のデータ保持手段の第１の部分のデータを第２のデータ保持手段に転送し、前記ページデータ転送手段は、第１のデータ保持手段の第２の部分のデータが前記データ転送手段によって第２のデータ保持手段に転送されたときに、前記選択手段によって選択されたページのデータを第１のデータ保持手段に転送し、
第１のデータ保持手段は、複数のビット線にそれぞれ対応する複数のラッチ回路を含み、第２のデータ保持手段は、複数のビット線にそれぞれ対応する複数のラッチ回路を含み、
第１のデータ保持手段の１つのラッチ回路は、前記センスノードに保持された電位に対応するハイまたはローレベルの電圧を保持する第１のノードと前記第１のノードの論理レベルを反転した電圧を保持する第２のノードとを有し、
第２のデータ保持手段の１つのラッチ回路は、ハイまたはローレベルの電圧を保持する第３のノードと前記第３のノードの論理レベルを反転した電圧を保持する第４のノードとを有し、第３のノードおよび第４のノードの電圧を前記出力手段へ出力可能であり、
前記データ転送手段は、第１のノードと第３のノードとの間に直列に接続された第１の転送用トランジスタと、第２のノードと第４のノードとの間に直列に接続された第２の転送用トランジスタとを有し、第１および第２の転送用トランジスタの各ゲートは、共通のゲート信号に接続され、当該ゲート信号は、少なくとも第２のデータ保持手段の第１の部分のデータが前記出力手段により出力されている間に第１のデータ保持手段の第２の部分のデータを第２のデータ保持手段に転送させ、第２のデータ保持手段の第２の部分のデータが前記出力手段により出力されている間に第１のデータ保持手段の第１の部分のデータを第２のデータ保持手段に転送させ、
第１および第２のデータ保持手段は、メモリアレイの１ページ分のデータを保持し、前記データ転送手段は、第１のデータ保持手段に保持されたデータを１／２ページ単位で転送する、不揮発性半導体メモリ。
前記出力手段は、列アドレスカウンタを含み、前記列アドレスカウンタが第１の部分または第２の部分の境界の列アドレスに到達したとき、第１および第２の転送用トランジスタが導通される、請求項１に記載の不揮発性半導体メモリ。
連続的なページの読出しが行われるとき、前記出力手段は、ページ境界において不連続が生じないように第２のデータ保持手段に保持されたデータをシリアル出力する、請求項１または２に記載の不揮発性半導体メモリ。