CN103730159B

CN103730159B - 非易失性半导体存储器及数据读出方法

Info

Publication number: CN103730159B
Application number: CN201310317320.5A
Authority: CN
Inventors: 山内贵; 山内一贵; 水藤克年; 麦克·欧伦; 金钟俊; 申仑澈
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2012-10-11
Filing date: 2013-07-25
Publication date: 2016-08-17
Anticipated expiration: 2033-07-25
Also published as: CN103730159A; JP2014078301A; KR20140046979A; TW201415463A; US20140104947A1; KR101556392B1; US9218888B2; JP5667143B2; TWI514390B

Abstract

本发明公开了一种非易失性半导体存储器及数据读出方法，其中，所述非易失性半导体存储器包括：存储器阵列、根据地址选择页面的选择装置、保存页面数据的数据保存装置、以及输出保存数据的输出装置。数据保存装置包括：第一数据保存装置，从存储器阵列页面接收数据；第二数据保存装置，从第一数据保存装置接收数据；及数据传送装置，配置于第一和第二数据保存装置之间。数据传送装置在输出第二数据保存装置的第一部分的数据时将第一数据保存装置的第二部分的数据传送至第二数据保存装置，并且在输出第二数据保存装置的第二部分的数据时将第一数据保存装置的第一部分的数据传送至第二数据保存装置。

Description

非易失性半导体存储器及数据读出方法

技术领域

本发明是有关于非易失性半导体存储器，且特别有关于NAND型快闪存储器的读出。

背景技术

一般NAND型快闪存储器包括由多个NAND串列以矩阵方向配置而成的存储器阵列。NAND串列具有串联连接的多个存储单元以及连接至其两端的位(bit)线选择晶体管和源极线选择晶体管。图1为表示形成于存储器阵列内的NAND串列的组成的电路图。在存储器阵列中，由多个存储器单元串联连接而成的NAND串列(以下称为单元单位NU)被以矩阵方向形成。如图所示的例子中，1个单元单位NU的组成包括串联连接的32个存储器单元MCi(i=0，1，…，31)以及连接至其两端的位线选择晶体管BST和源极线选择晶体管SST。位线选择晶体管BST的漏极(drain)连接至其所对应的1条位线GBL，源极线选择晶体管SST的源极(source)连接至共同源线SL。存储器单元MCi的控制栅极(gate)连接至字符(char)线WLi。位线选择晶体管BST和源极线选择晶体管SST的栅极分别连接至与字符线WLi平行延伸的选择栅极线SGD和SGS。

一般来说，存储单元包括具有N型扩散区的源极/漏极、形成于源极/漏极之间的通道之上的穿隧氧化物膜、形成于穿隧氧化物膜上的浮动栅极(电荷蓄积层)以及通过介电质膜形成于浮动栅极上的控制栅极。一般而言，当浮动栅极没有蓄积电荷时，也就是写入数据“1”时，阈值为负，而存储器单元为正常开启(normally on)。当电子蓄积于浮动栅极中时，也就是写入数据“0”时，阈值往正值方向偏移，而存储器单元为正常关闭(normally off)。

在进行读出操作时，L位准(例如0V)施加于所选择的存储器单元的控制栅极上，H位准(例如4.5V)施加于其他没有被选择的存储器单元的控制栅极上，开启位线选择晶体管BST和源极线选择晶体管SST，并感测位线GBL的电位。在将数据程序化(写入)至存储器单元时，将0V施加于存储器单元基板的P井区以及漏极、通道和源极，将高电压的程序化电压Vpgm(例如20V)施加于所选择的存储器单元的控制栅极，将中间电位(例如10V)施加于没有选择的存储器单元的控制栅极，开启位线选择晶体管BST，关闭源极线选择晶体管SST，将对应于数据“0”或“1”的电位供应至位线GBL。在进行抹除操作时，将0V施加于区块(block)内的所选择的存储器单元的控制栅极，将高电压(例如20V)施加于P井区，浮动栅极的电子被拉向基板，因此以区块为单位抹除数据。

在NAND型快闪存储器中会利用页面缓冲器来从存储器阵列读出或写入数据。在进行读出操作时，将存储器阵列中所选择的页面的数据通过位线平行送至页面缓冲器，页面缓冲器所储存的数据是根据时脉信号依序输出。在进行写入操作时，根据时脉信号，将数据依序输入至页面缓冲器，接着，通过位线将数据从页面缓冲器写入至存储器阵列中所选择的页面。根据专利文献1所示的NAND型快闪存储器，所输入的地址信息会被设定并根据该地址信息选择页面。在将所选择的页面的数据从存储器阵列从存储器阵列传送至页面缓冲器的期间，该NAND型快闪存储器会输出用来通知禁止从外部存取的忙碌信号。而在数据传送完成后，该NAND型快闪存储器会输出用来通知允许从外部存取的就绪(ready)信号。

专利文献：

专利文献1日本专利公开第2002-93179号公报

发明内容

本发明所欲解决的问题：

图2A为根据先前技术的快闪存储器(flash memory)的连续页面读出操作的时间图。在此，如图2A中(A)部分所示，图中为从页面地址M、列地址(column address)N开始进行的连续页面读出。回应外部控制信号CLE，读出模式的指令“00h”由指令暂存器取入，并解码指令“00h”以开始读出模式。接着，回应地址锁存赋能信号ALE以及#WE，在行(row)和列(column)地址数据由地址暂存器依序取入之后，输入用于页面读出的指令“30h”。回应指令“30h”，从RY/#BY的输出销(output pin)输出表示于tR期间禁止存取的L位准的忙碌(busy)信号。在忙碌信号之后，输入用来增值(increment)用于连续页面读出的页面地址的指令“31h”。回应指令“31h”的输入，输出时间长度为tRCBSY的忙碌信号。如图2A中(A)部分所示，所选择的页面M的数据通过位线传送至页面缓冲器PB，回应外部控制信号#RE，将列地址增值以将页面缓冲器PB所保存的数据串列输出(serial output)。

当页面M的数据输出结束之后，回应指令“31h”的输入，将页面地址增值为M+1，并输出忙碌信号(tRCBSY)。图2A中(C)部分表示将页面M+1的数据传送至页面缓冲器PB的情形。当传送数据至页面缓冲器PB结束时，输出就绪信号，并将页面缓冲器PB内的数据串列输出。

连续页面读出是在不再输入指令“31h”时结束，或者根据输入连续页面读出的最后读出指令“3Fh”结束。图2B所示为输入指令“3Fh”的例子。在输入页面M的地址之后，输入连续页面读出的指令“31h”，当页面M的数据输出结束时，输入指令“3Fh”以指示进行最后一次的页面地址增值，然后输出页面M+1的数据。

如图3A及图3B所示，页面缓冲器PB包括2段式连接的数据暂存器L1和L2，以通过管线(pipeline)操作进行数据的输入/输出。如图3A所示，根据从外部输入的地址选择了页面M并将所选择的页面M的数据传送至数据暂存器L1为止的期间对应至最初的忙碌信号的期间tR。接着，数据暂存器L1所保存的数据被平行传送至数据暂存器L2。当传送数据至数据暂存器L2结束时，选择通过指令“31h”将页面地址增值所对应的下一页面M+1，并将所选择的页面M+1的数据传送至数据暂存器L1。选择页面M+1并将所选择的页面M+1的数据传送至数据暂存器L1为止的期间对应至忙碌信号的期间tRCBSY。在页面M+1的数据传送至数据暂存器L1的期间当中，页面M的数据从数据暂存器L2输出。

如上所述，由于现有的页面缓冲器PB一次控制一整个页面的数据，当进行连续页面读出时，在页面边界(boundary)和/或区块边界常会发生如空隙(gap)一般的期间tRCBSY，因此会有无法进行连续数据读出的问题。除此之外，由于忙碌期间tRCBSY比从页面缓冲器PB读出数据的读出周期(read cycle)期间(tRC)长，在进行大量页面的连续读出时，整体读出所需的时间会变长。

有鉴于此，本发明的目的在于提供可以解决上述先前技术的问题并进行高速数据读出的非易失性半导体存储器。

本发明解决上述问题的方法：

本发明一实施例提供一种非易失性半导体存储器，包括：一存储器阵列，包括多个存储器单元；一选择装置，根据地址信息选择该存储器阵列的页面；一数据保存装置，保存由该选择装置所选择的页面数据；以及一输出装置，输出该数据保存装置所保存的数据；其中该数据保存装置包括：第一数据保存装置，从该存储器阵列的页面接收数据；第二数据保存装置，接收从该第一数据保存装置传送来的数据；以及数据传送装置，配置于该第一数据保存装置和该第二数据保存装置之间；其中在该输出装置输出该第二数据保存装置的第一部分的数据的期间，该数据传送装置将该第一数据保存装置的第二部分的数据传送至该第二数据保存装置，并且在该输出装置输出该第二数据保存装置的第二部分的数据的期间，该数据传送装置将该第一数据保存装置的第一部分的数据传送至该第二数据保存装置。该非易失性半导体存储器更包括：一错误订正装置，进行数据的错误订正；其中在输出该第二数据保存装置的第一部分的数据的期间，该错误订正装置对该第二数据保存装置的第二部分的数据进行错误订正，并且在输出该第二数据保存装置的第二部分的数据的期间，该错误订正装置对该第二数据保存装置的第一部分的数据进行错误订正。该数据传送装置包括：多个传送晶体管，用于将该第一数据保存装置所保存的数据传送至该第二数据保存装置；其中该等传送晶体管当中被选择的传送晶体管回应该输出装置输出该第二数据保存装置的第一部分或第二部分的数据而导通。该输出装置更包括一列地址计数器，在该列地址计数器达到第一部分或第二部分的的边界的列地址时，该被选择的传送晶体管导通。该第一数据保存装置包括分别对应于多个位线之一的多个第一锁存电路，该第二数据保存装置包括分别对应于该等位线之一的多个第二锁存电路，该第一数据保存装置的一个第一锁存电路与第二数据保存装置的一个第二锁存电路通过二个传送晶体管互相连接。该第一数据保存装置和该第二数据保存装置保存该存储器阵列的一页面份量的数据，该数据传送装置以1/2页面为单位传送该第一数据保存装置所保存的数据。在进行连续页面读出时，该输出装置以页面边界没有发生不连续的方式串列输出该第二数据保存装置所保存的数据。

本发明另一实施例提供一种数据读出方法，适用于一非易失性半导体存储器，其中该非易失性半导体存储器包括：一存储器阵列，包括多个存储器单元；一页面缓冲器，根据地址信息，保存从该存储器阵列当中被选择的页面传送而来的数据；以及一输出装置，串列输出该页面缓冲器所保存的数据；其中该页面缓冲器更包括：一第一数据暂存器，从该存储器阵列的页面接收数据；一第二数据暂存器，接收从该第一数据暂存器所传送而来的数据；以及一传送栅，配置于该第一数据暂存器和该第二数据暂存器之间；其中该数据读出方法包括：在输出该第二数据暂存器的第一部分的数据的期间，由该传送栅将该第一数据暂存器的第二部分的数据传送至该第二数据暂存器；以及在输出该第二数据暂存器的第二部分的数据的期间，由该传送栅将该第一数据暂存器的一部分的数据传送至该第二数据暂存器。该数据读出方法更包括：在输出该第二数据暂存器的第一部分的数据的期间，进行该第二数据暂存器的第二部分的数据的错误订正；以及在输出该第二数据暂存器的第二部分的数据的期间，进行该第二数据暂存器的第一部分的数据的错误订正。该数据读出方法更包括：根据所输入的地址信息以及读出指令，开始连续页面读出；以及以页面边界没有发生不连续期间的方式，连续地从第二数据暂存器输出数据。

本发明的效果：

根据本发明，由于第一数据保存装置所保存的数据以被分割的方式传送至第二数据

传送装置，因此在输出第二数据保存装置所保存的数据的期间，可以将数据传送至第一数据保存装置，藉此可以提升数据读出的速度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为快闪存储器的存储器阵列的电路组成范例的示意图。

图2A为先前技术的快闪存储器的连续页面读出操作的时间图。

图2B为先前技术的快闪存储器的连续页面读出终止的时间图。

图3A及图3B为先前技术的页面缓冲器的组成的示意图。

图4为根据本发明实施例的快闪存储器的组成的示意图。

图5为根据本发明实施例的位线选择电路、感测电路以及页面缓冲器的电路示意图。

图6A为根据本发明实施例的页面缓冲器的第1段数据暂存器以及感测电路的电路示意图。

图6B为图6A的各信号波形的时间图。

图7A至图7H为根据本发明实施例的连续页面读出操作的示意图。

图8A为先前技术的页面缓冲器进行传送控制时的数据输出的时间图。

图8B为根据本发明实施例的页面缓冲器进行传送控制时的数据输出的时间图。

图9为根据本发明实施例的列选择电路的组成的示意图。

图10为图9的列选择电路的操作的时间图。

图11为根据本发明实施例的快闪存储器的读出操作的时间图。

图12为根据本发明实施例的快闪存储器的错误订正的示意图。

图13A为先前技术的错误订正操作的时间图。

图13B为根据本发明实施例的错误订正操作的时间图。

附图标号说明：

ALE～地址锁存赋能信号；

Ax～行地址信息；

Ay～列地址信息；

BLCD～传送晶体管；

BLK(0)、BLK(1)、BLK(m)～区块；

BLS、BST～位线选择晶体管；

BLS_e～偶数选择晶体管；

BLS_o～奇数选择晶体管；

BLPRE～预充电晶体管；

C1、C2、C3、C4、C5～控制信号；

CLAMP～箝制晶体管；

CLE～外部控制信号；COUNT～计数输出；

Cp～电容；CSEL～列选择栅极线；

EQ～等效晶体管；

GBL0、GBL1、GBLn-1、GBLn～位线；

GBL_e～偶数位线；

GBL_o～奇数位线；

L1、L2～数据暂存器；

LAT、～栅极信号；M1、M2～NMOS晶体管；

MC0、MC1、MC2、MC31～存储器单元；

MT～传送晶体管；

N1～共同节点；

NU～单元单位；

P0-C0、P0-C1、P1-C0、P1-C1、P2-C0、P2-C1、P3-C0～数据；P1、P2～PMOS晶体管；

PB～页面缓冲器；

RE～时脉信号；

SEN、～栅极信号；SGD、SGS～选择栅极线；

SL～共同源线；

SLR、、SLS、～锁存节点；

SNS～感测节点；

SST～源极线选择晶体管；TG～传送栅；

Tg～期间；

TR3、TR4～晶体管；

tR、tRCBSY～忙碌期间；

TSEL～栅极信号；

V1～电源；

Vers～抹除电压；

Vpass～脉冲电压；

Vpgm～程序化电压；

VPRE～虚拟电位；

Vread～读出脉冲电压；

WL0、WL1、WL2、WL31～字符线；

YBL_e～偶数偏压选择晶体管；

YBL_o～奇数偏压选择晶体管。

具体实施方式

以下参照图式详细说明本发明的实施例。虽然在本发明的较佳实施例中以具有单一存储器阵列的NAND型快闪存储器举例说明，但本发明并不限定于此，举例而言，本发明也可适用于具有多个存储器阵列的快闪存储器，因此本发明的范围也包括此种快闪存储器。

图4为根据本发明实施例的NAND型快闪存储器的概略布局组成的示意图。此示例的快闪存储器10包括：存储器阵列100，具有以矩阵阵列形式排列的多个存储器单元；输入/输出缓冲器110，连接至外部输入/输出端子I/O，并用以保存输入/输出数据；地址暂存器120，用以从输入/输出缓冲器110接收地址数据；指令暂存器130，用以从输入/输出缓冲器110接收指令数据；控制器140，用以解码从指令暂存器120接收的指令数据，并根据解码结果输出用以控制各部件的控制信号C1～C5等；字符线选择电路150，用以解码从地址暂存器120接收的行地址信息Ax，并根据解码结果进行存储器区块的选择和字符线的选择等；感测电路160，连接至存储器阵列的位线，用以进行所选择的页面的数据读出等；页面缓冲器170，用以保存由感测电路160读出的数据，并保存待写入页面的数据；列选择电路180，用以解码从地址暂存器120接收的列地址Ay，并根据解码结果选择列；内部电压产生电路190，用以产生用于数据读出、程序化和抹除所必要的电压(程序化电压Vpgm、脉冲电压Vpass、读出脉冲电压Vread、抹除电压Vers)；以及数据总线200，连接至各部件。

存储器阵列100具有沿列方向配置的区块BLK(0)、BLK(1)、…、BLK(m)。一个存储器区块由多个图1所示的单元单位NU形成，其中每个单元单位NU由多个存储器单元串联连接而成。

连接至单元单位NU的位线GBL0、GBL1、…、GBLn通过位线选择电路连接至感测电路160以及页面缓冲器170。在读出或程序化时，位线选择电路选择偶数位线或奇数位线，并将所选择的择偶数位线或奇数位线连接至感测电路160以及页面缓冲器170。

图5所示为根据本实施例的位线选择电路、感测电路以及页面缓冲器的具体电路的组成例。在此，偶数位线GBL_e和奇数位线GBL_o作为一对位线的例子。感测电路160以及页面缓冲器170由一对偶数位线GBL_e和奇数位线GBL_o共享。目前，连接至1条字符线的偶数位线的个数相当于1页面的位(bit)数，若奇数位线的个数也是1页面的位数(整体有2页面)，则感测电路160以及页面缓冲器170以1页面的位数而组成。

位线选择电路200包括：偶数选择晶体管BLS_e，用以选择偶数位线GBL_e；奇数选择晶体管BLS_o，用以选择奇数位线GBL_o；以及位线选择晶体管BLS，连接于偶数选择晶体管BLS_e和奇数选择晶体管BLS_o的共同节点N1以及感测电路160之间；晶体管BLS_e、BLS_o和BLS为N型MOS。

来自控制器140的控制信号施加于偶数选择晶体管BLS_e和奇数选择晶体管BLS_o以及位线选择晶体管BLS的栅极，使这些晶体管在读出、程序化和抹除时选择性地开启或关闭。例如，在读出操作中，当选择偶数位线GBL_e时，奇数位线GBL_o没有被选择，因此偶数选择晶体管BLS_e和位线选择晶体管BLS为开启，而奇数选择晶体管BLS_o为关闭。此外，当选择奇数位线GBL_o时，偶数位线GBL_e没有被选择，奇数选择晶体管BLS_o和位线选择晶体管BLS为开启，而偶数选择晶体管BLS_e关闭。

位线选择电路200还包括连接于偶数位线GBL_e和虚拟电位VPRE之间的偶数偏压选择晶体管YBL_e以及连接于奇数位线GBL_o和虚拟电位VPRE之间的奇数偏压选择晶体管YBL_o。偶数偏压选择晶体管YBL_e和奇数偏压选择晶体管YBL_o由N型MOS晶体管构成。

来自控制器140的控制信号施加于偶数偏压选择晶体管YBL_e和奇数偏压选择晶体管YBL_o的栅极，使这些晶体管在读出、程序化和抹除时选择性地开启或关闭。此外，通过控制器140的控制，虚拟电位VPRE可以提供对应于内部电压产生电路180的动作状态的偏压电压。举例而言，在页面读出之际，当选择偶数位线GBL_e而没有选择奇数位线GBL_o时，偶数偏压选择晶体管YBL_e关闭，奇数偏压选择晶体管YBL_o开启，通过虚拟电位VPRE在奇数位线GBL_o上提供屏蔽电位(GND)。另外，当没有选择偶数位线GBL_e而选择奇数位线GBL_o时，偶数偏压选择晶体管YBL_e开启，奇数偏压选择晶体管YBL_o关闭，通过虚拟电位VPRE在偶数位线GBL_e上提供屏蔽电位(GND)。在程序化时，将程序化禁止电压提供至虚拟电位VPRE，因此没有被选择的位线的存储器单元的通道被偏压或被预充电至写入禁止电压。

感测电路160包括：箝制晶体管(clamp transistor)CLAMP，串联连接至偶数和奇数位线共通的位线；预充电晶体管BLPRE，连接至感测节点SNS；电容Cp，连接至感测节点SNS；以及传送晶体管BLCD，连接于感测节点SNS与页面缓冲器170之间。感测电路160的晶体管为N型的MOS晶体管，这些晶体管通过来自控制器140的控制信号选择性地开启或关闭。当进行读出时，预充电晶体管BLPRE开启，由电源V1供应的预充电电位通过箝制晶体管CLAMP对所选择的偶数或奇数位线进行充电。感测节点SNS保存其后所读出的H位准或L位准的电位，此电位通过开启传送晶体管BLCD而被传送至页面缓冲器170。

页面缓冲器170包括：第1段数据暂存器L1，用以保存从感测电路160传送过来的数据；第2段数据暂存器L2，用以接收从第1段数据暂存器L1传送而来的数据；以及传送栅TG，用以将第1段数据暂存器L1所保存的数据传送至第2段数据暂存器L2。

数据暂存器L1包括由一对反相器连接而成的锁存电路以及同时连接至锁存电路的节点SLR和的等效晶体管EQ。数据暂存器L2包括由一对反相器连接而成的锁存电路。传送栅TG包括晶体管MT，其为连接于锁存电路的节点SLR或与锁存电路的节点SLS或之间的一对NOMS晶体管。晶体管MT由栅极信号TSEL控制，如后所述，每次列地址计数器(列选择电路180)的计数值达到数据暂存器L2的1/2页面的数值时，栅极信号TSEL转变为高位准并持续一定时间。藉此，传送晶体管MT为开启，因此将数据暂存器L1的锁存节点SLR的电位传送至数据暂存器L2的锁存节点SLS。

页面缓冲器170，或者说数据暂存器L2的节点SLS和通过晶体管TR3和TR4连接至数据线DL和晶体管TR3和TR4的栅极连接至来自列选择电路180的列选择栅极线CSEL，在晶体管TR3和TR4开启的时候，由数据暂存器L2取入来自数据线DL和的程序化数据，或者将数据暂存器L2所保存的读出数据输出至数据线DL和

图6A为页面缓冲器的第1段数据暂存器L1与感测电路的电路结构的示意图。图6B为示意图6A的各信号波形的时间图。当进行数据读出的时候，预充电晶体管BLPRE开启，感测节点SNS通过电源V1所供应的电压进行充电。接着，箝制晶体管CLAMP在期间T1中为开启，藉此，位线BL预充电至一定电位。若箝制晶体管CLAMP关闭，则所选择的字符线和未被选择的字符线分别被驱动至0V和4.5V，对应于存储器单元所储存的数据的电流流经位线BL。在期间T2中，如图所示，在存储器单元储存数据“1”的情况下，位线的电位被放电(如虚线所示)，而在存储器单元储存数据“0”的情况下，由于存储器单元不导通，因此位线BL的电位几乎不会有变化。

接着，由于箝制晶体管CLAMP开启一定时间，位线的电位被载入至感测节点SNS。如图中期间T3的图形所示，在感测期间T3当中，传送晶体管BLCD开启一定时间，感测节点SNS的电位被传送至数据暂存器L1的锁存节点SLR。

数据暂存器L1由2个反相器连接而成，在载入感测节点SNS的电位之前，PMOS晶体管P1和NMOS晶体管M1分别通过栅极信号和SEN开启，同样地，PMOS晶体管P2和NMOS晶体管M2分别通过栅极信号和LAT开启，因此数据暂存器L1将数据保存在锁存节点SLR。在这之后，若箝制晶体管CLAMP开启，回应箝制晶体管CLAMP开启，则晶体管P1、P2、M1、M2关闭，接着，通过将等效晶体管EQ开启一定时间，锁存节点SLR和被初始化。然后，通过开启传送晶体管BLCD，将对应于感测节点SNS的电位的H位准或者L位准的电位新形成于锁存节点SLR。

接着，参照图7A至图7H以及图8A、图8B说明本实施例的快闪存储器的连续页面读出。连续页面读出为从引导页面地址开始至最后页面地址为止连续进行数据读出的操作。一般而言，会先输入读出模式的指令“00h”以及行地址和列地址，接着，当输入页面读出的指令“30h”时，则在忙碌期间tR内完成目前页面的读出，然后为了连续读出，根据下个指令“31h”将页面地址自动增值，以进行下一页面的读出。若没有输入指令“31h”，则当输入表示最后页面读出的指令“3Fh”时，在到达例如存储器区块的最后页面时结束连续读出。

列选择电路180根据所输入的列地址选择页面内开始读出数据的位置，或者，也有可能不利用列地址而自动从页面内的引导位置开始读出数据。此外，列选择电路180还包括列地址计数器，用于回应外部控制信号RE或其他读出时脉信号而对列地址进行增值。列选择电路180将对应于列地址计数器的计数值的列选择栅极线活化至H位准，以将数据暂存器L2所保存的数据串列输出。当列地址计数器的计数值达到1页面份量的位数(列数)时会重新设定列地址计数器的计数值，再从0开始计数。另外，在此串列输出可不只是×1的数据宽度，有可包含×8、×16的数据宽度。

在本实施例中，在进行连续页面读出的时候，从数据暂存器L1传送至数据暂存器L2的数据并不是1页面单位，而是分割为1/2页面进行数据传送。通过此种传送控制的进行，除了最先的忙碌期间，是有可能发生没有忙碌期间或空白期间的连续数据输出。但是，关于最初的页面读出，由于一开始数据暂存器L1和L2为空的，有可能以页面为单位将数据暂存器L1的一页面份量的数据传送至数据暂存器L2。

如图7A所示的状态，页面(page)0被选为存储器阵列或存储器区块内的引导页面，页面0的数据被传送至第1段数据暂存器L1。此时，图5所示的传送栅TG的传送晶体管MT的栅极信号TSEL为低位准，因此将数据暂存器L2与数据暂存器L1电气隔离。

接着，如图7B所示，从数据暂存器L1传送1/2页面的数据至数据暂存器L2。也就是说，在1页面由n位构成的情况下，仅前面的n/2位份量的数据会被传送。另外，为说明方便，一页面的左半部称为C0，右半部称为C1。为了将页面0的左半部的数据P0-C0传送至数据暂存器L2，连接至C0的位线的传送晶体管MT的栅极信号TSEL被驱动至H位准并持续一段时间。另外，如上所述，在最初的页面读出中，C0和C1的1页面份量的数据可能可以一次从数据暂存器L1传送至数据暂存器L2，如第7B的虚线所示，有望可将P0-C0和P0-C1的1页面份量传送至数据暂存器L2。在此种情况下，1页面份量的传送晶体管MT同时开启。

接着，如图7C所示，数据暂存器L2的数据P0-C0被串列输出。如上所述的列选择电路180回应时脉信号而根据增值的列地址依序将列选择栅极线CSEL驱动至高位准，以依序串列输出数据P0-C0。同时，数据暂存器L1的右半部的数据，也就是数据P0-C1，被传送至数据暂存器L2。此时，栅极信号TSEL被驱动至H位准一段间以开启连接至C1的位线的传送晶体管MT。接着，在数据P0-C1的传送之后，页面1的数据被传送至数据暂存器L1。

接着，如图7D所示，数据暂存器L2的数据P0-C1被串列输出。在进行此数据输出的期间，数据暂存器L1的数据P1-C0通过传送晶体管MT传送至数据暂存器L2。然后，如图7E所示，在输出数据暂存器L2的数据P1-C0的期间，数据暂存器L1的数据P1-C1被传送至数据暂存器L2。在此之后，页面2的数据被传送至数据暂存器L1。之后以同样的数据读出模式进行。

图8B为图7A至图7H的连续页面读出的时间图。如图中所示，虽然在从数据暂存器L1传送数据至数据暂存器L2的期间Tg中有空隙或者空白期间发生，但在其之后的数据输出中，页面边界并没有发生空隙或者不连续期间，因此为连续数据输出，藉此可以进行高速读出。另一方面，图8A所示为根据先前技术的页面读出的例子，如图所示，在输出数据暂存器L2的数据之后，为了将数据从数据暂存器L1传送至数据暂存器L2，数据输出会在页面边界的地方产生空隙Tg。

如上所述，在本实施例中，由于将数据从数据暂存器L1传送至数据暂存器L2的操作可以1/2页面单位进行独立控制，因此可以同时进行从数据暂存器L2输出数据以及从数据暂存器L1传送数据至数据暂存器L2，且在页面边界或区块边界上没有发生不连续期间，得以进行连续数据输出。假设在没有晶体管MT的情况下，在将数据从数据暂存器L1传送至数据暂存器L2的操作中，在进行从存储器阵列的核心读出数据的读出操作时，其读出总线总线一定需要使用相同的总线，而在跨越页面之际也一定需要忙碌期间。如本实施例所示的在具有传送晶体管MT的情况下，在将数据从数据暂存器L1传送至数据暂存器L2的操作中，在进行从存储器阵列的核心读出数据的读出操作时，由于其读出总线不用使用相同的总线，因此得以进行没有忙碌期间的连续读出。

另外，在页面缓冲器的组成中，仅追加数据暂存器L1和数据暂存器L2之间的传送栅TG的晶体管MT，而增加的控制信号也仅有1个(即栅极信号TSEL)，因此传送栅TG的布局面积还是很小。除此之外，对于传送栅TG而言，由于通过在1条位线上提供2个用于传送数据的晶体管MT，变得不需要PASS电压，因此可以在低噪声下进行控制。假设在用于传送的晶体管只有1个的情况下，为了确保将数据暂存器L1的数据(VDD位阶)传送至数据暂存器L2，用于传送的晶体管的栅极电压必须为VDD+Vth(Vth为用于传送的晶体管的阈值，例如，VDD+Vth约等于5V的程度)。另一方面，如本实施例所示，在连接2个用于传送的晶体管MT的情况下，可在数据暂存器L2的两侧的节点SLS和上产生的电位差，因此可以确实传送数据，可以不需要VDD+Vth而以VDD位准进行用于传送的晶体管的控制。因此，可以减少Vth份量的噪声，并抑制页面缓冲器受噪声的影响。

图9为用于本实施例的连续页面读出的列选择电路180的组成例。通过与外部供应的时脉信号(例如RE信号)的上升边缘和/或下降边缘同步，列选择电路180驱动列选择栅极线CSEL，并依序输出数据暂存器L2所保存的数据。接着，为了控制从数据暂存器L1至数据暂存器L2的数据传送，列选择电路180包括利用列地址计数器182的传送控制部184。列地址计数器182计数上述的时脉信号的时脉数，并将计数输出COUNT提供至传送控制部184。传送控制部184根据计数输出COUNT控制晶体管MT的栅极信号TSEL。

图10为说明列地址计数器182和传送控制部184的操作的时间图。在最初页面的数据被从数据暂存器L1传送至数据暂存器L2之后，与地址计数器的输出同步的数据被从数据暂存器L1传送至数据暂存器L2的例子在此表示。此外，当1页面由n位构成时，数据暂存器L1和数据暂存器L2保存n位的数据，以与时脉信号同步的方式从数据暂存器L2的引导位(列位置)输出数据。数据输出可以与时脉的上升边缘或下降边缘同步，或者与上升边缘和下降边缘两者皆同步。

在计数值达到n/2的时候，列地址计数器182将计数输出COUNT从低位准转变为高位准，而在计数值达到n的时候，列地址计数器182将计数输出COUNT从高位准转变为低位准。也就是说，列地址计数器182相当于n/2的分频电路。传送控制部184回应计数输出COUNT的变化(向上或向下)而输出维持一定时间的高位准的栅极信号TSEL。如图7D所示，回应到达C0的数据的最终地址或C1的引导地址而输出栅极信号TSEL，使数据暂存器L1的数据P1-C0被传送至数据暂存器L2。然后，如图7E所示，回应到达数据P0-C1的最终地址或数据P1-C0的引导地址而输出栅极信号TSEL，使数据暂存器L1的数据P1-C1被传送至数据暂存器L2，并且将下一页面(页面2)的数据传送至空的数据暂存器L1。藉此，在每次从数据暂存器L2输出1/2页面单位的数据时，1/2页面的数据会交替地从数据暂存器L1传送至数据暂存器L2，而在数据暂存器L1清空的时候，存储器核心中下一页面的数据会被传送至数据暂存器L1。

图11为说明根据本实施的快闪存储器的连续页面读出操作的时间图。跟图2所示的先前技术中的快闪存储器比起来，在本实施例中，RY/#BY的输出端子上除了最初的数据传送时的忙碌信号(tR)以外，皆没有之后其他的忙碌信号。

接着说明本发明的其他实施例。在快闪存储器100中，还可以在晶片上搭载用于订正输入/输出数据的错误的订正功能，以对输入/输出数据进行错误订正。举例而言，在数据的读出操作中，页面缓冲器所保存的数据在输出之前先送去错误订正部ECC，在错误订正部ECC中进行错误检查以及错误订正，然后再将数据往回输出至页面缓冲器。

图12为与本实施例有关的错误订正的示意图。如此图中所示，页面缓冲器170由数据暂存器L1和L2以及传送栅TG所构成。数据暂存器L2的数据L2-C0已由ECC-0订正错误结束，并被串列输出至数据换流排200。在此期间，从数据暂存器L1的L1-C1送至数据暂存器L2的L2-C1的数据L2-C1在ECC-1中进行错误订正。

图13A为先前技术中进行错误订正时的连续页面读出操作的时间图。图13B为本实施例的进行错误订正时的连续页面读出操作的时间图。在先前技术的页面缓冲器中，从数据暂存器L1至数据暂存器L2的数据传输是以1页面单位进行。因此，数据暂存器L1的页面0被传送至数据暂存器L2时，由数据暂存器L1读出下一页面的页面1。在此期间，暂存器L2的L2-0的数据P0-C0由ECC-0进行错误订正，而在此错误订正结束时，暂存器L2的L2-1的数据P0-C1由ECC-1进行错误订正，在此错误订正期间输出数据P0-C0。在这样的页面缓冲的操作之下，由于在数据P0-C1输出结束之前不可以传送数据至数据暂存器L2(也就是说，此时页面2的数据不可被传送至数据暂存器)，因此在页面边界的地方会有数据输出不连续的空隙。

另一方面，本实施例的读出操作如图13B所示，在数据暂存器L2的数据P0-C1输出期间，由数据暂存器L1传送数据P1-C0并且进行数据P1-C0的错误订正，因此，当数据P0-C1输出结束时即可马上接着输出完成错误订正的数据P1-C0，因此在页面边界上没有数据输出的空隙，可以达成高速读出。

上述详细说明了本发明的较佳实施例，但须注意的是，本发明并不限定于此特定的实施例。本领域技术人员可在不背离如权利要求范围所记载的本发明的精神与范围下可做出各种改变、取代和交替。

Claims

1.一种非易失性半导体存储器，包括：

一存储器阵列，包括多个存储器单元；

一选择装置，根据地址信息选择所述存储器阵列的页面；

一数据保存装置，保存由所述选择装置所选择的页面数据；以及

一输出装置，输出所述数据保存装置所保存的数据；

其中，所述数据保存装置包括：

第一数据保存装置，从所述存储器阵列的页面接收数据；

第二数据保存装置，接收从所述第一数据保存装置传送来的数据；以及

数据传送装置，配置于所述第一数据保存装置和所述第二数据保存装置之间；

其中，在所述输出装置输出所述第二数据保存装置的第一部分的数据的期间，所述数据传送装置将所述第一数据保存装置的第二部分的数据传送至所述第二数据保存装置，并且在所述输出装置输出所述第二数据保存装置的第二部分的数据的期间，所述数据传送装置将所述第一数据保存装置的第一部分的数据传送至所述第二数据保存装置。

2.根据权利要求1所述的非易失性半导体存储器，更包括：

一错误订正装置，进行数据的错误订正；

其中，在输出所述第二数据保存装置的第一部分的数据的期间，所述错误订正装置对所述第二数据保存装置的第二部分的数据进行错误订正，并且在输出所述第二数据保存装置的第二部分的数据的期间，所述错误订正装置对所述第二数据保存装置的第一部分的数据进行错误订正。

3.根据权利要求1所述的非易失性半导体存储器，其中所述数据传送装置包括：

多个传送晶体管，用于将所述第一数据保存装置所保存的数据传送至所述第二数据保存装置；

其中，所述传送晶体管当中被选择的传送晶体管回应所述输出装置输出所述第二数据保存装置的第一部分或第二部分的数据而导通。

4.根据权利要求3所述的非易失性半导体存储器，其中所述输出装置更包括一列地址计数器，在所述列地址计数器达到第一部分或第二部分的的边界的列地址时，所述被选择的传送晶体管导通。

5.根据权利要求3所述的非易失性半导体存储器，其中所述第一数据保存装置包括分别对应于多个位线之一的多个第一锁存电路，所述第二数据保存装置包括分别对应于所述位线之一的多个第二锁存电路，所述第一数据保存装置的一个第一锁存电路与第二数据保存装置的一个第二锁存电路通过二个传送晶体管互相连接。

6.根据权利要求1所述的非易失性半导体存储器，其中所述第一数据保存装置和所述第二数据保存装置保存所述存储器阵列的一页面份量的数据，所述数据传送装置以1/2页面为单位传送所述第一数据保存装置所保存的数据。

7.根据权利要求1所述的非易失性半导体存储器，其中在进行连续页面读出时，所述输出装置以页面边界没有发生不连续的方式串列输出所述第二数据保存装置所保存的数据。

8.一种数据读出方法，适用于一非易失性半导体存储器，其中所述非易失性半导体存储器包括：

一存储器阵列，包括多个存储器单元；

一页面缓冲器，根据地址信息，保存从所述存储器阵列当中被选择的页面传送而来的数据；以及

一输出装置，串列输出所述页面缓冲器所保存的数据；

其中，所述页面缓冲器更包括：

一第一数据暂存器，从所述存储器阵列的页面接收数据；

一第二数据暂存器，接收从所述第一数据暂存器所传送而来的数据；以及

一传送栅，配置于所述第一数据暂存器和所述第二数据暂存器之间；

其中，所述数据读出方法包括：

在输出所述第二数据暂存器的第一部分的数据的期间，由所述传送栅将所述第一数据暂存器的第二部分的数据传送至所述第二数据暂存器；以及

在输出所述第二数据暂存器的第二部分的数据的期间，由所述传送栅将所述第一数据暂存器的第一部分的数据传送至所述第二数据暂存器。

9.根据权利要求8所述的数据读出方法，更包括：

在输出所述第二数据暂存器的第一部分的数据的期间，进行所述第二数据暂存器的第二部分的数据的错误订正；以及

在输出所述第二数据暂存器的第二部分的数据的期间，进行所述第二数据暂存器的第一部分的数据的错误订正。

10.根据权利要求8所述的数据读出方法，更包括：

根据所输入的地址信息以及读出指令，开始连续页面读出；以及

以页面边界没有发生不连续期间的方式，连续地从第二数据暂存器输出数据。