JP7025472B2 - 半導体装置 - Google Patents

Description

本発明は、フラッシュメモリ等を含む半導体装置に関し、特にページの連続読出し動作に関する。

ＮＡＮＤ型のフラッシュメモリには、外部からのコマンドに応答して複数のページを連続で読み出す連続読出し機能（バースト読出し機能）が搭載されている。ページバッファ／センス回路は、例えば２つのラッチを含み、連続読出し動作が行われるとき、一方のラッチにアレイから読み出されたデータを保持する間に、他方のラッチに保持されたデータの出力を可能にしている（例えば、特許文献１、２、３等）。

特許５３２３１７０号公報 特許５６６７１４３号公報 米国特許出願ＵＳ２０１４／０１０４９４７Ａ１

図１に、オンチップＥＣＣ機能を搭載したＮＡＮＤ型フラッシュメモリの概略構成を示す。フラッシュメモリは、ＮＡＮＤストリングを含むメモリセルアレイ１０と、ページバッファ／センス回路２０と、データ転送回路３０、３２と、誤り検出訂正回路（以下、ＥＣＣ回路）４０と、入出力回路５０とを含む。ページバッファ／センス回路２０は、読出しデータやプログラムすべき入力データを保持する２つのラッチＬ１、Ｌ２（１つのラッチは、例えば４ＫＢ）を含み、ラッチＬ１、Ｌ２は、それぞれ第１のキャッシュＣ０と第２のキャッシュＣ１（１つのキャッシュは、例えば２ＫＢ）とを含む。

図２に、複数ページの連続読出しを行うときのタイミングチャートを示す。図２はページＰ０をスタートアドレスとする例を示す。スタートアドレスは任意で選択できる。最初に、ページＰ０のアレイ読出しが行われ、ページＰ０のデータがラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１に保持される（Ｐ０Ｃ０、Ｐ０Ｃ１）。次に、ラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１のデータがラッチＬ２の第１および第２のキャッシュＣ０、Ｃ１に転送され、第１および第２のキャッシュＣ０、Ｃ１のデータがＥＣＣ回路４０において、ＥＣＣデコードの演算が行われ、誤りが検出された場合には、ラッチＬ２の第１、第２のキャッシュＣ０、Ｃ１のデータが訂正される。

連続読出しでは、行アドレスカウンタが自動的にインクリメントされ、次のページＰ１の読出しが行われ、読み出されたデータがラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１に転送される。この間、ラッチＬ２の第１のキャッシュＣ０のデータが入出力回路５０へ転送され、入出力回路５０に保持されたデータは、外部から供給される外部クロック信号ＥｘＣＬＫに同期して出力される。次に、ラッチＬ２の第２のキャッシュＣ１のデータが入出力回路５０から外部クロック信号ＥｘＣＬＫに同期して出力され、この間、ラッチＬ１の第１のキャッシュＣ０のデータがラッチＬ２に転送され、かつＥＣＣ回路４０によりＥＣＣ処理が行われる。

ラッチＬ１の第２のキャッシュＣ１のデータがラッチＬ２に転送され、ラッチＬ２の第１のキャッシュＣ０のデータが入出力回路５０から出力される間に、第２のラッチＬ２の第２のキャッシュＣ１のデータがＥＣＣ処理され、次いで、ラッチＬ２の第２のキャッシュＣ１のデータが入出力回路５０から出力される間に、次のページＰ２がアレイから読み出され、ラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１に転送され、かつ第１のキャッシュＣ０のデータがラッチＬ２に転送され、ＥＣＣ処理される。

こうして、ラッチＬ２からデータを出力しながらメモリセルアレイのページの連続読出しが行われ、その間、第１のキャッシュＣ０のデータを出力する間に第２のキャッシュＣ１のＥＣＣ処理が行われ、第２のキャッシュＣ１のデータを出力する間に第１のキャッシュＣ０のＥＣＣ処理が行われる。

ここで、アレイの読出しは、決められたタイミングにより内部クロック信号を用いて動作され、他方、データ出力は、内部クロック信号とは非同期の外部クロック信号ＥｘＣＬＫにより動作される。それ故、連続読出し動作には、以下の数式（１）で示される制約がある。
ｔＡＲＲＡＹ＋ｔＥＣＣ＜ｔＤＯＵＴ …（１）
ここで、ｔＡＲＲＡＹは、メモリセルアレイから選択ページを読み出すために必要な時間、ｔＥＣＣは、１／２ページをＥＣＣ処理するのに必要な時間、ｔＤＯＵＴは、１ページの全てのデータを出力するのに必要な時間である。ｔＡＲＲＡＹおよび最大ｔＥＣＣ（ＥＣＣデコードの演算およびデータの訂正に要する最大時間）は、一定の時間であり、ｔＤＯＵＴは、外部クロック信号ＥｘＣＬＫの周波数によって計算される。

大量のデータを短時間で読み出すためには、外部クロック信号ＥｘＣＬＫの周波数を高くする必要がある。その場合、数式（１）に示すように、ｔＡＲＲＡＹ＋ｔＥＣＣの時間を短くしなければならない。他方、読出し動作では、ラッチＬ１は、センスノードからの電荷をより正確に受け取るためにリセットを必要とし、そのリセットは、ビット線のプリチャージ期間の前に実施される。連続読出し動作では、ラッチＬ１のリセットは、ラッチＬ１のデータがラッチＬ２へ転送された後でなければならない。つまり、ラッチＬ１のリセットは、ラッチＬ１のデータをラッチＬ２に転送後から、次のページを読み出すためのビット線のプリチャージ期間の前に行われなければならない。このため、ｔＡＲＲＡＹの開始タイミングを早めようとすると、ラッチＬ１をリセットする時間を十分に確保できないおそれがある。図２で例示すると、ラッチＬ１のページＰ２のキャッシュＣ１のデータがラッチＬ２に転送される時間がｔｓ、ページＰ３のアレイの読出しの開始タイミングからビット線のプリチャージが完了するまでの期間がｔｐであれば、期間ｔｘ内にラッチＬ１をリセットしなければならない。もし、次ページの読出し開始タイミングを早めた場合には、期間ｔｘがさらに短くなり、ラッチＬ１のリセットが補償できなくなってしまうおそれがある。

本発明は、このような従来の課題を解決し、データ出力の高速化を図りつつラッチ回路のリセットを補償する半導体装置および読出し方法を提供することを目的とする。

本発明に係るＮＡＮＤ型フラッシュメモリの読出し方法は、センスノードを介してビット線および当該ビット線に接続されたＮＡＮＤストリングをプリチャージするステップと、プリチャージ後に、ラッチ回路のノードを前記センスノードを介して基準電位に電気的に接続し、当該ラッチ回路をリセットするステップと、リセット後に、ＮＡＮＤストリングをディスチャージするステップとを含む。さらに本発明に係るＮＡＮＤ型フラッシュメモリの読出し方法は、センスノードを介してビット線および当該ビット線に接続されたＮＡＮＤストリングをプリチャージするステップと、ＮＡＮＤストリングのディスチャージ期間中に、ラッチ回路のノードを前記センスノードを介して基準電位に電気的に接続し、当該ラッチ回路をリセットするステップとを含む。

ある実施態様では、前記プリチャージするステップは、電圧供給ノードにプリチャージ電圧を生成すること、前記電圧供給ノードを第１の選択トランジスタを介して前記センスノードに電気的に接続すること、前記センスノードを第２の選択トランジスタを介してビット線に電気的に接続することを含み、前記リセットするステップは、前記電圧供給ノードに前記基準電圧を生成すること、前記電圧供給ノードを前記第１の選択トランジスタを介して前記ラッチ回路に電気的に接続すること、前記センスノードを前記第２のトランジスタを介して電気的に隔離することを含む。

ある実施態様では、上記各ステップは、ページの連続読出しにおいて実施される。ある実施態様では前記ページの連続読出しは、メモリセルアレイの選択ページから読み出されたデータを前記ラッチ回路に保持し、前記ラッチ回路に保持したデータを別のラッチ回路に転送した後、次の選択ページから読み出されたデータを前記ラッチ回路に保持すること、前記別のラッチ回路に保持したデータを、外部クロック信号に同期して連続的に外部に出力することを含む。ある実施態様では、前記ページの連続読出しはさらに、前記別のラッチ回路の第１の部分のデータを誤り検出・訂正（ＥＣＣ処理）する間に、第２の部分のＥＣＣ処理されたデータを外部に出力し、前記第１の部分のＥＣＣ処理されたデータを外部に出力する間に、前記第２の部分のデータをＥＣＣ処理することを含む。ある実施態様では前記別のラッチ回路の第１の部分のＥＣＣ処理されたデータを外部に出力後に、前記ラッチ回路の第１の部分の次の選択ページのデータを前記別のラッチ回路の第１の部分に転送すること、前記別のラッチ回路の第２の部分のＥＣＣ処理されたデータを外部に出力後に、前記ラッチ回路の第２の部分の次の選択ページのデータを前記別のラッチ回路の第２の部分に転送することを含む。ある実施態様では、前記連続読出しは、ｔＡＲＲＡＹ＋ｔＥＣＣ＜ｔＤＯＵＴで表される制約を有する第１の連続読出しである（第１の部分および第２の部分のデータはそれぞれ１／２ページのデータ、ｔＡＲＲＡＹは選択ページを読み出すのに必要な時間、ｔＥＣＣは１／２ページをＥＣＣ処理するのに必要な時間、ｔＤＯＵＴは１ページの全てのデータを出力するのに必要な時間）。ある実施態様では、前記連続読出しは、ｔＡＲＲＡＹ＜ｔＤＯＵＴ、ｔＥＣＣ＜ｔＤＯＵＴ（１／２ページ）で表される制約を有する第２の連続読出しである（第１の部分および第２の部分のデータはそれぞれ１／２ページのデータ、ｔＡＲＲＡＹは選択ページを読み出すのに必要な時間、ｔＥＣＣは１／２ページをＥＣＣ処理するのに必要な時間、ｔＤＯＵＴは１ページの全てのデータを出力するのに必要な時間ｔＤＯＵＴ（１／２ページ）は１／２ページのデータを出力するのに必要な時間）。ある実施態様では、前記第２の連続読出しは、前記第１の連続読出しと比較して、メモリセルアレイの選択ページの読出しタイミングが速い。

本発明に係る半導体装置は、ＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイの選択ページからデータを読み出す読出し手段と、前記読出し手段によって読み出されたデータを外部に出力する出力手段とを含み、前記読出し手段は、ビット線を介してメモリセルアレイに接続されたページバッファ／センス回路を含み、前記読出し手段は、ページの連続読出しを行うとき、ページバッファ／センス回路に含まれるラッチ回路のリセットを、ビット線のプリチャージ期間とＮＡＮＤストリングのディスチャージ期間との間で実施する。さらに本発明に係る半導体装置は、ＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイの選択ページからデータを読み出す読出し手段と、前記読出し手段によって読み出されたデータを外部に出力する出力手段とを含み、前記読出し手段は、ビット線を介してメモリセルアレイに接続されたページバッファ／センス回路を含み、前記読出し手段は、ページの連続読出しを行うとき、ページバッファ／センス回路に含まれるラッチ回路のリセットを、ビット線をプリチャージした後のＮＡＮＤストリングのディスチャージ期間中に実施する。

ある実施態様では、前記ページバッファ／センス回路は、電圧供給ノード、センスノード、ラッチ回路、前記電圧供給ノードと前記センスノードとの間に接続された第１の選択トランジスタ、前記センスノードとビット線との間に接続された第２の選択トランジスタ、前記センスノードと前記ラッチ回路との間に接続された第３の選択トランジスタとを含み、前記第１および第３の選択トランジスタを導通させ、前記第２の選択トランジスタを非導通にし、前記ラッチ回路を前記電圧供給ノードの基準電位に電気的に接続して前記ラッチ回路をリセットする。ある実施態様では、前記読出し手段は、前記第１および第２の選択トランジスタを導通させ、前記第３の選択トランジスタを非導通にし、前記電圧供給ノードの電圧をビット線にプリチャージする。ある実施態様では、前記読出し手段がページの連続読出しを行うとき、前記出力手段は、外部クロック信号に同期して読み出したデータを連続的に出力する。ある実施態様では、前記ページバッファ／センス回路さらに、前記ラッチ回路に保持されたデータを受け取る別のラッチ回路を含み、前記読出し手段は、連続読出しを行うとき、前記別のラッチ回路のデータが出力される間にメモリセルアレイの次の選択ページから読み出されたデータを前記ラッチ回路に保持させる。ある実施態様では、半導体装置はさらに、データの誤り検出・訂正を行うＥＣＣ回路を含み、前記読出し手段は、連続読出しを行うとき、前記別のラッチ回路の第１の部分に保持されたデータが前記ＥＣＣ回路によりＥＣＣ処理されている間に、前記別のラッチ回路の第２の部分に保持されたＥＣＣ処理されたデータを出力させる。

本発明によれば、ページバッファ／センス回路に含まれるラッチ回路のリセットを、ビット線のプリチャージ期間とＮＡＮＤストリングのディスチャージ期間との間に行うようにしたので、データ出力の高速化を図りつつラッチ回路のリセットを補償することができる。

従来のＮＡＮＤ型フラッシュメモリの概略構成を示す図である。 従来のＮＡＮＤ型フラッシュメモリにおいてページの連続読出しを行うときのタイミングチャートである。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 本発明の実施例に係るフラッシュメモリのＮＡＮＤストリングの構成例を示す図である。 本発明の実施例に係るフラッシュメモリのビット線選択回路の構成を示す図である。 本発明の実施例に係るフラッシュメモリのページバッファ／センス回路の構成を示す図である。 本発明の実施例に係るフラッシュメモリにおけるラッチ回路のリセット動作を示すタイミングチャートである。 本発明の実施例に係るページの連続読出し動作を行うときのタイミングチャートである。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。以下の説明では、ＮＡＮＤ型フラッシュメモリを例示する。１つの実施態様では、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリとの互換性を図るため、ＳＰＩ（Serial Peripheral Interface）を搭載し、外部クロック信号に同期した複数のページの連続読出しを可能にする。

図３は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例に係るフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子に接続され、かつ外部クロック信号ＥｘＣＬＫに応答して読出しデータを外部に出力したり、外部から入力されるデータを取り込む入出力回路１２０と、プログラムすべきデータの符号生成や読み出されたデータの誤り検出・訂正を行うＥＣＣ回路１３０と、入出力回路１２０を介してアドレスデータを受け取るアドレスレジスタ１４０と、入出力回路１２０を介して受け取ったコマンドデータや端子に印加された制御信号に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。

メモリアレイ１１０は、例えば、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングが複数形成される。１つのＮＡＮＤストリングＮＵは、図４に示すように、直列に接続された複数のメモリセルＭＣｉ(ｉ＝０、１、・・・、３１)と、ビット線側選択トランジスタＴＤと、ソース線側選択トランジスタＴＳとを含む。ビット線側選択トランジスタＴＤのドレインは、対応する１つのビット線ＧＢＬに接続され、ソース線側選択トランジスタＴＳのソースは、共通のソース線ＳＬに接続される。メモリセルＭＣｉのコントロールゲートは、ワード線ＷＬｉに接続され、ビット線側選択トランジスタＴＤおよびソース線側選択トランジスタＴＳの各ゲートは、選択ゲート線ＳＧＤ、ＳＧＳにそれぞれ接続される。ワード線選択回路１６０は、行アドレスＡｘに基づき選択ゲート線ＳＧＤ、ＳＧＳを介してビット線側選択トランジスタＴＤ、ソース線側選択トランジスタＴＳを駆動し、ブロックやワードを選択する。

ＮＡＮＤストリングは、基板表面上に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。

図５に、ビット線選択回路の構成を示す。同図は、１つの偶数ビット線ＧＢＬｅと１つの奇数ビット線ＧＢＬｏによって共有される１つのページバッファ／センス回路１７０と、これに接続されたビット線選択回路２００とを例示している。

ビット線選択回路２００は、偶数ビット線ＧＢＬｅを選択するためのトランジスタＢＬＳｅ、奇数ビット線ＧＢＬｏを選択するためのトランジスタＢＬＳｏ、仮想電源ＶＩＲＰＷＲを偶数ビット線ＧＢＬｅに接続するためのトランジスタＹＢＬｅ、仮想電源ＶＩＲＰＷＲを奇数ビット線ＧＢＬｏに接続するためのトランジスタＹＢＬｏを含み、偶数ビット線ＧＢＬｅとソース線ＳＬとの間にＮＡＮＤストリングが接続され、奇数ビット線ＧＢＬｏとソース線ＳＬとの間にＮＡＮＤストリングが接続される。例えば、読出し動作では、シールド読出しが行われ、偶数ビット線ＧＢＬｅが選択されるとき、奇数ビット線ＧＢＬｏが非選択され、奇数ビット線ＧＢＬｏが選択されるとき、偶数ビット線ＧＢＬｅが非選択される。非選択されたビット線は、仮想電源ＶＩＲＰＷＲを介してＧＮＤレベルに接続される。

図６（Ａ）に、ページバッファ／センス回路１７０の構成を示す。同図は、１つのページバッファ／センス回路を示している。便宜上、トランジスタのゲートに印加される信号がそのトランジスタを表すものとする。ページバッファ／センス回路１７０は、２つのラッチＬ１、Ｌ２を含み、ラッチＬ１とラッチＬ２との間には、転送ゲート（トランジスタＣＡＣＨＥ）が接続され、転送ゲートをオンすることでラッチＬ１からラッチＬ２、あるいはラッチＬ２からラッチＬ１への双方向のデータ転送が可能になる。

ラッチＬ１は、一対のクロスカップリングされたインバータを含み、ラッチＬ１のノードＳＬＲ１がトランジスタＢＬＣＤ１およびトランジスタＤＴＧの共通Ｓ／Ｄに接続され、ノードＳＬＳ１が判定回路２１０に接続される。判定回路２１０は、例えば、プログラムベリファイや消去ベリファイの合否を判定する。トランジスタＤＴＧは、プログラムベリファイ等において、電圧供給ノードＶ２からノードＳＬＲ１をＶｄｄに選択的に充電し、あるいはノードＳＬＲ１を選択的にＧＮＤに放電するときに導通される。さらに、ラッチＬ１は、トランジスタＥＱによってノードＳＬＲ１、ＳＬＳ１の短絡が可能である。

ラッチＬ１のノードＳＬＲ１、ＳＬＳ１は、それぞれトランジスタＣＡＣＨＥを介してラッチＬ２のノードＳＬＳ２、ＳＬＲ２に接続される。ラッチＬ２のノードＳＬＲ２がトランジスタＢＬＣＤ２を介してセンスノードＳＮＳに接続され、ノードＳＬＳ２がトランジスタＲＥＳＥＴ２に接続される。トランジスタＲＥＳＥＴ２は、ラッチＬ２をリセットするときに導通される。また、ノードＳＬＳ２、ＳＬＲ２は、データラインＤＬ、／ＤＬを介して差動センスアンプＳＡに接続され、センスアンプＳＡの出力が入出力回路１２０に接続される。

電圧供給ノードＶ２とセンスノードＳＮＳとの間には、トランジスタＶＧおよびトランジスタＲＥＧが直列に接続され、トランジスタＶＧのゲートは、トランジスタＤＴＧのＳ／Ｄに接続される。電圧供給ノードＶ１は、トランジスタＢＬＰＲＥを介してセンスノードＳＮＳに接続される。電圧供給ノードＶ１は、後述するように、ビット線をプリチャージするとき内部供給電圧Ｖｄｄを供給し、ラッチＬ１をリセットするときＧＮＤ電位を供給する。センスノードＳＮＳとビット線選択回路２００のノードＢＬＳとの間には、トランジスタＢＬＣＮおよびトランジスタＢＬＣＬＡＭＰが直列に接続される。

図６（Ｂ）にラッチＬ１を構成する１つのインバータの回路構成を示す。当該インバータは、直列に接続された４つのトランジスタ、即ち、Ｐ型のトランジスタＰＴ１、ＰＴ２、Ｎ型のトランジスタＮＴ１、ＮＴ２を含み、トランジスタＰＴ１、ＮＴ２の各ゲートには、ラッチイネーブル信号／ＬＡＴ１、ＬＡＴ１がそれぞれ入力され、トランジスタＰＴ２、ＮＴ１の共通ゲートにはノードＳＬＳ１／ＳＬＲ１の電圧が入力される。ラッチイネーブル信号ＬＡＴ１がＨレベルであるとき、インバータは動作可能であり、ラッチイネーブル信号ＬＡＴ１がＬレベルであるとき、トランジスタＰＴ２、ＮＴ１が内部供給電圧ＶｄｄおよびＧＮＤから切り離されたトライステート状態になり、インバータのリセットが可能になる。ラッチＬ１のリセットは、センスノードＳＮＳを通る電流パスを利用して行われるため、センスノードＳＮＳがフリーのときつまりセンスノードＳＮＳに悪影響を与えないときにリセットが行われる。

ワード線選択回路１６０および列選択回路１８０（図３参照）は、行アドレスＡｘおよび列アドレスＡｙに従いページ内のデータの読出し開始位置を選択したり、あるいは行アドレスおよび列アドレスを用いることなくページの先頭位置からデータを自動的に読み出す。さらにワード線選択回路１６０および列選択回路１８０は、クロック信号に応答して行アドレスおよび列アドレスをインクリメントする行アドレスカウンタおよび列アドレスカウンタを含むことができる。

フラッシュメモリの読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線ＳＧＤ、ＳＧＳに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタＴＤ、ソース線側選択トランジスタＴＳをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５～２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタＴＤをオンさせ、ソース線側選択トランジスタＴＳをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

次に、本実施例によるフラッシュメモリの複数ページの連続読出し動作について説明する。コントローラ１５０は、入出力回路１２０を介してページの連続読出し動作のコマンドを受け取ると、開始アドレスから複数のページの連続読出しを制御し、連続読出し終了のコマンドを受け取ると、終了アドレスでページの連続読出しを終了する。ページの連続読出し動作では、図１、図２で説明したように、ラッチＬ２からデータが出力されている間にラッチＬ１にメモリセルアレイの選択ページから読み出されたデータが転送される。ラッチＬ１からラッチＬ２へのデータ転送は１ページ単位ではなく、１／２ページ（第１または第２のキャッシュ）に分割して行なわれ、ラッチＬ２の一方のキャッシュのデータが入出力回路１２０に転送される間に他方のキャッシュのデータがＥＣＣ回路１３０で処理される。入出力回路１２０に転送されたデータは、外部クロック信号ＥｘＣＬＫ（例えば、立ち上がりエッジおよび立下りエッジ）に同期して外部入出力端子から外部に出力される。メモリセルアレイからのデータの読出しおよびラッチＬ１からラッチＬ２へのデータ転送は内部クロック信号に基づき行われ、ラッチＬ２と入出力回路１２０との間のデータ転送、入出力回路１２０からのデータ出力は、外部クロック信号ＥｘＣＬＫに基づき行われ、ラッチＬ２とＥＣＣ回路１３０との間のデータ転送およびＥＣＣ回路の動作は、別の内部クロック信号もしくは外部クロック信号ＥｘＣＬＫを分周したクロックに基づき行われる。

メモリセルアレイの選択ページの読出しが行われるとき、センスノードＳＮＳは、選択ビット線の電位をセンスし、次いで、センスノードＳＮＳの電荷がトランジスタＢＬＣＤ１を介してラッチＬ１のノードＳＬＲ１に転送される。ラッチＬ１は、転送された電荷が閾値以上であればデータ「１」、閾値未満であればデータ「０」と判定し、そのデータを保持する。ラッチＬ１は、センスノードＳＮＳから転送された電荷が正確に反映されるようにするため、ノードＳＬＲ１の電位をＧＮＤレベルにリセットする。ラッチＬ１をリセットする場合には、電圧供給ノードＶ１をＧＮＤに遷移させ、トランジスタＢＬＣＤ１、トランジスタＢＬＰＲＥを導通させ、ノードＳＬＲ１を電圧供給ノードＶ１に電気的に接続する。

従来のフラッシュメモリの連続読出しでは、ラッチＬ１のリセットは、次のページを読み出すときのビット線のプリチャージ前に実施される。しかし、ラッチＬ１のリセットは、ラッチＬ１のデータをラッチＬ２に転送された後でなければならず、データ出力の高速化が進むと、ラッチＬ１のリセットを行う時間を十分に確保することができないおそれがある。これを回避するため、本実施例のページの連続読出し動作では、ラッチＬ１のリセットは、ビット線のプリチャージ終了後であり、かつＮＡＮＤストリングセルのディスチャージの開始前に行われる。

図７は、ラッチＬ１のリセットを行うときのタイミングチャートを示している。ビット線のプリチャージは、従来と同様に行われるためここには詳細を示さないが、次のように行われる。先ず、電圧供給ノードＶ１を供給電圧Ｖｄｄに遷移させ、トランジスタＢＬＰＲＥを導通し、センスノードＳＮＳがＶｄｄレベルに充電する。また、トランジスタＢＬＣＬＡＭＰ、トランジスタＢＬＣＮを導通し、ノードＢＬＳをＶＣＬＭＰ１に充電する。Ｖｄｄ≧ＶＣＬＭＰ１の関係にある。このとき、トランジスタＢＬＣＤ１、ＢＬＣＤ２、トランジスタＲＥＧを非導通にする。さらに、トランジスタＢＬＳｅを導通し（ここでは、偶数ビット線ＧＢＬｅが選択されるものとする）、ノードＢＬＳが偶数ビット線ＧＢＬｅに電気的に接続される。偶数ビット線ＧＢＬｅに接続されたＮＡＮＤストリングのビット線側選択トランジスタＴＤを導通させ、ソース線側選択トランジスタＴＳを非導通にし、選択ページおよび非選択ページにパス電圧を印加する。これにより、偶数ビット線ＧＢＬｅにはクランプ電圧ＶＣＬＭＰ１がプリチャージされる。他方、非選択の奇数ビット線ＧＢＬｏは、トランジスタＹＢＬｏを介して仮想電源ＶＩＲＰＷＲのＧＮＤに電気的に接続される。

ビット線のプリチャージが終了すると、ラッチＬ１のリセットが行われる。リセット期間中、トランジスタＢＬＰＲＥ、トランジスタＢＬＣＮ、トランジスタＢＬＣＬＡＭＰは導通状態である。図７に示すように、時刻ｔ１で、トランジスタＢＬＳｅを非導通にし、偶数ビット線ＧＢＬｅがページバッファ／センス回路１７０から電気的に切り離される。次に、時刻ｔ２で、電圧供給ノードＶ１がＧＮＤに遷移される。これにより、センスノードＳＮＳが供給電圧ＶｄｄからＧＮＤレベルに降下し、ノードＴＯＢＬおよびノードＢＬＳがクランプ電圧ＶＣＬＭＰ１からＧＮＤレベルに降下する。

次に、時刻ｔ３で、ラッチＬ１をリセットするためのラッチイネーブル信号ＬＡＴ１がＨレベルからＬレベルに遷移され、ラッチＬ１がリセット可能な状態に置かれる。次に、時刻ｔ４で、トランジスタＥＱを一定期間導通させ、ノードＳＬＲ１、ＳＬＳ１を同電位に短絡した後、時刻ｔ５で、トランジスタＢＬＣＤ１を一定期間導通する。これにより、ノードＳＬＲ１の電荷がセンスノードＳＮＳを介して電圧供給ノードＶ１のＧＮＤに放電され、ラッチＬ１のリセットが完了する。

ラッチＬ１のリセット後、センスノードＳＮＳ等のリカバリーが行われる。すなわち、センスノードＳＮＳ、ノードＴＯＢＬ、ノードＢＬＳを再充電し、これらのノードの電圧をラッチＬ１のリセット前のプリチャージ状態に回復させる。時刻ｔ６で、電圧供給ノードＶ１がＧＮＤから供給電圧Ｖｄｄに遷移され、これによりセンスノードＳＮＳがＶｄｄに再充電され、ノードＴＯＢＬおよびノードＢＬＳがクランプ電圧ＶＣＬＭＰ１に再充電される。次に、時刻ｔ７で、トランジスタＢＬＳｅを導通し、偶数ビット線ＧＢＬｅがページバッファ／センス回路１７０に電気的に接続される。

ラッチＬ１のリセット後に行われるＮＡＮＤストリングのディスチャージおよびセンシングは、従来と同様に行われる（図示省略）。すなわち、ＮＡＮＤストリングのディスチャージでは、トランジスタＢＬＳｅを非導通にし、ＮＡＮＤストリングのソース線側選択トランジスタＴＳを導通し、ＮＡＮＤストリングをソース線ＳＬに電気的に接続する。さらに、トランジスタＢＬＣＬＡＭＰにはノードＴＯＢＬにクランプ電圧ＶＣＬＭＰ２を生成するためのゲート電圧を印加する。ＶＣＬＭＰ１＞ＶＣＬＭＰ２である。その後、トランジスタＢＬＳｅを一定期間導通することで、センスノードＳＮＳには、選択メモリセルのデータ「０」、「１」に応じた電位が表れる。選択メモリセルがデータ「０」を保持していればビット線の電位はソース線ＳＬに放電されず、それ故、センスノードＳＮＳの電位は殆ど変化しないが、これに対し、選択メモリセルがデータ「１」を保持していればビット線の電位がソース線ＳＬに放電され、センスノードＳＮＳの電位が低下する。こうして、センスノードＳＮＳは、選択メモリセルのデータ「０」、「１」に応じた電荷を感知する。その後、センスノードＳＮＳで感知された電荷がトランジスタＢＬＣＤ１を介してラッチＬ１のノードＳＬＲ１に転送される。

本実施例では、ラッチＬ１のリセットをビット線のプリチャージ期間とＮＡＮＤストリングのディスチャージ期間との間に行われるようにしたので、ラッチＬ１のリセットを保証することができ、ラッチＬ１のデータ保持の信頼性を改善することができる。さらに、ラッチＬ１のデータをラッチＬ２に転送するや否やアレイ読出しを即座に開始することができる。

次に、本実施例によるラッチＬ１のリセットを適用した改善されたページの連続読出しについて説明する。図８は、改善されたページの連続読出しを行うときのタイミングチャートである。図８はページＰ０をスタートアドレスとする例を示す。このスタートアドレスは任意で選択できる。ｔｐはアレイの読出しの開始タイミングからビット線のプリチャージが完了するまでの期間、ｔｘは、ラッチＬ１のリセットに要する期間である。同図に示すように、ラッチＬ１、Ｌ２を利用した実質的な連続読出しは、ページＰ２の読出しから開始され、ページＰ２のアレイ読出しの開始タイミングは、図２に示す従来のときよりも早く行われる。図２に示す連続読出しでは、ページＰ２のアレイ読出しの開始タイミングは、ラッチＬ１からラッチＬ２にページＰ１のデータ（Ｐ１Ｃ１）の転送が終了した時点である。つまり、ラッチＬ２がページＰ１のデータを保持してから、次のページＰ２のデータがラッチＬ１に転送される。

これに対し、改善された連続読出しでは、ページＰ２のアレイ読出しの開始タイミングは、ラッチＬ１の第１のキャッシュＣ０のページＰ１のデータ（Ｐ１Ｃ０）をラッチＬ２に転送するタイミングに等しい。このようにページＰ２のアレイ読出しのタイミングを早めたとしても、実際にはアレイ読出しのためには一定の時間を必要とし、連続読出し時間の高速化のために高速周波数の外部クロック信号ＥｘＣＬＫを用いるのであれば、アレイから読み出されたページＰ２のデータをラッチＬ１に転送する時点でラッチＬ１からラッチＬ２へのページＰ１のデータ（Ｐ１Ｃ１）の転送は既に完了されていることになる。また、ラッチＬ１のリセットは、アレイ読出し期間中に行われるため、アレイの読出しの開始タイミングが早くなったとしても、ラッチＬ１のリセットには何ら影響はない。

改善された連続読出しでは、アレイ読出し時間ｔＡＲＲＡＹは、アレイ読出しの開始タイミングとアレイ読出しの終了タイミングにより規定される。ページＰ２のアレイ読出しの終了タイミングは、次のページＰ３のアレイ読出しの開始タイミングであり、ページＰ２、Ｐ３、Ｐ４…のページが連続して読み出されるとき、アレイ読出し時間ｔＡＲＲＡＹも同様に連続する。

改善された連続読出し動作においてメモリセルアレイの読出しの開始タイミングを早めることで、従来の連続読出し動作の数式（１）の制約は、数式（２）のように緩和され、高速周波数の外部クロック信号ＥｘＣＬＫを使用したデータ出力が可能になる。
ｔＡＲＲＡＹ＜ｔＤＯＵＴ（１ページ）、
ｔＥＣＣ＜ｔＤＯＵＴ（１／２ページ） …（２）

つまり、１ページのデータを出力する時間ｔＤＯＵＴがアレイ読出し時間ｔＡＲＲＡＹよりも大きいこと、１／２ページのデータを出力する時間ｔＤＯＵＴがＥＣＣ処理の時間ｔＥＣＣよりも大きいことの制約を満足すれば、従来のときよりも連続読出しの高速化を図ることができる。図８には、ページＰ１の第１のキャッシュＣ０のデータをラッチＬ１からラッチＬ２に転送を開始する時点から次のページＰ２の第１のキャッシュＣ０のデータをラッチＬ１からラッチＬ２に転送を開始する時点までのページＰ２のアレイ読出し時間ｔＡＲＲＡＹよりも、ページＰ０の第２のキャッシュのデータを出力する時間とページＰ１の第１のキャッシュのデータを出力する時間の合計である出力時間ｔＤＯＵＴが大きいこと、ラッチＬ２の第１のキャッシュＣ０のデータをＥＣＣ処理する時間ｔＥＣＣよりも、ラッチＬ２の第２のキャッシュＣ１のデータを出力する時間ｔＤＯＵＴが大きいことが例示されている。

改善された連続読出し動作において、ラッチＬ１のリセットが開始されるタイミングは、ビット線のプリチャージが完了した後なので、アレイ読出しの開始タイミングからラッチＬ１のリセットが開始される直前までの期間をｔｐとすると、数式（２）に加えて、数式（３）の制約が追加される。つまり、ラッチＬ１のデータがラッチＬ２に転送されている必要がある。
ｔＤＯＵＴ（１／２ページ）＜ｔｐ …（３）

但し、ビット線のプリチャージ期間は十分長いので、数式（２）および（３）を満たす限り、図８に示す改善された連続読出しの高速化を図ることができる。

このように、改善された連続読出し動作においても、ラッチＬ１のリセットを保証しつつ読出しデータの高速化を図ることができる。

次に、本発明の他の実施例について説明する。上記実施例では、ラッチＬ１のリセットを、ビット線のプリチャージ動作とＮＡＮＤストリングのディスチャージ動作の間に行うようにしたが、当該他の実施例では、ラッチＬ１のリセットをＮＡＮＤストリングのディスチャージ動作中に行うものである。

ラッチＬ１のリセットは、上記したようにセンスノードが他からの影響を受けずにフリーな状態であれば実施可能である。ＮＡＮＤストリングのディスチャージ動作期間中、トランジスタＢＬＳｅは非導通であり、センスノードＳＮＳは、ビット線から電気的に隔離された状態にある。そのため、図７に示す時刻ｔ２～ｔ６に示すラッチＬ１のリセット動作を、ＮＡＮＤストリングのディスチャージ動作と時間的に並行して行うことが可能である。

本実施例によれば、ＮＡＮＤストリングのディスチャージ期間中に並行してラッチＬ１のリセットを行うことで、ビット線のプリチャージ動作とＮＡＮＤストリングのディスチャージ動作の間にラッチＬ１のリセットを行うときと比較して、事実上、アレイ読出し時間ｔＡＲＲＡＹを短くし、連続読出しよるデータ出力の高速化を図ることができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０：メモリセルアレイ
１２０：入出力回路
１３０：ＥＣＣ回路
１４０：アドレスレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路
２００：ビット線選択回路

Claims (13)

1. ＮＡＮＤ型フラッシュメモリの読出し方法であって、
   センスノードを介してビット線および当該ビット線に接続されたＮＡＮＤストリングをプリチャージするステップと、
   プリチャージ後に、ラッチ回路のノードを前記センスノードを介して基準電位に電気的に接続し、当該ラッチ回路をリセットするステップと、
   リセット後に、ＮＡＮＤストリングをディスチャージするステップとを有し、
   上記各ステップは、ページの連続読出しにおいて実施され、
   前記ページの連続読出しは、メモリセルアレイの選択ページから読み出されたデータを前記ラッチ回路に保持し、前記ラッチ回路に保持したデータを別のラッチ回路に転送した後、次の選択ページから読み出されたデータを前記ラッチ回路に保持すること、
   前記別のラッチ回路に保持したデータを外部クロック信号に同期して連続的に外部に出力すること、
   前記別のラッチ回路の第１の部分のデータを誤り検出・訂正（ＥＣＣ処理）する間に第２の部分のＥＣＣ処理されたデータを外部に出力し、前記第１の部分のＥＣＣ処理されたデータを外部に出力する間に前記第２の部分のデータをＥＣＣ処理することを含み、
   前記連続読出しは、ｔＡＲＲＡＹ＋ｔＥＣＣ＜ｔＤＯＵＴで表される制約を有する第１の連続読出しである（第１の部分および第２の部分のデータはそれぞれ１／２ページのデータ、ｔＡＲＲＡＹは選択ページを読み出すのに必要な時間、ｔＥＣＣは１／２ページをＥＣＣ処理するのに必要な時間、ｔＤＯＵＴは１ページの全てのデータを出力するのに必要な時間）、読出し方法。
2. ＮＡＮＤ型フラッシュメモリの読出し方法であって、
   センスノードを介してビット線および当該ビット線に接続されたＮＡＮＤストリングをプリチャージするステップと、
   ＮＡＮＤストリングのディスチャージ期間中に、ラッチ回路のノードを前記センスノードを介して基準電位に電気的に接続し、当該ラッチ回路をリセットするステップとを含み、
   上記各ステップは、ページの連続読出しにおいて実施され、
   前記ページの連続読出しは、メモリセルアレイの選択ページから読み出されたデータを前記ラッチ回路に保持し、前記ラッチ回路に保持したデータを別のラッチ回路に転送した後、次の選択ページから読み出されたデータを前記ラッチ回路に保持すること、
   前記別のラッチ回路に保持したデータを外部クロック信号に同期して連続的に外部に出力すること、
   前記別のラッチ回路の第１の部分のデータを誤り検出・訂正（ＥＣＣ処理）する間に第２の部分のＥＣＣ処理されたデータを外部に出力し、前記第１の部分のＥＣＣ処理されたデータを外部に出力する間に前記第２の部分のデータをＥＣＣ処理することを含み、
   前記連続読出しは、ｔＡＲＲＡＹ＋ｔＥＣＣ＜ｔＤＯＵＴで表される制約を有する第１の連続読出しである（第１の部分および第２の部分のデータはそれぞれ１／２ページのデータ、ｔＡＲＲＡＹは選択ページを読み出すのに必要な時間、ｔＥＣＣは１／２ページをＥＣＣ処理するのに必要な時間、ｔＤＯＵＴは１ページの全てのデータを出力するのに必要な時間）、読出し方法。
3. 前記プリチャージするステップは、電圧供給ノードにプリチャージ電圧を生成すること、前記電圧供給ノードを第１の選択トランジスタを介して前記センスノードに電気的に接続すること、前記センスノードを第２の選択トランジスタを介してビット線に電気的に接続することを含み、
   前記リセットするステップは、前記電圧供給ノードに前記基準電位を生成すること、前記電圧供給ノードを前記第１の選択トランジスタを介して前記ラッチ回路に電気的に接続すること、前記センスノードを前記第２の選択トランジスタを介して電気的に隔離することを含む、請求項１または２に記載の読出し方法。
4. 前記別のラッチ回路の第１の部分のＥＣＣ処理されたデータを外部に出力後に、前記ラッチ回路の第１の部分の次の選択ページのデータを前記別のラッチ回路の第１の部分に転送すること、
   前記別のラッチ回路の第２の部分のＥＣＣ処理されたデータを外部に出力後に、前記ラッチ回路の第２の部分の次の選択ページのデータを前記別のラッチ回路の第２の部分に転送すること、
   を含む請求項１または２に記載の読出し方法。
5. ＮＡＮＤ型フラッシュメモリの読出し方法であって、
   センスノードを介してビット線および当該ビット線に接続されたＮＡＮＤストリングをプリチャージするステップと、
   プリチャージ後に、ラッチ回路のノードを前記センスノードを介して基準電位に電気的に接続し、当該ラッチ回路をリセットするステップと、
   リセット後に、ＮＡＮＤストリングをディスチャージするステップとを有し、
   上記各ステップは、ページの連続読出しにおいて実施され、
   前記ページの連続読出しは、メモリセルアレイの選択ページから読み出されたデータを前記ラッチ回路に保持し、前記ラッチ回路に保持したデータを別のラッチ回路に転送した後、次の選択ページから読み出されたデータを前記ラッチ回路に保持すること、
   前記別のラッチ回路に保持したデータを外部クロック信号に同期して連続的に外部に出力すること、
   前記別のラッチ回路の第１の部分のデータを誤り検出・訂正（ＥＣＣ処理）する間に第２の部分のＥＣＣ処理されたデータを外部に出力し、前記第１の部分のＥＣＣ処理されたデータを外部に出力する間に前記第２の部分のデータをＥＣＣ処理することを含み、
   前記連続読出しは、ｔＡＲＲＡＹ＜ｔＤＯＵＴ、ｔＥＣＣ＜ｔＤＯＵＴ（１／２ページ）で表される制約を有する第２の連続読出しである（第１の部分および第２の部分のデータはそれぞれ１／２ページのデータ、ｔＡＲＲＡＹは選択ページを読み出すのに必要な時間、ｔＥＣＣは１／２ページをＥＣＣ処理するのに必要な時間、ｔＤＯＵＴは１ページの全てのデータを出力するのに必要な時間、ｔＤＯＵＴ（１／２ページ）は１／２ページのデータを出力するのに必要な時間）、読出し方法。
6. ＮＡＮＤ型フラッシュメモリの読出し方法であって、
   センスノードを介してビット線および当該ビット線に接続されたＮＡＮＤストリングをプリチャージするステップと、
   ＮＡＮＤストリングのディスチャージ期間中に、ラッチ回路のノードを前記センスノードを介して基準電位に電気的に接続し、当該ラッチ回路をリセットするステップとを含み、
   上記各ステップは、ページの連続読出しにおいて実施され、
   前記ページの連続読出しは、メモリセルアレイの選択ページから読み出されたデータを前記ラッチ回路に保持し、前記ラッチ回路に保持したデータを別のラッチ回路に転送した後、次の選択ページから読み出されたデータを前記ラッチ回路に保持すること、
   前記別のラッチ回路に保持したデータを外部クロック信号に同期して連続的に外部に出力すること、
   前記別のラッチ回路の第１の部分のデータを誤り検出・訂正（ＥＣＣ処理）する間に第２の部分のＥＣＣ処理されたデータを外部に出力し、前記第１の部分のＥＣＣ処理されたデータを外部に出力する間に前記第２の部分のデータをＥＣＣ処理することを含み、
   前記連続読出しは、ｔＡＲＲＡＹ＜ｔＤＯＵＴ、ｔＥＣＣ＜ｔＤＯＵＴ（１／２ページ）で表される制約を有する第２の連続読出しである（第１の部分および第２の部分のデータはそれぞれ１／２ページのデータ、ｔＡＲＲＡＹは選択ページを読み出すのに必要な時間、ｔＥＣＣは１／２ページをＥＣＣ処理するのに必要な時間、ｔＤＯＵＴは１ページの全てのデータを出力するのに必要な時間、ｔＤＯＵＴ（１／２ページ）は１／２ページのデータを出力するのに必要な時間）、読出し方法。
7. 前記第２の連続読出しは、ｔＡＲＲＡＹ＋ｔＥＣＣ＜ｔＤＯＵＴで表される制約を有する第１の連続読出しと比較して、メモリセルアレイの選択ページの読出しタイミングが速い、請求項５または６に記載の読出し方法。
8. ＮＡＮＤ型のメモリセルアレイと、
   前記メモリセルアレイの選択ページからデータを読み出す読出し手段と、
   前記読出し手段によって読み出されたデータを外部に出力する出力手段と、
   データの誤り検出・訂正を行うＥＣＣ回路とを含み、
   前記読出し手段は、ビット線を介してメモリセルアレイに接続されたページバッファ／センス回路を含み、当該ページバッファ／センス回路は、メモリセルアレイの選択ページから読み出されたデータを保持するラッチ回路と、当該ラッチ回路から転送されたデータを保持する別のラッチ回路とを含み、
   前記読出し手段は、ページの連続読出しを行うとき、ページバッファ／センス回路に含まれるラッチ回路のリセットを、ビット線のプリチャージ期間とＮＡＮＤストリングのディスチャージ期間との間で実施し、前記出力手段が外部クロック信号に同期して前記別のラッチ回路に保持したデータを連続的に出力し、
   前記読出し手段はさらに、ページの連続読出しを行うとき、前記別のラッチ回路のデータが出力される間にメモリセルアレイの次の選択ページから読み出されたデータを前記ラッチ回路に保持させ、前記別のラッチ回路の第１の部分のデータを前記ＥＣＣ回路がＥＣＣ処理する間に第２の部分のＥＣＣ処理されたデータを外部に出力し、前記第１の部分のＥＣＣ処理されたデータを外部に出力する間に前記第２の部分のデータを前記ＥＣＣ回路によりＥＣＣ処理させ、
   前記連続読出しは、ｔＡＲＲＡＹ＋ｔＥＣＣ＜ｔＤＯＵＴで表される制約を有する第１の連続読出しである（第１の部分および第２の部分のデータはそれぞれ１／２ページのデータ、ｔＡＲＲＡＹは選択ページを読み出すのに必要な時間、ｔＥＣＣは１／２ページをＥＣＣ処理するのに必要な時間、ｔＤＯＵＴは１ページの全てのデータを出力するのに必要な時間）、半導体装置。
9. ＮＡＮＤ型のメモリセルアレイと、
   前記メモリセルアレイの選択ページからデータを読み出す読出し手段と、
   前記読出し手段によって読み出されたデータを外部に出力する出力手段と、
   データの誤り検出・訂正を行うＥＣＣ回路とを含み、
   前記読出し手段は、ビット線を介してメモリセルアレイに接続されたページバッファ／センス回路を含み、当該ページバッファ／センス回路は、メモリセルアレイの選択ページから読み出されたデータを保持するラッチ回路と、当該ラッチ回路から転送されたデータを保持する別のラッチ回路とを含み、
   前記読出し手段は、ページの連続読出しを行うとき、ページバッファ／センス回路に含まれるラッチ回路のリセットを、ビット線のプリチャージ期間とＮＡＮＤストリングのディスチャージ期間との間で実施し、前記出力手段が外部クロック信号に同期して前記別のラッチ回路に保持したデータを連続的に出力し、
   前記読出し手段はさらに、ページの連続読出しを行うとき、前記別のラッチ回路のデータが出力される間にメモリセルアレイの次の選択ページから読み出されたデータを前記ラッチ回路に保持させ、前記別のラッチ回路の第１の部分のデータを前記ＥＣＣ回路がＥＣＣ処理する間に第２の部分のＥＣＣ処理されたデータを外部に出力し、前記第１の部分のＥＣＣ処理されたデータを外部に出力する間に前記第２の部分のデータを前記ＥＣＣ回路によりＥＣＣ処理させ、
   前記連続読出しは、ｔＡＲＲＡＹ＜ｔＤＯＵＴ、ｔＥＣＣ＜ｔＤＯＵＴ（１／２ページ）で表される制約を有する第２の連続読出しである（第１の部分および第２の部分のデータはそれぞれ１／２ページのデータ、ｔＡＲＲＡＹは選択ページを読み出すのに必要な時間、ｔＥＣＣは１／２ページをＥＣＣ処理するのに必要な時間、ｔＤＯＵＴは１ページの全てのデータを出力するのに必要な時間、ｔＤＯＵＴ（１／２ページ）は１／２ページのデータを出力するのに必要な時間）、半導体装置。
10. ＮＡＮＤ型のメモリセルアレイと、
    前記メモリセルアレイの選択ページからデータを読み出す読出し手段と、
    前記読出し手段によって読み出されたデータを外部に出力する出力手段と、
    データの誤り検出・訂正を行うＥＣＣ回路とを含み、
    前記読出し手段は、ビット線を介してメモリセルアレイに接続されたページバッファ／センス回路を含み、当該ページバッファ／センス回路は、メモリセルアレイの選択ページから読み出されたデータを保持するラッチ回路と、当該ラッチ回路から転送されたデータを保持する別のラッチ回路とを含み、
    前記読出し手段は、ページの連続読出しを行うとき、ページバッファ／センス回路に含まれるラッチ回路のリセットを、ビット線をプリチャージした後のＮＡＮＤストリングのディスチャージ期間中に実施し、前記出力手段が外部クロック信号に同期して前記別のラッチ回路に保持したデータを連続的に出力し、
    前記読出し手段はさらに、ページの連続読出しを行うとき、前記別のラッチ回路のデータが出力される間にメモリセルアレイの次の選択ページから読み出されたデータを前記ラッチ回路に保持させ、前記別のラッチ回路の第１の部分のデータを前記ＥＣＣ回路がＥＣＣ処理する間に第２の部分のＥＣＣ処理されたデータを外部に出力し、前記第１の部分のＥＣＣ処理されたデータを外部に出力する間に前記第２の部分のデータを前記ＥＣＣ回路によりＥＣＣ処理させ、
    前記連続読出しは、ｔＡＲＲＡＹ＋ｔＥＣＣ＜ｔＤＯＵＴで表される制約を有する第１の連続読出しである（第１の部分および第２の部分のデータはそれぞれ１／２ページのデータ、ｔＡＲＲＡＹは選択ページを読み出すのに必要な時間、ｔＥＣＣは１／２ページをＥＣＣ処理するのに必要な時間、ｔＤＯＵＴは１ページの全てのデータを出力するのに必要な時間）、半導体装置。
11. ＮＡＮＤ型のメモリセルアレイと、
    前記メモリセルアレイの選択ページからデータを読み出す読出し手段と、
    前記読出し手段によって読み出されたデータを外部に出力する出力手段と、
    データの誤り検出・訂正を行うＥＣＣ回路とを含み、
    前記読出し手段は、ビット線を介してメモリセルアレイに接続されたページバッファ／センス回路を含み、当該ページバッファ／センス回路は、メモリセルアレイの選択ページから読み出されたデータを保持するラッチ回路と、当該ラッチ回路から転送されたデータを保持する別のラッチ回路とを含み、
    前記読出し手段は、ページの連続読出しを行うとき、ページバッファ／センス回路に含まれるラッチ回路のリセットを、ビット線をプリチャージした後のＮＡＮＤストリングのディスチャージ期間中に実施し、前記出力手段が外部クロック信号に同期して前記別のラッチ回路に保持したデータを連続的に出力し、
    前記読出し手段はさらに、ページの連続読出しを行うとき、前記別のラッチ回路のデータが出力される間にメモリセルアレイの次の選択ページから読み出されたデータを前記ラッチ回路に保持させ、前記別のラッチ回路の第１の部分のデータを前記ＥＣＣ回路がＥＣＣ処理する間に第２の部分のＥＣＣ処理されたデータを外部に出力し、前記第１の部分のＥＣＣ処理されたデータを外部に出力する間に前記第２の部分のデータを前記ＥＣＣ回路によりＥＣＣ処理させ、
    前記連続読出しは、ｔＡＲＲＡＹ＜ｔＤＯＵＴ、ｔＥＣＣ＜ｔＤＯＵＴ（１／２ページ）で表される制約を有する第２の連続読出しである（第１の部分および第２の部分のデータはそれぞれ１／２ページのデータ、ｔＡＲＲＡＹは選択ページを読み出すのに必要な時間、ｔＥＣＣは１／２ページをＥＣＣ処理するのに必要な時間、ｔＤＯＵＴは１ページの全てのデータを出力するのに必要な時間、ｔＤＯＵＴ（１／２ページ）は１／２ページのデータを出力するのに必要な時間）、半導体装置。
12. 前記ページバッファ／センス回路は、電圧供給ノード、センスノード、ラッチ回路、前記電圧供給ノードと前記センスノードとの間に接続された第１の選択トランジスタ、前記センスノードとビット線との間に接続された第２の選択トランジスタ、前記センスノードと前記ラッチ回路との間に接続された第３の選択トランジスタとを含み、
    前記第１および第３の選択トランジスタを導通させ、前記第２の選択トランジスタを非導通にし、前記ラッチ回路を前記電圧供給ノードの基準電位に電気的に接続して前記ラッチ回路をリセットする、請求項８ないし１１いずれか１つに記載の半導体装置。
13. 前記読出し手段は、前記第１および第２の選択トランジスタを導通させ、前記第３の選択トランジスタを非導通にし、前記電圧供給ノードの電圧でビット線をプリチャージする、請求項１２に記載の半導体装置。

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