JP2013235642A - Ｎａｎｄ型フラッシュメモリの読み込み方法及び装置 - Google Patents

Abstract

【目的】データの出力に間隔や不連続が生じないＮＡＮＤ型フラッシュメモリの読み込み方法及び装置を提供する。
【解決手段】ＮＡＮＤ型メモリアレイに用いるページバッファは、データレジスタ及びキャッシュレジスタを含み、データレジスタ及びキャッシュレジスタは、適切に構成及び操作されることによって、連続ページ読み込み中の出力データの間隔と不連続を取り除くことができる。キャッシュレジスタは、２つの部分で構成され、キャッシュレジスタのページデータは、キャッシュメモリ部分から交互に連続出力することができる。１つのキャッシュメモリ部分を出力すると同時に、別のキャッシュメモリ部分に対して誤り訂正符号計算を行うことによって、誤り訂正符号計算の遅延を出力から取り除くことができる。データレジスタもキャッシュメモリ部分に対応する２つの部分で構成され、１つのページ部分を出力すると同時に、別のページデータ部分を転送することができる。
【選択図】図７

Description

本発明は、フラッシュメモリ（flash memory）に関するものであり、特に、ＮＡＮＤ型フラッシュメモリの読み込み方法及び装置に関するものである。

ＮＡＮＤ型フラッシュメモリは、圧倒的なコストメリットによりどんどん普及している。フラッシュメモリのコストの１つの指標としてメモリセル面積があり、メモリセル面積は通常Ｆ*２で表される。Ｆは、一般的に特徴寸法（feature size）と称され、通常は技術ノードのことを指す。つまり、５８ｎｍの技術ノードに対するＦは５８ｎｍであり、４６ｎｍの技術ノードに対するＦは４６ｎｍである。４Ｆ*２のＮＡＮＤ型フラッシュメモリセルのサイズは、例えば、ＮＯＲ型フラッシュメモリ等のその他の技術よりもはるかに小さく、ＮＯＲ型フラッシュメモリセルのサイズは、１２Ｆ*２〜１５Ｆ*２の範囲である。

フラッシュメモリのもう１つの発展は、シリアル・ペリフェラル・インタフェース（Serial Peripheral Interface, SPI）である。ＳＰＩを有するシリアルＮＯＲ型フラッシュメモリが普及した１つの要因は、低ピンカウント（low pin count, LPC）が少ないことである（例えば、単一ビットＳＰＩに用いるピン／ＣＳ、ＣＬＫ、ＤＩ、ＤＯ）。ＳＰＩを有するシリアルＮＯＲ型フラッシュは、例えば、８ピンパッケージ等の小さくて安いパッケージに実装することができるため、回路板のスペースをかなり節約することができる。しかも、ＳＰＩを有するシリアルＮＯＲ型フラッシュ製品は、ＮＯＲ型フラッシュ技術で設計され、ランダムアドレスからの高速データ取り込みを必要とする用途に適応している。セル電流が比較的大きいことから、ＮＯＲ型フラッシュでは、必然的に、高速ランダム読み込み速度が実現される。これと比較して、ＮＡＮＤ型フラッシュは初期待ち時間が比較的長いため、ＮＡＮＤ型フラッシュは、コードシャドーイング（code shadowing）を含む（ただしこれに限定されない）データのシーケンシャルアクセス（sequential access）の用途にさらに適している。ＮＡＮＤ型フラッシュのランダム読み込み速度が遅いのは、ＮＡＮＤ型フラッシュに内在する極小セル電流によるものであり、セル電流が小さいのは、ＮＡＮＤストリングに多数のセル（例えば、３２個のセル）が直列接続されているためである。

ＮＯＲ型フラッシュ技術の発展が停滞してきた後には、メモリセル面積のメリットを有することを背景に、ＳＰＩを有するシリアルＮＡＮＤ型フラッシュ製品が市場に推進してきた。図１は、単一平面構造におけるＮＡＮＤ型メモリアレイ１９及び関連するページバッファ１０を示したものである。ページバッファ１０は、データレジスタ（data register, “DR”）１６及びキャッシュレジスタ（cache register, “CR”）１４の２つのレジスタを有する。図１の構成により、キャッシュレジスタ１４及びデータレジスタ１６を使用してキャッシュ保存操作を実現し、下記の方法により読み込みスループット（thru-put）を増加させることができる。

ページ読み込み（page read, “PR”）コマンドを発した時、ページ０データは、通常、約２０μｓ内でページ１８のように示された特定ページからデータレジスタ１６に転送される。しかし、連続したＰＲコマンドを使用してメモリから順次ページを読み込むことができても、各ページを読み込む毎に２０μｓの遅延が生じる。これらの連続した２０μｓの遅延は、ページ読み込みキャッシュモード（page read cache mode, “PRCM”）コマンドを使用することによってマスクすることができる。ＰＲコマンドの後にＰＲＣＭコマンドを発した時、データレジスタ１６内のページ０データは、通常、最大３μｓの時間でキャッシュレジスタ１４に迅速に転送され、キャッシュレジスタ１４からデータバス１１にページ０データが読み出される。ＰＲＣＭコマンドを発することにより、ページ１データの次の順序のページ（図示せず）からデータレジスタ１６への転送が開始され、ページ０データのキャッシュレジスタ１４からの出力と同時に進行される。キャッシュレジスタ１４からページ０データを読み出した後、別のＰＲＣＭコマンドを発することができる。この第２ＰＲＣＭコマンドは、通常、最大３μｓの時間でデータレジスタ１６からキャッシュレジスタ１４にページ１データを転送し、ページ１データは、キャッシュレジスタ１４からデータバス１１に読み出される。第２ＰＲＣＭコマンドは、次の順序のページ（図示せず）からデータレジスタ１６にページ２データを転送し、ページ１データのキャッシュレジスタ１４からの出力と同時に進行する。このように、複数のＰＲＣＭコマンドを発することによって、順次ページが読み出される。連続ページからのデータ読み込みの間に３μｓもの間隔が存在しても、キャッシュメモリ読み込み操作によって、スループットを大きく改善することができる。

しかしながら、キャッシュメモリ読み込み操作は、誤り訂正符号（Error Correction Code, “ECC”）のオンチップ（on-chip）実装と衝突する。ＮＡＮＤ型フラッシュの固有循環（耐久性）はＮＯＲ型フラッシュほど良くないため、ＥＣＣは、通常、ＮＡＮＤ型フラッシュで使用される。ＥＣＣは、チップ内で実行されるか、あるいは、ホストコントローラにより外部で実行される。ホストコントローラの外部ＥＣＣは、ＮＡＮＤ型フラッシュのランダムなシングル（又は少数の）ビットエラーのマスクに対してかなり有効である。訂正できるビット数は、ホストコントローラが使用したＥＣＣアルゴリズム（例えば、ハミング（Hamming）、ＢＣＨ、リードソロモン（Reed-Solomon）、又は他の適切なＥＣＣアルゴリズム）の選択によって決まる。しかしながら、ホストコントローラが提供する外部ＥＣＣは、ホストに対し負担となる。最近のＮＡＮＤ型フラッシュ装置の中には、ＮＡＮＤ型フラッシュチップ自体にＥＣＣを含むものもある（ここでは“オンチップ（on-chip）ＥＣＣ”と称す）。オンチップＥＣＣは、ＥＣＣ計算を行うとともに、エラービットに対する訂正も提供する。しかしながら、ＥＣＣ計算にキャッシュレジスタを用いるＮＡＮＤ型フラッシュメモリのこれらの実施例において、キャッシュレジスタからのページデータの読み出しは、ＥＣＣ計算の処理中に同時に完了することはできない。標準のＰＲコマンドを使用してこれらのＥＣＣ ＮＡＮＤ型フラッシュメモリ装置を読み込むことができるが、ページデータをページバッファに転送する時間や、ＥＣＣを行うための待ち時間が比較的長くなる。ＥＣＣ計算時間はアルゴリズム及び実施例によって変化するが、２０μｓ程度の計算時間を要するのは珍しいことではない。この状況では、ページに対して、各ＰＲコマンドは、ページデータを読み出す前に約４０μｓの待ち時間（具体的には、ページバッファへのページデータの転送に２０μｓ、ＥＣＣ計算に２０μｓ）を要する。この遅延は、オンチップＥＣＣによる読み込みスループットの顕著な損失である。

本発明の１つの実施形態は、ＮＡＮＤ型メモリアレイからこのＮＡＮＤ型メモリアレイと関連するデータレジスタ及びキャッシュレジスタを介して複数のデータページをデータバスに出力する方法であり、ＮＡＮＤ型メモリアレイデータをデータレジスタに保存し、データレジスタが複数の部分で構成され、且つキャッシュレジスタがデータレジスタの前記部分に対応する複数の部分で構成されることと、キャッシュレジスタ部分から連続且つ交互にデータを出力することと、キャッシュレジスタ部分のうちの第１部分からデータを出力すると同時に、データレジスタの対応部分からキャッシュレジスタ部分のうち第１部分以外の部分にデータを提供し、且つそのデータに対して誤り訂正符号計算を行うことと、キャッシュレジスタ部分のうちの第２部分からデータを出力すると同時に、データレジスタの対応部分からキャッシュレジスタ部分のうち第２部分以外の部分にデータを提供し、且つそのデータに対して誤り訂正符号計算を行うこととを含む。

本発明の別の実施形態は、ページバッファを介してＮＡＮＤ型メモリアレイから出力した連続データをデータバスに出力する方法であり、ページバッファは、データレジスタと、キャッシュレジスタとを有し、前記方法は、ＮＡＮＤ型メモリアレイデータをデータレジスタに保存することと、データレジスタの第１部分からキャッシュレジスタの第１部分に第１データ部分を転送することと、キャッシュレジスタの第１部分のデータに対して第１誤り訂正符号計算を行うことと、キャッシュレジスタの第１部分からデータバスにデータを出力することと、データレジスタの第２部分からキャッシュレジスタの第２部分に第２データ部分を転送することと、キャッシュレジスタの第２部分のデータに対して第２誤り訂正符号計算を行うことと、キャッシュレジスタの第２部分からデータバスにデータを出力することとを含む。キャッシュレジスタの第１部分の出力ステップとキャッシュレジスタの第２部分の出力ステップは、連続且つ交互に行われ、第１誤り訂正符号計算を行うステップは、キャッシュレジスタの第２部分の出力ステップの間に行われ、第２誤り訂正符号計算を行うステップは、キャッシュレジスタの第１部分の出力ステップの間に行われる。

本発明の別の実施形態は、ワード線及びビット線を有するＮＡＮＤ型フラッシュメモリアレイと、ＮＡＮＤ型フラッシュメモリアレイに結合された行デコーダと、ＮＡＮＤ型フラッシュメモリアレイに結合されたデータレジスタと、データレジスタに結合されたキャッシュレジスタと、キャッシュレジスタに結合された誤り訂正回路と、キャッシュレジスタに結合された列デコーダと、行デコーダ、列デコーダ、データレジスタ、キャッシュレジスタ及び誤り訂正回路に結合された制御回路とを含むフラッシュメモリである。キャッシュレジスタは、複数の部分で構成され、データレジスタは、それぞれキャッシュレジスタ部分に対応する複数の部分で構成される。制御回路は、下記の機能：ＮＡＮＤ型フラッシュメモリアレイからデータレジスタにデータを読み込むことと、データレジスタ部分から相応するキャッシュレジスタ部分にデータを交互に転送することと、誤り訂正回路によりキャッシュレジスタ部分のデータに対して交互に誤り訂正を行い、誤り訂正処理されたデータをキャッシュレジスタ部分に提供することと、誤り訂正処理したデータをキャッシュレジスタ部分から制御回路に連続且つ交互に出力することとを実行するためのロジック及びレジスタ素子を含み、キャッシュレジスタ部分のうち特定の一部のデータに対するデータ転送機能及び誤り訂正処理によるデータ出力機能の実行は、異なる時間に実行されるのに適しており、キャッシュレジスタ部分のうち特定の一部に対する誤り訂正実行機能及び誤り訂正処理によるデータ出力機能の実行は、異なる時間に実行されるのに適する。

本発明の別の実施形態は、ＮＡＮＤ型フラッシュメモリアレイと、ＮＡＮＤ型フラッシュメモリアレイに結合された行デコーダと、ＮＡＮＤ型フラッシュメモリアレイに結合されたページデータレジスタと、伝送ゲートのページと、伝送ゲートを介してデータレジスタに結合されたページキャッシュレジスタと、キャッシュレジスタに結合された列デコーダと、行デコーダ、列デコーダ、データレジスタ、キャッシュレジスタ及び伝送ゲートに結合された制御回路とを含むＮＡＮＤ型フラッシュメモリである。伝送ゲートの第１グループ及び伝送ゲートの第２グループは、単独且つ独立して制御することができ、伝送ゲートの第２グループは、伝送ゲートの第１グループと異なる。１つの変形例において、ＮＡＮＤ型フラッシュメモリは、さらに、キャッシュレジスタに結合された誤り訂正回路を含む。

本発明によれば、ＥＣＣを用いることによって、ページデータの各部分の間又はページとブロックのページデータの間の出力に間隔や不連続性を生じさせずに、連続ページ読み込みを行うことができる。

現有技術のＮＡＮＤ型フラッシュメモリアレイ及びページバッファの実施例の概略的機能ブロック図である。 ＮＡＮＤ型メモリ装置の概略的機能ブロック図である。 ある操作条件におけるＮＡＮＤ型メモリアレイ及びページバッファの実施例の概略的機能ブロック図である。 別の操作条件における図３のＮＡＮＤ型メモリアレイ及びページバッファの実施例の概略的機能ブロック図である。 別の操作条件における図３のＮＡＮＤ型メモリアレイ及びページバッファの実施例の概略的機能ブロック図である。 別の操作条件における図３のＮＡＮＤ型メモリアレイ及びページバッファの実施例の概略的機能ブロック図である。 ＥＣＣを有する連続ページ読み込み操作のフローチャートである。 ＥＣＣを有する連続ページ読み込み操作のタイミング波形図である。

ＮＡＮＤ型メモリアレイに用いるページバッファは、適切に構成され、及び操作されることによって、初期ページ読み込みの後の連続ページ読み込み期間において、出力データの間隔と不連続を取り除くことができる。ページバッファは、ＮＡＮＤ型メモリアレイから転送されたページデータを受信するためのデータレジスタと、データレジスタから転送されたページデータを受信するためのキャッシュレジスタとを含む。データレジスタから転送されたページデータを受信する操作は、さらに、データレジスタを開放してＮＡＮＤ型メモリアレイから後続のデータページを受信するため、キャッシュレジスタから出力されたデータに間隔や不連続が生じない。ここで使用する「転送」という用語は、データがソースから目的地まで伝送されることを指し、ソース上のデータの配置には関連しないため、データは、干渉、削除、復元、書き換え、修正、又はその他の処理が行われない状態を保つことができる。キャッシュレジスタは、２つ又は２つ以上の部分で構成され、キャッシュレジスタのページデータは、キャッシュメモリ部分から交互に連続出力することができる。２つの部分で構成された場合の実施例では、例えば、部分Ａが出力され、その後Ｂ、その後Ａ、その後Ｂというように出力される。３つの部分で構成された場合の実施例では、例えば、部分Ａが出力され、その後Ｂ、その後Ｃ、その後Ａ、その後Ｂ、その後Ｃというように出力される。１つのキャッシュメモリ部分が出力されている時に、同時に、別のキャッシュメモリ部分に対してＥＣＣ計算を行うことによって、ＥＣＣ計算の遅延を出力から取り除くことができる。データレジスタもキャッシュメモリ部分の２つ又は２つ以上の部分で構成される。データレジスタ部分とキャッシュレジスタ部分の間でページデータを交互に転送することによって、１つのページ部分が出力されている時に、同時に、別のページデータ部分を転送することができるため、この方法を用いることによって、データレジスタからキャッシュレジスタへのページデータ転送遅延を出力から取り除くことができる。このように、ＥＣＣを用いることによって、ページデータの各部分の間又はページとブロックのページデータの間の出力に間隔や不連続性を生じさせずに、連続ページ読み込みを行うことができる。

連続ページ読み込み期間に、ＮＡＮＤ型メモリ装置のチップ内でＥＣＣを行うことで特にメリットとなるのが、出力に間隔や不連続が生じないことであるが、他の変形例も有用である。この種の変形例では、オンチップＥＣＣを行わずに、データレジスタ及びキャッシュレジスタがそれぞれ２つ又は２つ以上の部分で構成されたままにすることにより、出力に間隔や不連続が生じない状況で、連続ページ読み込みを行うことができる。

図２は、ＮＡＮＤアレイ４０及び関連するページバッファ３８を含むＮＡＮＤ型メモリ装置２０の概略的機能ブロック図である。ＮＡＮＤアレイ４０は、ワード（行（row））線と、ビット（列（column））線とを含み、必要なＮＡＮＤ技術はいずれもＮＡＮＤアレイ４０のメモリセルに使用することができる。ページバッファ３８は、ページデータレジスタと、ページキャッシュレジスタと、データレジスタからキャッシュレジスタにデータをコピーするためのページ伝送ゲートとを含む。適切なラッチ又はメモリ技術はいずれもデータレジスタ及びキャッシュレジスタに使用することができる。ラッチは、例えば、ＢＴＢ接続されたインバータ（back-to-back connected inverter）であってもよい。適切なゲーティング技術であれば、どの伝送ゲートを使用してもよい。伝送ゲートは、例えば、ＣＭＯＳ伝送ゲートであってもよい。例えば、伝送ゲートを接続及び操作してデータ伝送を制御する方法によって、データレジスタ及びキャッシュレジスタを必要な数の対応部分で構成することができる。例えば、対応する制御線で制御された相応する伝送ゲートグループを使用して、データレジスタ及びキャッシュレジスタを相応する部分で構成し、且つ交互に演算することができる。ページバッファ３８のデータレジスタ及びキャッシュレジスタは、同じ制御信号を２つの伝送ゲート制御線に印加することによって、従来の方法で操作することができ、又は、適切なタイミングの制御信号を伝送ゲート制御線に印加することによって、交互に操作することができる。例えば、ある実施例で、１ページが２Kバイトの２つの部分で構成されている場合、半ページ（１Ｋ）の伝送ゲートは、１つの制御線で制御することができ、別の半ページ（１Ｋ）の伝送ゲートは、別の制御線で制御することができるため、データレジスタ及びキャッシュレジスタを２つの半ページ（１Ｋ）の部分で構成することができる。２つの部分が交互に操作されることによって、ページバッファ３８が２つの部分で構成された実施例は、“ピンポン（ping pong）”バッファと称すことができる。例えば、この方法は、データレジスタ及びキャッシュレジスタをいくつかの部分で構成するもので、必要であればその他の技術を使用してもよい。

図２にさらに示すように、ＮＡＮＤ型メモリ装置２０は、メモリのプログラミング、削除、読み込みをサポートするためのその他の回路、例えば、行デコーダ３４、列デコーダ３６、Ｉ／Ｏ制御２２、ステータスレジスタ２４、コマンドレジスタ２６、アドレスレジスタ２８、ロジック制御３０、及び高圧生成器３２を含んでもよい。ＮＡＮＤ型メモリ装置２０は、任意の所望の方法で実装されてもよく、且つ従来のＮＡＮＤ型メモリ装置インターフェースを含む任意の種類のインターフェースを有してもよい。例えば、ロジック制御３０は、マルチＩＯ ＳＰＩインターフェースを含むＳＰＩ及びＱＰＩプロトコルにより実施される。ＳＰＩ及びＱＰＩインターフェース及びメモリアレイに関連する回路の別の詳細は、２００９年７月７日にJigour等により発行された米国特許第７，５５８，９００号、及び２０１１年１月１３日の中華民国台湾新竹市ウィンボンド・エレクトロニクス株式会社の公開案W25Q64DW：“SpiFlash1.8V 64M-Bit Serial Flash Memory with Dual/Quad SPI& QPI”の予備改定案Ｃを参照することができるため、これらの特許文献の全文を引用する方法で本文に取り入れる。

ＮＡＮＤ型メモリ装置２０は、単一平面ＮＡＮＤ構造において連続した読み込み操作及びオンチップＥＣＣを行うために構成及び操作されるが、この構造は単なる例であるため、構造形式を変えてもよい。ここでは２ＫＢのページサイズを実例として使用しているが、ページ及びブロックのサイズは単なる例であるため、必要であれば異なってもよい。ＮＡＮＤ型フラッシュのページは、プログラミングの粒度（例えば、２Ｋバイト）を指し、ＮＡＮＤ型フラッシュのブロックは、削除の粒度（例えば、１２８Ｋバイト）を指す。ページは、標準ＮＡＮＤ型フラッシュを読み込むデータの粒度も指す。さらに、実際のページサイズは、設計要因によって変化するため、文字上で提示した具体的なサイズに限定されない。例えば、上記の用語は、２０４８バイトのメイン領域に加えて別の６４バイトのスペア領域を含んでもよい。このスペア領域は、ＥＣＣ及びユーザーメタデータ等のその他の情報を保存するために用いられる。同様に、用語１ＫＢは、１０２４バイトのメイン領域と３２バイトのスペア領域を指す。明確にするため、ここでは単一平面構造に基づいて説明しているが、同様に多平面構造に適用してもよい。平面は、並行にＩ／Ｏ要求を取り扱う最小単位である。複数の物理平面を使用したとき、１つ又は１つ以上のワード線を共用して、メモリシステムが同時に複数のＩ／Ｏ要求を取り扱えるようにすることができる。それぞれの平面は、１ページのデータを提供し、且つ１ページサイズの対応データレジスタ及び１ページサイズの対応キャッシュレジスタを含む。ここで説明した技術を各平面に単独で応用して、各データレジスタ及びキャッシュレジスタを複数の部分で構成してもよく、又は、複数の平面に応用して、各データレジスタ及びキャッシュレジスタ自体を複数ページのデータレジスタ及びキャッシュレジスタの１つの部分としてもよい。

連続読み込みコマンドは、様々な方法で表現することができるが、一般的に、メモリアレイの全部又は必要な部分を読み終えたコマンドのことを指す。例えば、図２に示したＳＰＩを有するシリアルＮＡＮＤ型フラッシュ装置２０の場合、装置２０は、／ＣＳのＨ‐Ｌ遷移（high to low transition）と、その後の適切なクロックサイクル期間に開始アドレスを含む連続読み込みコマンドを発行することによって使用可能になる。指定した数のダミークロックサイクルの後、ＳＰＩを有するシリアルＮＡＮＤ型フラッシュ装置２０からデータが読み出される。ページやブロック境界をまたがっても間隔や不連続を生じさせずにデータを読み込むことができるため、アドレスは、オンチップアドレスカウンタ（図示せず）により自動的に増加する。

図２は、ＳＰＩインターフェースに用いる制御信号／ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、／ＷＰ、／ＨＯＬＤを示したものである。標準ＳＰＩフラッシュインターフェースは、／ＣＳ（チップ選択‐リバース）、ＣＬＫ（クロック）、ＤＩ（シリアルデータ登録シリアルデータ入力）とＤＯ（シリアルデータ出力）信号、及びオプションの信号／ＷＰ（ライトプロテクト‐リバース）と／ＨＯＬＤ（保持‐リバース）を提供する。リバース信号の意味は、単なる極性の反転であり、例えば、／ＣＳの低状態によりＳＰＩフラッシュチップが使用可能になる。標準ＳＰＩインターフェースにおける１ビットシリアルデータバス（ＤＩによるデータ入力登録及びＤＯによるデータ出力）は、簡単なインターフェースを提供するが、比較的高い読み込みスループットの実現に限られる。そのため、多ビットＳＰＩインターフェースは、デュアルスループット（２ビットインターフェース）及び／又はクワッドスループット（４ビットインターフェース）を追加でサポートすることによって、読み込みスループットを増加させるために使用される。図２は、４つのピンの機能を選択的に再定義することによって、デュアルスループットＳＰＩ及びクワッドスループットＳＰＩの操作に用いる別のデータバス信号、すなわち、Ｉ／Ｏ（０）、Ｉ／Ｏ（１）、Ｉ／Ｏ（２）及びＩ／Ｏ（３）を示したものである。クワッドスループットＳＰＩ読み込み操作において、Ｉ／Ｏ（０）により１ビット標準ＳＰＩインターフェースを用いて適切な読み込みコマンドを発することができるが、アドレス及びデータ出力に用いる後続のインターフェースは、クワッドスループット（すなわち、４ビットデータバス）に基づくものである。クワッドスループットＳＰＩの別の変形例では、Ｉ／Ｏ（０）により１ビット標準ＳＰＩインターフェースを用いて読み込みコマンド及びアドレスを提供するが、データ出力のための後続のインターフェースは、クワッドスループットに基づくものである（すなわち、４ビットデータバス）。アドレスの提供とデータの読み出しの間において、オプションのダミークロックを使用してもよい。標準ＳＰＩ読み込み操作における１ビットのデータの出力と比較して、クワッドスループットＳＰＩ読み込み操作は、１つのクロックサイクルで４ビットのデータを出力するため、４倍の読み込みスループットを提供することができる。ここでは、クワッドスループットＳＰＩ読み込み操作を使用して説明しているが、標準ＳＰＩ、デュアルスループットＳＰＩ、クワッド・ペリフェラル・インターフェース（Quad Peripheral Interface, QPI）、及びダブル転送速度（Double Transfer Rate, DTR）読み込みモードを含む（ただし、これらに限定されない）他の操作モードにも同様に適用することができる。ＱＰＩプロトコルでは、完全なインターフェース（コマンド、アドレス及びデータ出力）は、４ビットに基づいて完了する。ＤＴＲプロトコルでは、下降及び上昇ＣＬＫエッジに出力データが提供され、下降ＣＬＫエッジにしか出力データが提供されないシングル転送速度（Single Transfer Rate, STR）読み込みモードとは異なる。

図３〜図６は、データバス５１とＮＡＮＤアレイ６２、及びページバッファ５０の実施例を示したものである。ページバッファ５０は、２つの部分５６及び５７で構成されたデータレジスタ‐０（“ＤＲ‐０”）及びデータレジスタ‐１（“ＤＲ‐１”）を含む。ページバッファ５０は、さらに、２つの部分５４及び５５で構成されたキャッシュレジスタ‐０（“ＣＲ‐０”）及びキャッシュレジスタ‐１（“ＣＲ‐１”）を含む。従って、ページバッファ５０は、ＣＲ‐０ ５４及びＤＲ‐０ ５６を含む第１部分と、ＣＲ‐１ ５５及びＤＲ‐１ ５７を含む第２部分とを有する。実例において、ページバッファは、４Ｋバイトの容量を有し、２Ｋバイトの容量の２つの均等な部分に分割される。そのため、ＤＲ‐０ ５６、ＤＲ‐１ ５７、ＣＲ‐０ ５４及びＣＲ‐１ ５５のそれぞれの保存容量は、１Ｋバイトである。ＤＲは、全２Ｋバイトのデータレジスタ（すなわち、ＤＲ‐０ ５６プラスＤＲ‐１ ５７）を指し、ＣＲは、全２Ｋバイトのキャッシュレジスタ（すなわち、ＣＲ‐０ ５４プラスＣＲ‐１ ５５）を指す。異なるサイズのページバッファを使用してもよく、及び／又は、必要であればページバッファを２つの不均等な部分に分割してもよい。分割していないページバッファは１組の制御信号を必要とするが、それとは異なり、ページバッファ５０の２つの部分は、２組の制御信号が必要である。また、論理ＮＡＮＤアレイと物理ＮＡＮＤアレイの間の差異は、本発明の説明に影響しない。例を挙げて説明すると、物理アレイは１つのワード線上に２ページ（偶数の２ＫＢページと奇数の２ＫＢページ）を有するため、ワード線は４ＫＢのＮＡＮＤビットセルである。明確に説明するため、本発明の説明と図面は、論理ＮＡＮＤアレイに基づいて行う。また、ページバッファ５０は、２つの部分で構成することにより連続読み込み操作をサポートするが、変更はユーザーにとって明白であり、２ＫＢの標準ページサイズに対してプログラミング操作を完了させてもよく、２ＫＢの標準ページサイズに対して標準の読み込み操作、例えば、ページ読み込み操作が完了した後にキャッシュメモリからページデータを読み込むためのコマンドを完了させてもよい。このように、ページバッファ５０を２つの部分に分けるのは、主に連続読み込み操作に用いるためであり、このような内部分割もユーザーにとって明白である。

図３〜図６は、また、キャッシュレジスタ部分５４の内容に対して誤り訂正を行う誤り訂正回路５２（“ＥＣＣ‐０”）と、キャッシュレジスタ部分５５の内容に対して誤り訂正を行う誤り訂正回路５３（“ＥＣＣ‐１”）を示したものである。誤り訂正回路５２及び５３は、任意の所望のタイプの誤り訂正アルゴリズムに基づくことができる。

図７は、ＥＣＣでページバッファ５０を操作して、連続ページ読み込み操作を実現するためのフローチャートである。図７に示した各ブロックは、図３〜図６に示した各連続操作と関連する。図３〜図６に示した各操作に対する持続時間について例を挙げて説明し、各設計によって異なる持続時間の使用を選択することができる。

図３に示すように、連続ページ読み込みコマンドで指定された初期ページ６０（ページ‐０）をＮＡＮＤアレイ６２からＤＲ‐０及びＤＲ‐１（データレジスタ部分５６及び５７）に転送する（ブロック７０２）。この転送に関連する機能ブロックは、図面上において点で影を付けて表示する。例を挙げて説明すると、２ＫＢのデータは、配列のページ‐０であるページ６０からＤＲ‐０及びＤＲ‐１に転送される。例を挙げて説明すると、転送は、１つの２ＫＢ転送中に継続されるが、読み込み伝送ゲートの制御を適切に変更して、ＤＲ‐０及びＤＲ‐１への１ＫＢ毎の転送中に読み込みを完了させることができ、同時であっても、又は同時でなくてもよい。ページ読み込み操作の時間（すなわち、ページデータをＮＡＮＤアレイからデータレジスタに転送する時間）は、例えば、２０μｓであるが、正確な時間は、例えば、検出回路、メモリセルの種類（シングルレベルセル又はマルチレベルセル）、及び技術ノード（例えば、５０ｎｍ又は３５ｎｍ）等の設計要素によって決まる。

続いて、図４に示すように、ページデータの一部をデータレジスタ部分５６（ＤＲ‐０）からキャッシュレジスタ部分５４（ＣＲ‐０）に転送し、且つキャッシュレジスタ部分５４（ＣＲ‐０）のページデータ部分に対してＥＣＣ計算を行う（ブロック７０４）。ＤＲ‐０からＣＲ‐０への転送時間は、設計選択によって変化するが、通常範囲は、約１μｓ〜約３μｓである。誤り訂正回路５２（ＥＣＣ‐０）がＥＣＣ計算を完了するのに必要な時間は、ＥＣＣアルゴリズムの選択、内部データバス、オンチップタイミング発振器周期（on-chip timing oscillator period）、及びその他の設計要素によって決まる。例を挙げて説明すると、誤り訂正回路５２は、ＥＣＣ計算を約１２μｓで完了する。しかし、図４の時間配分は、２０μｓであり、且つＤＲ‐０からＣＲ‐０への転送時間は、２μｓであるため、誤り訂正回路５２及び５３は、設計によって、１８μｓ又はさらに短い時間内に完了させることができる。

ＥＣＣ計算でＥＣＣエラーを検出した場合、ＥＣＣ‐０ブロックはＥＣＣ計算中に、訂正されたデータを用いてＣＲ‐０のエラーデータに上書きする。場合によっては、ＥＣＣ計算で検出したエラー情報は、ＥＣＣ計算中にＥＣＣ‐０に保存され、且つＥＣＣ計算中に訂正されたデータを用いてＣＲ‐０のエラーデータに上書きしなくてもよい。又は、ＥＣＣ計算で測定したエラー情報は、ＥＣＣ計算中にＥＣＣ‐０に保存され、且つＥＣＣ計算中に訂正されたデータを用いてＣＲ‐０のエラーデータに上書きしてもよい。ＥＣＣ‐０に保存されたエラー情報は、エラーデータのアドレス、及びエラーデータと予測した（正確な）データを含む。例えば、ハミングＥＣＣアルゴリズム、ＢＣＨ ＥＣＣアルゴリズム、リード‐ソロモンアルゴリズム、及びその他のアルゴリズムを含む様々なアルゴリズムが使用に適している。明確に説明するため、図３〜図６において、ＣＲ‐０及びＣＲ‐１とそれぞれ接続される２つの異なるＥＣＣブロックＥＣＣ‐０〜ＥＣＣ‐１を示したが、１つのＥＣＣブロックを使用してＣＲ‐０及びＣＲ‐１の両方と接続してもよい。１つのＥＣＣブロックを使用した場合、ダイサイズが減ることにより比較的有利な設計もある。一方、ＥＣＣ回路のゲート数が少ない場合、例えば、数百個のゲートであれば、ＥＣＣブロックの面積をより小さくする（例えば、約０．１ｍｍ²〜約０．２ｍｍ²）ことができるため、２つの異なるブロック（例えば、ＥＣＣ‐０及びＥＣＣ‐１）の使用が適切な設計選択になる。

続いて、図５に示すように、様々な基本的同時操作が発生する。その中の１つの操作（図７のブロック７０６）では、キャッシュレジスタ部分５４（ＣＲ‐０）の既にＥＣＣ計算されたページ‐０データを送信して、データバス５１により出力する。図５には、データバス５１から出力ポートへの経路を図示していないが、このような経路は本分野に属する技術者にとって周知である。図４のＥＣＣ計算が完了して初めてデータを出力するための送信準備ができるため、図３及び図４に示した操作は、初期待ち時間とみなされる。しかし、ＣＲ‐０中のデータは既にＥＣＣ計算が完了しているため、図５のＣＲ‐０のデータは出力するための送信準備ができている。例えば、クワッドスループットＳＰＩ連続読み込み操作の場合、各クロックサイクルで４ビットのデータ出力を送信することができる。４ビットのデータ幅は、ニブル（nibble）とも称される。クロック周波数が１００ＭＨｚであるものと仮定すると、約２０μｓ（数１）においてＣＲ‐０データ（１ＫＢ）を送信することができ、図５の操作で仮定した２０μｓと一致する。

［数１］
ＣＲ‐０データ（１ＫＢ）を読み出す時間：１ＫＢ×（８ビット／Ｂ）×１（ニブル／４ビット）×（１／１００ＭＨｚ）＝２０μｓ

各ステップの２０μｓは説明の都合上、簡単にしたものであるが、数２に基づいて、ＣＲ‐０を読み出すためのより実際の時間を１０４ＭＨｚクロック及び１０２４ＢのＣＲ‐０データから１９．６９μｓと算出されるため、２０μｓの指数は妥当な近似である。

［数２］
ＣＲ‐０（１０２４Ｂ）を読み出す時間：１０２４Ｂ×（８ビット／Ｂ）×１（ニブル／４ビット）×（１／１０４ＭＨｚ）＝１９．６９μｓ

キャッシュレジスタ部分５４から送信された図５の出力は、初期待ち時間の後の第１出力であるが、図５と図６を比較すると分かるように、データは連続ピンポン式でＣＲ‐０及びＣＲ‐１から継続して送信され、データの送信中に間隔や不連続は生じない。言い換えると、必要な量のデータを受信した時にユーザーがクロックの送信を停止させるまで、初期待ち時間の後のクワッドスループットＳＰＩ連続読み込み操作の各クロックサイクルでは４ビットのデータが送信される。各ページに対して読み出せるデータは、２０４８バイトのメインページ領域だけでなく、６４バイトのスペア領域も含む。

図５にさらに示すように、別の基本的同時操作において、データレジスタ部分５７（ＤＲ‐１）の一部のページデータをキャッシュレジスタ部分５５（ＣＲ‐１）に転送し、キャッシュレジスタ部分５５（ＣＲ‐１）の一部のページデータに対してＥＣＣ計算を行う（図７のブロック７０８）。ＤＲ‐１からＣＲ‐１への転送時間は、設計選択によって変化するが、通常範囲は、約１μｓ〜３μｓである。誤り訂正回路５３（ＥＣＣ‐１）を完了させるのに必要な時間は、ＥＣＣアルゴリズムの選択、内部データバス、オンチップタイミング発振器周期、及びその他の設計要素によって決まる。例を挙げて説明すると、誤り訂正回路５２は、ＥＣＣ計算を約１２μｓで完了するが、ＣＲ‐０データを送信する時間が２０μｓで、ＤＲ‐１からＣＲ‐１への転送時間が２μｓであると仮定すると、誤り訂正回路５２及び５３は、設計によって、ＥＣＣ計算を１８μｓ又はさらに短い時間内に完了させることができる。

図５にさらに示すように、別の基本的同時操作において、次の順序２ＫＢページ６１（ページ１）をＮＡＮＤアレイ６２からデータレジスタ部分５６及び５７（ＤＲ‐０及びＤＲ‐１）に転送する（図７のブロック７１０）。この転送は、ほぼブロック７０８に示した操作と同時に行われるが、ＤＲ‐１からＣＲ‐１への転送の後に開始される。例を挙げて説明すると、転送は、１つの２ＫＢ転送中に行われるが、読み込み伝送ゲートの制御を適切に変更して、ＤＲ‐０及びＤＲ‐１の１ＫＢ毎の転送中に読み込みを完了させることができ、この転送は、同時であっても、あるいは同時でなくてもよい。ページ読み込み操作の時間は、例えば、２０μｓであるが、正確な時間は、例えば、検出回路、セルの種類、及び技術ノード等の設計要素によって変化する。

図５では、各操作が基本的同時進行である場合を示したが、本発明で説明した教示に基づいて出力データの間隔及びその他の不連続を回避できれば、全ての操作が同時進行である必要はない。

続いて、図６に示すように、様々な基本的同時操作が発生する。その中の１つの操作（図７のブロック７１２）では、キャッシュレジスタ部分５５（ＣＲ‐１）の既にＥＣＣ計算を行ったページ‐０データを送信して、データバス５１により出力する。クロック周波数が１００ＭＨｚと仮定すると、約２０μｓにおいてＣＲ‐１データ（１ＫＢ）を送信することができる。

図６にさらに示すように、別の基本的同時操作において、データレジスタ部分５６（ＤＲ‐０）の一部のページデータをキャッシュレジスタ部分５４（ＣＲ‐０）に転送し、キャッシュレジスタ部分５４（ＣＲ‐０）の一部のページデータに対してＥＣＣ計算を行う（図７のブロック７１４）。これらの操作は、基本的に、図４の関連説明において既に説明済みである。

間隔及びその他の不連続を回避するため、図６では、各操作が基本的同時進行である場合を示したが、操作のタイミングが禁止的であり、且つ出力中の不連続が許容可能なものであれば、これらの操作を同時進行する必要はない。

連続ページ読み込み操作は、ブロック７０６に折り返して継続し、クロックを止めることによって停止する。又は、連続ページ読み込みコマンドを変更して、予め定められた数のページ読み込みの後で、若しくは設計者が必要とする他の方法で停止してもよい。

有利なこととして、連続ページ読み込みコマンドがシングルコマンドである場合、ページ又はブロック境界に間隔又はその他の不連続を生じさせずに、ＮＡＮＤ型メモリセルの全て又は必要な部分を読み終えることができる。これは、“ピンポン”式でデータを読み出すことによって、つまり、ＣＲ‐０及びＣＲ‐１から交互に読み込むことによって実現する。基本的に、図５及び図６に示した操作は、ＮＡＮＤ型メモリセルの全て又は必要な部分を読み込むまで繰り返される。初期待ち時間の後、ＣＲ‐０からの１ＫＢデータの出力が送信され、続いて、連続してＣＲ‐１からの１ＫＢデータの出力が送信され、続いて、連続してＣＲ‐０からの１ＫＢデータの出力が送信され、続いて、連続してＣＲ‐１からの１ＫＢデータの出力が送信されるというように、ユーザーが必要なデータを受信してクロックを停止するまで、ピンポン式で行われる。

ページアドレスは、ＮＡＮＤ型フラッシュメモリ装置のアドレスカウンタにより自動的に増加する。図３及び図４に示した操作は、初期待ち時間を構成するものであり、上述した他のタイミングと一致して、約４０μｓである。初期待ち時間の後、クワッドスループットＳＰＩ読み込みの実例では、ユーザーがクロックを停止するまで、各クロックサイクル中に４ビットのデータが送信される。ピンポン操作は、第１ページバッファ部分と第２ページバッファ部分の間で発生し、第２ページバッファ部分に対してＥＣＣ計算を行うと同時に、第１ページバッファ部分がデータの出力を送信し、且つ第１ページバッファ部分に対してＥＣＣ計算を行うと同時に、第２ページバッファ部分がデータの出力を送信する。

図８は、ＥＣＣによる連続ページ読み込み操作のタイミングチャートである。ページ読み込み（ＰＲ）時間、及びデータを第１キャッシュレジスタ部分からデータバス（ＣＲ‐０）に送信し、データを第２キャッシュレジスタ部分からデータバス（ＣＲ‐１）に送信するための時間は、それぞれ約２０μｓである。ＥＣＣ計算時間が１２μｓであり、ＤＲからＣＲへの転送時間が２μｓであると仮定すると、ページ読み込み操作に必要な時間が２６μｓにまで達しても、連続した読み込み操作を維持することができる。点線の波形を追加することにより、ページ読み込み時間の潜在的増加（２０μｓから２６μｓまで）を示す。従って、ＥＣＣ計算時間とページ読み込み時間の間には、取引する機会が存在する、つまり、ＥＣＣ計算に必要な時間が多ければ、ページ読み込み時間を短く設計することができ、同時に、ページ読み込み時間に必要な時間が多ければ、ＥＣＣ計算時間を短く設計することができる。

ここで使用した“連続読み込み”操作は、ＰＲＣＭコマンドを発する典型的な“順序読み込み”操作とは異なる。ＰＲＣＭコマンドは、オンチップＥＣＣをサポートせず、ページ境界で出力データの約３μｓの待ち期間をもたらす。有利なこととして、ここで使用したように、連続読み込みは、オンチップＥＣＣをサポートし、出力データのこのような間隔及び不連続を全て取り除くことができる。

しかしながら、互換性やその他の原因を必要とした場合、本発明で説明した教示に基づいて変更されたＰＲＣＭコマンドを使用して、オンチップＥＣＣをサポートする一連の読み込み操作を実施してもよい。ここで、ピンポンページバッファ３８（図２）のような２つの部分のページバッファに対し、変更されたＰＲＣＭコマンドの説明を行うが、この設定は、２つ以上の部分を有するページバッファにも適用される。１つの実施例において、変更されたＰＲＣＭコマンドが、キャッシュレジスタの１つの部分（例えば、ＣＲ‐０）がＥＣＣ処理されたデータを含むと仮定した場合、キャッシュレジスタの別の部分（例えば、ＣＲ‐１）は、ＥＣＣ処理されたデータを含んでもよいし、ＥＣＣ処理されたデータを含まなくてもよい。変更されたＰＲＣＭコマンドが、さらに、データレジスタが対応部分ＤＲ‐０及びＤＲ‐１を含み、且つ少なくともＤＲ‐１が有効なページデータを含むと仮定する。変更されたＰＲＣＭコマンドは、ＣＲ‐０のデータを出力し、この時間の間に、ＤＲ‐１からのデータをＣＲ‐１にコピーして、それからＣＲ‐１のデータに対してＥＣＣを行う。ＣＲ‐１のデータに対してＥＣＣを行うと同時に、ＮＡＮＤ型メモリアレイから次のデータページを読み込み、ＤＲ‐０及びＤＲ‐１に保存する。ＣＲ‐０からのデータ出力が完了した時、その後、間隔又は不連続があった場合は、ＣＲ‐１からデータが出力される。ＣＲ‐１のデータが出力されている時、且つページ読み込みが既に完了した後、ＤＲ‐０からのデータをＣＲ‐０にコピーして、且つＣＲ‐０のデータに対してＥＣＣを行う。ＣＲ‐０のデータに対するＥＣＣは、ＣＲ‐１からの出力が完了する前に完了する。この時、ＣＲ‐０は、ＥＣＣ処理されたデータを含み、ＤＲ‐１は、有効なページデータを含む。これらは、次の変更されたＰＲＣＭコマンドの初期条件である。

様々な技術を用いて、変更されたＰＲＣＭコマンドに対してページバッファを初期化することができる。これらの技術は、変更された連続読み込みコマンドと一緒に使用してもよい。キャッシュレジスタ全体がＥＣＣ処理されたデータを含むと仮定するか、又は、変更されたＰＲＣＭコマンドの場合では、ＣＲ‐０がＥＣＣ処理されたデータを含み、且つＤＲ‐１が有効なページデータを含むと仮定することにより、連続読み込みコマンドを変更して、初期待ち時間を回避することができる。変更された連続読み込みコマンドは、ユーザーがコマンド、アドレス及びオプションのダミークロックを提供した後すぐに、初期待ち時間なしでデータを出力することができる。１つの初期化技術において、完全な初期化コマンドにより、データレジスタのページ読み込み、データレジスタからキャッシュレジスタへのデータの転送、及びキャッシュレジスタの全体のＥＣＣ訂正が行われる。ＥＣＣ処理に必要な時間は、この技術がもたらす遅延により、約６０μｓに近づけることができる。別の技術では、部分的初期化コマンドにより、データレジスタのページ読み込み、データレジスタからキャッシュレジスタへのデータの転送、及びキャッシュレジスタの一部のみのＥＣＣ訂正が行われる。ＥＣＣ処理に必要な時間は、この技術がもたらす遅延により、約４０μｓに近づけることができる。

また、別の変形例において、２つ以上の部分、例えば、３つ、４つ、又はそれ以上の部分を用いて、キャッシュレジスタ及びデータレジスタを構成し、各操作を交互に実施してもよい。

以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲及び、それと均等な領域を基準として定めなければならない。

１０ ： ページバッファ
１１ ： データバス
１４ ： キャッシュレジスタ
１６ ： データレジスタ
１８ ： ２Ｋバイトのページ
１９ ： １ＧビットのＮＡＮＤアレイ
２０ ： ＮＡＮＤ型フラッシュメモリ装置
２２ ： Ｉ／Ｏ制御
２４ ： ステータスレジスタ
２６ ： コマンドレジスタ
２８ ： アドレスレジスタ
３０ ： ロジック制御
３２ ： 高圧生成器
３４ ： 行デコーダ
３６ ： 列デコーダ
３８ ： ピンポンページバッファ
４０ ： ＮＡＮＤアレイ
５０ ： ページバッファ
５１ ： データバス
５２、５３ ： 誤り訂正回路
５４、５５ ： キャッシュレジスタ部分
５６、５７ ： データレジスタ
６０、６１ ： ページ
６２ ： ＮＡＮＤアレイ
７００〜７１４ ： 本発明の実施形態の連続ページ読み込み操作のフローチャートの各ブロック

Claims (18)

1. ＮＡＮＤ型メモリアレイから前記ＮＡＮＤ型メモリアレイと関連するデータレジスタ及びキャッシュレジスタを介して複数のデータページをデータバスに出力する方法であって、
   前記データレジスタは、前記ＮＡＮＤ型メモリアレイに保存されたデータを保存する構成であって、複数の部分で構成され、
   前記キャッシュレジスタは、前記データレジスタの前記部分に対応する複数の部分で構成され、
   前記キャッシュレジスタ部分から連続且つ交互にデータを出力することと、
   前記キャッシュレジスタ部分のうち第１部分からデータを出力すると同時に、前記データレジスタの対応部分から前記キャッシュレジスタ部分のうち前記第１部分以外の部分にデータを提供し、且つ前記データに対して誤り訂正符号計算を行うことと、
   前記キャッシュレジスタ部分のうち第２部分からデータを出力すると同時に、前記データレジスタの対応部分から前記キャッシュレジスタ部分のうち前記第２部分以外の部分にデータを提供し、且つ前記データに対して誤り訂正符号計算を行うことと
   を含む方法。
2. 前記キャッシュレジスタ部分のうち第３部分からデータを出力すると同時に、前記データレジスタの対応部分から前記キャッシュレジスタ部分のうち前記第３部分以外の部分にデータを提供し、且つ当該データに対して誤り訂正符号計算を行うことをさらに含む請求項１に記載の方法。
3. ページバッファを介してＮＡＮＤ型メモリアレイから出力した連続データをデータバスに出力する方法であって、前記ページバッファが、データレジスタと、キャッシュレジスタとを有し、前記方法は、
   ＮＡＮＤ型メモリアレイデータを前記データレジスタに保存することと、
   前記データレジスタの第１部分から前記キャッシュレジスタの第１部分に第１データ部分を転送することと、
   前記キャッシュレジスタの第１部分のデータに対して第１誤り訂正符号計算を行うことと、
   前記キャッシュレジスタの第１部分から前記データバスにデータを出力することと、
   前記データレジスタの第２部分から前記キャッシュレジスタの第２部分に第２データ部分を転送することと、
   前記キャッシュレジスタの第２部分のデータに対して第２誤り訂正符号計算を行うことと、
   前記キャッシュレジスタの第２部分から前記データバスにデータを出力することと
   を含み、
   前記キャッシュレジスタの第１部分の出力ステップと前記キャッシュレジスタの第２部分の出力ステップが、連続且つ交互に行われ、
   前記第１誤り訂正符号計算を行うステップが、前記キャッシュレジスタの第２部分の出力ステップの間に行われ、
   前記第２誤り訂正符号計算を行うステップは、前記キャッシュレジスタの第１部分の出力ステップの間に行われる方法。
4. 前記第１データ部分の転送ステップ及び前記第１誤り訂正符号計算を行うステップが、前記キャッシュレジスタの第２部分のデータ出力ステップの間に行われ、
   前記第２データ部分の転送ステップ及び前記第２誤り訂正符号計算を行うステップが、前記キャッシュレジスタの第１部分のデータ出力ステップの間に行われる請求項３に記載の方法。
5. 前記第１データ部分の転送ステップ及び前記第２データ部分の転送ステップ期間以外の期間に、前記ＮＡＮＤ型メモリアレイから前記データレジスタにデータページを読み取ることをさらに含む請求項４に記載の方法。
6. 前記キャッシュレジスタの第１及び第２部分の出力ステップが、ユーザーが発した連続読み込みコマンドに応答してユーザーが発したクロックサイクルにより計時された時、前記方法が、さらに、前記ユーザーが発したクロックサイクルの各連続クロックサイクルにおいて、前記キャッシュレジスタの第１及び第２部分の出力ステップに基づいて、データを連続して出力することを含む請求項４に記載の方法。
7. 前記データを連続して出力するステップが、前記ユーザーが発した連続読み込みコマンドの初期待ち時間周期の後から開始され、
   前記初期待ち時間周期が、データページを前記ＮＡＮＤ型メモリアレイから前記データレジスタに読み込むための時間及び誤り訂正符号計算時間を含む請求項６に記載の方法。
8. 前記キャッシュレジスタの第１部分の出力ステップ及び前記キャッシュレジスタの第２部分の出力ステップが、交互に繰り返される請求項４に記載の方法。
9. 前記キャッシュレジスタの第１及び第２部分の出力ステップが、ユーザーが発した連続読み込みコマンドに応答してユーザーが発したクロックサイクルにより計時された時、前記方法が、さらに、前記ユーザーが発したクロックサイクルの各連続クロックサイクルにおいて、前記キャッシュレジスタの第１及び第２部分の出力ステップに基づいて、交互に連続してデータを出力することを含む請求項８に記載の方法。
10. 前記データを連続して出力するステップが、前記ユーザーが発した連続読み込みコマンドの初期待ち時間周期の後から開始され、前記初期待ち時間周期が、データページを前記ＮＡＮＤ型メモリアレイから前記データレジスタに読み込むための時間及び誤り訂正符号計算時間を含む請求項９に記載の方法。
11. 前記第１及び第２誤り訂正符号計算を行うステップのうち少なくとも１つが、訂正されたデータによりエラーデータを上書きすることを含む請求項３に記載の方法。
12. 前記第１及び第２誤り訂正符号計算を行うステップのうち少なくとも１つが、訂正されたデータによりエラーデータを上書きすることを含む請求項４に記載の方法。
13. 前記ページ読み込みステップ、前記第１誤り訂正符号計算を行うステップ、及び前記第２誤り訂正符号計算を行うステップの時間が、前記キャッシュレジスタの第１及び第２部分の出力ステップの時間よりも短い請求項５に記載の方法。
14. ＮＡＮＤ型フラッシュメモリアレイと、
    前記ＮＡＮＤ型フラッシュメモリアレイに結合された行デコーダと、
    前記ＮＡＮＤ型フラッシュメモリアレイに結合されたデータレジスタと、
    前記データレジスタに結合されたキャッシュレジスタと、
    前記キャッシュレジスタに結合された誤り訂正回路と、
    前記キャッシュレジスタに結合された列デコーダと、
    前記行デコーダ、前記列デコーダ、前記データレジスタ、前記キャッシュレジスタ及び前記誤り訂正回路に結合された制御回路と
    を含み、
    前記キャッシュレジスタが、複数の部分で構成されるとともに、前記データレジスタが、それぞれ前記キャッシュレジスタ部分に対応する複数の部分で構成され、
    前記制御回路が、下記の機能を実行するためのロジック及びレジスタ素子を含み、
    前記ＮＡＮＤ型フラッシュメモリアレイから前記データレジスタにデータを読み込むことと、
    前記データレジスタ部分から相応するキャッシュレジスタ部分にデータを交互に転送することと、
    前記誤り訂正回路により前記キャッシュレジスタ部分のデータに対して交互に誤り訂正を行い、誤り訂正処理されたデータを前記キャッシュレジスタ部分に提供することと、
    前記誤り訂正処理されたデータを前記キャッシュレジスタ部分から前記制御回路に連続且つ交互に出力することと
    を含み、
    前記キャッシュレジスタ部分のうち特定の一部の前記データに対する前記データ転送機能及び前記誤り訂正処理によるデータ出力機能の実行が、異なる時間に実行されるのに適し、
    前記キャッシュレジスタ部分のうち特定の一部に対する前記誤り訂正実行機能及び前記誤り訂正処理によるデータ出力機能の実行が、異なる時間に実行されるのに適したフラッシュメモリ。
15. ＮＡＮＤ型フラッシュメモリアレイと、
    前記ＮＡＮＤ型フラッシュメモリアレイに結合された行デコーダと、
    前記ＮＡＮＤ型フラッシュメモリアレイに結合されたページデータレジスタと、
    伝送ゲートのページと、
    前記伝送ゲートを介して前記データレジスタに結合されたページキャッシュレジスタと、
    前記キャッシュレジスタに結合された列デコーダと、
    前記行デコーダ、前記列デコーダ、前記データレジスタ、前記キャッシュレジスタ及び前記伝送ゲートに結合された制御回路と
    を含み、
    前記伝送ゲートの第１グループ及び前記伝送ゲートの第２グループが、単独且つ独立して制御することができ、前記伝送ゲートの第２グループが、前記伝送ゲートの第１グループと異なるＮＡＮＤ型フラッシュメモリ。
16. 前記キャッシュレジスタに結合された誤り訂正回路をさらに含み、前記制御回路が、前記誤り訂正回路にさらに結合された請求項１５に記載のＮＡＮＤ型フラッシュメモリ。
17. 前記伝送ゲートのページの基本的に半分が、前記第１グループに配置され、前記伝送ゲートのページの基本的に半分が、前記第２グループに配置された請求項１６に記載のＮＡＮＤ型フラッシュメモリ。
18. 前記制御回路が、下記の機能を実行するためのロジック及びレジスタ素子を含み、
    前記ＮＡＮＤ型フラッシュメモリアレイから前記データレジスタにデータを読み込むことと、
    前記データレジスタから前記キャッシュレジスタの前記伝送ゲートの第１グループ及び前記伝送ゲートの第２グループに対応する第１及び第２部分にデータを交互に転送することと、
    前記誤り訂正回路により前記キャッシュレジスタのデータの前記第１及び第２部分に対して交互に誤り訂正を行い、誤り訂正処理されたデータに対応する第１及び第２部分を前記キャッシュレジスタに提供することと、
    前記誤り訂正処理されたデータの前記第１及び第２部分を前記キャッシュレジスタから前記制御回路に連続且つ交互に出力することと
    を含み、
    前記キャッシュレジスタのデータの前記第１部分に対する前記データ転送機能及び前記誤り訂正を行う機能の実行が、前記キャッシュレジスタにおける誤り訂正処理されたデータの前記第２部分に対する前記誤り訂正処理されたデータ出力機能の期間に実行されるのに適し、
    前記キャッシュレジスタのデータの前記第２部分に対する前記データ転送機能及び誤り訂正実行機能の実行が、前記キャッシュレジスタにおける誤り訂正処理されたデータの前記第１部分に対する前記誤り訂正処理されたデータ出力機能の期間に実行されるのに適した請求項１７に記載のＮＡＮＤ型フラッシュメモリ。

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