KR102200489B1

KR102200489B1 - 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치

Info

Publication number: KR102200489B1
Application number: KR1020140065921A
Authority: KR
Inventors: 장동수; 이태성
Original assignee: 삼성전자주식회사
Priority date: 2014-05-30
Filing date: 2014-05-30
Publication date: 2021-01-11
Also published as: US9773566B2; US9576626B2; US20150348605A1; KR20150138933A; US20170125115A1

Abstract

본 발명에 따른 비휘발성 메모리 장치는, 데이터 패스; 및 상기 데이터 패스에 연결되는 복수의 레지스터들로 구성된 FIFO 메모리를 포함하고, 상기 복수의 레지스터들은 데이터 패스 입력 클록들에 응답하여 상기 데이터 패스로부터 데이터를 순차적으로 입력받고, 데이터 패스 출력 클록들에 응답하여 상기 입력된 데이터를 순차적으로 입출력 패드로 출력하고, 상기 데이터 패스 출력 클록들은 상기 데이터 패스 입력 클록들을 상기 데이터 패스에 대응하는 지연 시간만큼 지연시킨 클록들이다.

Description

비휘발성 메모리 장치 및 그것을 포함하는 저장 장치{NONVOLATILE MEMORY DEVICE AND STORAGE DEVICE HAVING THE SAME}

본 발명은 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치에 관한 것이다.

일반적인 파이프라인 구조는 파이프 레지스터(pipe register)가 칩(chip)의 여러 부분에 흩어져 존재한다. 따라서, 파이프 레지스터가 존재하는 포인트(point)마다 마진(margin)을 확보해야 한다. 만일, 한 군데라도 마진이 부족한 부분이 있으면, 이 부족한 부분이 전체 파이프라인의 성능을 결정하게 된다.

메모리의 특성상 읽기 동작시 클록 신호는 어레이 방향으로 전달되고, 데이터는 입출력 핀(IO pin) 방향으로 전달된다. 즉, 클록 신호와 데이터의 전달 방향이 역행하는 구조이다. 따라서 한 포인트의 마진을 확보하기 위해 클록 시점을 변경하면, 다음 단에서 데이터가 도착하는 시점이 변경된다. 이에, 구조적으로 마진 튜닝(margin tuning)의 난이도가 높다. 또한, 동작 속도가 증가할수록 파이프라인 단의 개수도 증가됨으로써, 설계 난이도는 더욱 증가한다.

본 발명의 목적은 고속 동작에 유리한 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치를 제공하는데 있다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 웨이브 파이프라인 구조의 데이터 패스; 복수의 데이터 패스 입력 클록들; 복수의 데이터 패스 출력 클록들; 및 상기 복수의 데이터 패스 입력 클록들에 응답하여 상기 데이터 패스에 전송된 데이터 저장하고, 상기 복수의 데이터 패스 출력 클록들에 응답하여 상기 저장된 데이터를 입출력 패드로 출력하는 FIFO 메모리를 포함한다.

실시 예에 있어서, 상기 데이터 패스 입력 클록들은 내부 클록을 이용하여 발생된다.

실시 예에 있어서, 상기 FIFO 메모리는 복수의 레지스터들을 포함하고, 상기 복수의 레지스터들 각각에 입력되는 상기 데이터 패스 입력 클록들을 발생하는 데이터 패스 입력 클록 발생기를 더 포함한다.

실시 예에 있어서, 상기 내부 클록을 사전에 결정된 시간 동안 지연시키는 지연 트림 회로를 더 포함하고, 상기 지연 트림 회로로부터 출력되는 상기 지연된 내부 클록이 상기 데이터 패스 입력 클록 발생기에 입력된다.

실시 예에 있어서, 지연 시간만큼 상기 내부 클록의 레이턴시를 카운팅하고, 상기 지연 시간만큼 지연된 내부 클록을 이용하여 상기 복수의 레지스터들 각각에 입력되는 상기 복수의 데이터 패스 출력 클록들을 발생하는 데이터 패스 출력 클록 발생기를 더 포함한다.

실시 예에 있어서, 상기 내부 클록은 상기 비휘발성 메모리 장치의 외부로부터 입력된 외부 클록을 이용한다.

실시 예에 있어서, 상기 복수의 레지스터들은 상기 입출력 패드들 중 어느 하나에 군집 배치된다.

실시 예에 있어서, 상기 파이프라인 구조의 레이턴시만큼의 상기 내부 클록을 발생하는 내부 클록 발생기를 더 포함한다.

실시 예에 있어서, 상기 복수의 레지스터들 각각은, 래치; 상기 복수의 데이터 패스 입력 클록들 중 어느 하나 및 상기 어느 하나의 데이터 패스 입력 클록의 반전 클록에 응답하여 상기 데이터를 패스를 상기 래치에 연결하는 제 1 트랜스게이트 회로; 및 상기 복수의 데이터 패스 출력 클록들 중 어느 하나 및 상기 어느 하나의 데이터 패스 출력 클록의 반전 클록에 응답하여 상기 래치의 데이터를 상기 입출력 패드로 출력하는 제 2 트랜스게이트 회로를 포함한다.

실시 예에 있어서, 상기 데이터 패스에 연결되고, 기대 데이터와 상기 데이터의 패스에 전송된 데이터를 비교하는 비교 로직을 더 포함한다.

본 발명의 실시 예에 따른 메모리 셀 어레이; 상기 메모리 셀 어레이와 비트라인을 통해 연결된 복수의 페이지 버퍼들; 및 상기 복수의 페이지 버퍼들에 데이터 라인들을 통해 연결된 파이프라인 출력단을 포함하고, 상기 파이프라인 출력단은, 각각이 상기 복수의 페이지 버퍼들에 웨이브 파이프라인 구조로 연결된 복수의 제 1 레지스터들을 포함하는 복수의 제 1 파이프라인 출력단들; 상기 복수의 제 1 파이프라인 출력단들로부터 출력되는 데이터 중 어느 하나를 선택하는 데이터 멀티플렉스; 및 상기 데이터 멀티플렉스에 상기 웨이브 파이프라인 구조로 연결된 복수의 제 2 레지스터들을 포함하는 적어도 하나의 제 2 파이프라인 출력단을 포함한다.

실시 예에 있어서, 상기 제 1 파이프라인 출력단들과 상기 멀티플렉스 사이에 연결되고, 상기 제 1 파이프라인 출력단의 출력 데이터와 기대 데이터를 비교하는 비교 로직들을 더 포함한다.

실시 예에 있어서, 상기 비교 로직들 각각은 상기 데이터 라인들 중 적어도 하나에 전송되는 데이터의 무결성을 체크한다.

실시 예에 있어서, 상기 적어도 하나의 제 2 파이프라인 출력단은 입출력 패드들에 연결된다.

실시 예에 있어서, 상기 복수의 제 2 레지스터들은 대응하는 상기 입출력 패드들에 분산 배치된다.

실시 예에 있어서, 상기 복수의 제 2 레지스터들은 상기 입출력 패드들 중 어느 하나에 군집 배치된다.

실시 예에 있어서, 상기 입출력 패드들에 연결되고, 상기 제 2 파이프라인 출력단의 레지스터들 각각으로부터 분리된 데이터 라인들을 통하여 데이터를 입력 받고, 데이터 먹스 신호에 응답하여 어느 하나를 상기 입출력 패드들에 전송하는 데이터 멀티플렉스를 더 포함한다.

실시 예에 있어서, 외부 클록을 내부 클록으로 이용하고, 상기 파이프라인 출력단의 레이턴시만큼의 시간 동안에 상기 내부 클록을 발생하는 내부 클록 발생기를 더 포함한다.

실시 예에 있어서, 상기 내부 클록의 레이턴시를 카운팅하는 적어도 하나의 레이턴시 카운터; 및 상기 제 1 파이프라인 출력단들로부터 출력되는 출력 클록들 중 어느 하나를 상기 적어도 하나의 제 2 파이프라인 출력단의 입력 클록으로 이용하는 클록 멀티플렉스를 더 포함한다.

실시 예에 있어서, 어레이 선택 신호에 응답하여 상기 제 1 파이프라인 출력단들 중 어느 하나에 상기 내부 클록을 제공하지는 결정하는 클록 입력 선택기를 더 포함한다.

본 발명의 실시 예에 따른 저장 장치는, 웨이브 파이프라인 구조의 데이터 패스; 복수의 서로 다른 데이터 패스 입력 클록들; 복수의 서로 다른 데이터 패스 출력 클록들; 각각이 상기 복수의 서로 다른 데이터 패스 입력 클록들에 응답하여 상기 데이터 패스에 전송된 데이터를 저장하고, 상기 복수의 서로 다른 데이터 패스 출력 클록들에 응답하여 상기 저장된 데이터를 입출력 패드로 출력하는 복수의 레지스터들; 상기 복수의 레지스터들에 연결된 복수의 파이프라인 출력단; 및 고속 모드 혹은 저속 모드에 따라 상기 복수의 레지스터들을 선택적으로 활성화시키는 메모리 제어기를 포함한다.

상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치는 웨이브 파이프라인 구조의 데이터 패스를 구비함으로써, 고속 동작 모드에 유리하고, 또한, 복수의 파이프라인 출력단들을 구비함으로써 데이터 무결성 체크를 완벽하게 지원할 수 있다.

도 1은 본 발명의 개념을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 다른 출력 버퍼 회로의 파이프라인 출력단에 대한 제 1 실시 예를 예시적으로 보여주는 도면이다.
도 4는 도 3에 도시된 레지스터를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 다른 출력 버퍼 회로의 파이프라인 출력단에 대한 제 2 실시 예를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 다른 출력 버퍼 회로의 파이프라인 출력단에 대한 제 3 실시 예를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 다른 출력 버퍼 회로의 파이프라인 출력단에 대한 제 4 실시 예를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 다른 출력 버퍼 회로의 파이프라인 출력단에 대한 제 5 실시 예를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 마지막 파이프라인 출력단의 레지스터들의 배치에 대한 제 1 실시 예를 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 마지막 파이프라인 출력단의 레지스터들의 배치에 대한 제 2 실시 예를 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 마지막 파이프라인 출력단의 레지스터의 배치에 대한 제 3 실시 예를 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따를 비휘발성 메모리 장치의 데이터 출력 방법에 대한 제 1 실시 예를 보여주는 흐름도이다.
도 13은 본 발명의 실시 예에 따를 비휘발성 메모리 장치의 데이터 출력 방법에 대한 제 2 실시 예를 보여주는 흐름도이다.
도 14는 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 15는 도 14에 도시된 메모리 블록에 대한 제 1 실시 예를 보여주는 도면이다.
도 16은 도 14에 도시된 메모리 블록에 대한 제 2 실시 예를 보여주는 도면이다.
도 17은 본 발명의 실시 예에 따른 저장 장치의 입출력 방법을 예시적으로 보여주는 흐름도이다.
도 18은 본 발명의 다른 실시 예에 따른 저장 장치를 예시적으로 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 20 내지 도 23은 본 발명의 응용 예들을 보여주는 도면들이다.

아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.

도 1은 본 발명의 개념을 설명하기 위한 도면이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 웨이브 파이프라인(wave pipeline) 방식을 이용하여 데이터를 전송하는 적어도 하나의 데이터 패스(data path)를 갖는 파이프라인 출력단을 포함할 수 있다. 여기서 웨이브 파이프라인 방식은, 데이터 패스에 시간차를 두고 서로 다른 데이터를 순차적으로 전송하는 방식을 의미한다. 즉, 서로 다른 데이터가 순차적으로 전송될 때, 중간에 레지스터나 래치와 같은 저장소로 데이터 패스가 분리되지 않기 때문에, 데이터 전송된 시점에 맞추어 데이터를 FIFO(First-In First-Out: 선입선출) 메모리 혹은 버퍼(레지스터)에 저장할 수 있다. FIFO 메모리에 포함된 복수의 레지스터들(REG1 ~ REGn)은 데이터 패스 입력 클록들(FICLK1 ~ FICLKn, n은 2 이상의 정수)에 응답하여 데이터 패스로부터 데이터 순차적으로 저장하고, 저장된 데이터를 데이터 패스 출력 클록들(FOCLK1 ~ FOCLKn)에 응답하여 순차적으로 출력한다.

데이터 패스 입력 클록들(FICLK1 ~ FICLKn) 및 데이터 패스 출력 클록들(FOCLK1 ~ FOCLKn)이 서로 다른 시점에서, 복수의 레지스터들(REG1 ~ REGn)은 데이터 패스에서 입력되는 데이터를 선택적으로 저장할 수 있다.

데이터 패스 입력 클록들(FICLK1 ~ FICLKn)은 내부 클록(internal clock)를 이용하여 발생 될 수 있다. 여기서 내부 클록은 비휘발성 메모리 장치의 외부로부터 입력된 클록(외부 클록) 이거나, 비휘발성 메모리 장치 내부적으로 발생된 클록일 수 있다. 또한, 제 2 데이터 패스 출력 클록들(FOCLK1 ~ FOCLKn)은 데이터 패스에 대응하는 지연 시간을 보상하도록 제 1 데이터 패스 입력 클록들(FICLK1 ~ FICLKn)의 지연 클록들일 수 있다.

본 발명의 비휘발성 메모리 장치는, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치가 낸드 플래시 메모리 장치라고 하겠다.

도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 비휘발성 메모리 장치(100)는 적어도 하나의 메모리 셀 어레이(110), 적어도 하나의 어드레스 디코더(120), 적어도 하나의 페이지 버퍼 회로(140), 출력 버퍼 회로(150) 및 제어 로직(160)을 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 2에서는 설명의 편의를 위하여 하나의 블록만 도시한다. 메모리 블록들 각각은 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BLs)을 통해 페이지 버퍼 회로(140)에 연결된다.

메모리 블록은 복수의 비트라인들(BLs)에 연결된 스트링들을 포함한다. 여기서 스트링들 각각은 비트라인과 공통 소스 라인(common source line; CSL) 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터를 포함한다. 메모리 셀들 각각은 적어도 하나의 비트 이상의 데이터를 저장할 수 있다. 스트링들 각각은 스트링 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나의 더미 셀과 접지 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나의 더미 셀을 더 포함할 수 있다.

어드레스 디코더(120)는 어드레스에 응답하여 메모리 블록들 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(120)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 디코딩된 로우(row) 어드레스를 이용하여 워드라인들(WLs), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 구동에 필요한 전압들 인가할 수 있다. 또한, 어드레스 디코더(120)는 입력된 어드레스 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 페이지 버퍼 회로(140)에 전달될 것이다. 실시 예에 있어서, 어드레스 디코더(120)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.

도 2에서는 도시되지 않았지만, 비휘발성 메모리 장치(100)는 전압 발생 회로를 구비한다. 전압 발생 회로는 동작에 필요한 전압들(프로그램 전압, 패스 전압, 읽기 전압, 읽기 패스 전압, 검증 전압, 소거 전압, 공통 소스 라인 전압, 웰전압 등)을 발생할 수 있다. 전압 발생 회로는 메모리 셀의 프로그램/읽기/소거 동작에 필요한 전압들을 발생할 수 있다.

페이지 버퍼 회로(140)는 비트라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼 회로(140)는 어드레스 디코더(120)로부터 디코딩된 컬럼 어드레스를 입력 받도록 구현될 것이다. 페이지 버퍼 회로(140)는 디코딩된 컬럼 어드레스를 이용하여 비트라인들(BLs)을 선택함으로써 데이터 라인들(DLs)에 연결할 수 있다. 여기서 데이터 라인들(DLs)의 개수는 비트라인들(BLs)의 개수보다 적을 수 있다.

페이지 버퍼 회로(140)는 프로그램 동작시 프로그램 될 데이터를 저장하거나, 읽기 동작시 읽혀진 데이터를 저장하는 복수의 페이지 버퍼들을 포함한다. 여기서 복수의 페이지 버퍼들 각각은 복수의 래치들을 포함할 수 있다. 프로그램 동작시 페이지 버퍼들에 저장된 데이터는 비트라인들(BLs)을 통하여 선택된 메모리 블록에 대응하는 페이지에 프로그램 될 수 있다. 읽기 동작시 선택 메모리 블록에 대응하는 페이지로부터 읽혀진 데이터는 비트라인들(BLs)을 통하여 페이지 버퍼들에 저장될 수 있다. 한편, 페이지 버퍼 회로(140)는 메모리 셀 어레이(110)의 제 1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제 2 영역으로 저장할 수도 있다. 예를 들어, 페이지 버퍼 회로(140)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.

입력 버퍼 회로(미도시)는 데이터 입력 동작(예를 들어, 프로그램 동작)시 외부로부터(예를 들어, 메모리 제어기) 입력 데이터를 입력 받고, 데이터 라인들(DLs)을 통하여 페이지 버퍼 회로(140)에 전달할 수 있다. 실시 예에 있어서, 입력 버퍼 회로는 동기식 파이프라인 구조로 구현될 수 있다.

출력 버퍼 회로(150)는 데이터 라인들(DLs)을 통하여 적어도 하나의 페이지 버퍼 회로(140)에 연결된다. 데이터 출력 동작(예를 들어, 읽기 동작)시 출력 버퍼 회로(150)는 페이지 버퍼 회로(140)에 읽혀진 데이터를 데이터 라인들(DLs)을 통하여 외부로 출력할 수 있다. 실시 예에 있어서, 출력 버퍼 회로는 비동기식 파이프라인 구조로 구현될 수 있다.

데이터 출력 동작시, 데이터 출력 동작은 FIFOs(152)을 이용하는 웨이브 파이프라인 방식으로 수행된다. 즉, 페이지 버퍼(140)는 컬럼 어드레스 입력과 제공된 제어신호에 응답하여 페이지 버퍼(140)에 저장된 데이터를 순차적으로 웨이브 파이프라인 방식으로 데이터 라인들(DLs)로 출력시킨다.

FIFOs(152)는 복수의 데이터 패스 입력 클록들(FICLK<n:1>, N는 2 이상의 정수)에 응답하여 데이터 라인들(DLs)에 전송되는 출력 데이터를 순차적으로 입력 받도록 구현될 수 있다. 또한, FIFOs(152)는 복수의 데이터 패스 출력 클록들(FOCLK<n:1>)에 응답하여 출력 데이터를 순차적으로 출력하도록 구현될 수 있다. 컬럼 어드레스의 변경시점과 복수의 데이터 패스 입력 클록들(FICLK<n;1>)은 데이터 라인들(DLs)에 출력 데이터가 전송되는 지연시간을 고려하여 서로 조정/조절될 수 있다.

데이터 패스 입력 클록 발생기(154)는 내부 클록(internal clock, ICLK)을 이용하여 데이터 패스 입력 클록들(FICLK<n:1>)을 발생할 수 있다. 실시 예에 있어서, 내부 클록(ICLK)은 외부(메모리 제어기)로부터 입력된 외부 클록(external clock)일 수 있다. 다른 실시 예에 있어서, 내부 클록(ICLK)은 비휘발성 메모리 장치(100) 내부의 발진기로부터 발생 될 수 있다.

데이터 패스 출력 클록 발생기(156)는 사전에 결정된 레이턴시(latency) 혹은 지연(delay)을 갖는 내부 클록(ICLK)을 이용하여 데이터 패스 출력 클록들(FOCLK<n:1>)을 발생할 수 있다.

제어 로직(160)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(160)은 외부로부터 입력된 제어 신호들(CTRL) 혹은 명령들에 응답하여 동작할 것이다.

또한, 제어 로직(160)은 데이터 라인들(DLs)에 전송되는 출력 데이터의 데이터 무결성을 보장하기 위한 페일 비트 카운트(fail bit count) 기능을 수행하는 FBC(fail bit count) 모드를 지원할 수 있다. FBC 모드시 데이터 라인들(DLs)에 전송되는 출력 데이터와 기대 데이터(expected data)를 비교함으로써 페일 비트가 카운팅 된다. 페일 비트 카운트 기능에 대한 자세한 것은 삼성전자에서 출원되었으며, 이 출원의 레퍼런스로 결합된 US 7,388,417 및 US 2007-0234143에 설명될 것이다.

실시 예에 있어서, FBC 모드 진행은 외부의 요청에 따라 선택적으로 수행될 수 있다. 예를 들어, 고속 모드의 읽기 동작시 FBC 모드가 활성화될 수 있다. 반면에 저속 모드의 읽기 동작시 FBC 모드는 비활성화될 수 있다.

실시 예에 있어서, FBC 모드 진행은 일부의 컬럼 어드레스에 대해서만 활성화될 수 있다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 비동기식 웨이브 파이프라인 구조의 적어도 하나의 데이터 패스를 이용함으로써, 종래의 그것과 비교하여 고속의 읽기 동작을 수행할 수 있다. 또한, 본 발명의 실시 예에 다른 비휘발성 메모리 장치(100)는 FBC 모드를 지원함으로써, 출력 데이터의 신뢰성을 향상시킬 수 있다.

도 3은 본 발명의 실시 예에 따른 출력 버퍼 회로(150)의 파이프라인 출력단에 대한 제 1 실시 예를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 파이프라인 출력단(OBS)은 복수의 FIFOs(152, FIFO1 ~ FIFOk, k는 2 이상의 정수), 데이터 패스 입력 클록 발생기(154) 및 데이터 패스 출력 클록 발생기(156)를 포함한다.

FIFO1 ~ FIFOk 각각은 데이터 라인들(DL1 ~ DLk)과 데이터 패드들(DQ1 ~ DQk) 사이에 배치된다. 도 2에서는 설명의 편의를 위하여 FIFO1 ~ FIFOk 각각이 4개의 레지스터들(REG1 ~ REG4)로 구성된다고 하였다. 하지만 FIFO1 ~ FIFOk 각각을 구성하는 레지스터들의 개수는 여기에 제한되지 않을 것이다.

실시 예에 있어서, 데이터 출력 동작시 레지스터들(REG1 ~ REG4) 모두 활성화 될 수 있다.

다른 실시 예에 있어서, 데이터 출력 동작시 동작 모드에 따라 활성화되는 레지스터들(REG1 ~ REG4)의 개수는 가변 될 수 있다. 예를 들어, 고속 모드의 읽기 동작시 모든 레지스터들(REG1 ~ REG4)이 활성화될 수 있다. 반면에, 저속 모드의 읽기 동작시 레지스터들(REG1 ~ REG4) 중 일부만 활성화될 수 있다.

레지스터들(REG1 ~ REG4) 각각은 데이터 라인들(DL1 ~ DLk)의 데이터를 데이터 패스 입력 클록들(FICLK1 ~ FICLK4)에 응답하여 순차적으로 래치할 수 있다. 또한, 레지스터들(REG1 ~ REG4) 각각은 래치된 데이터를 데이터 패스 출력 클록들(FOCLK1 ~ FOCLK4)에 응답하여 순차적으로 출력할 수 있다. 여기서 데이터 패스 입력 클록들(FICLK1 ~ FICLK4)은 데이터 패스 입력 클록 발생기(154)로부터 발생되고, 데이터 패스 출력 클록들(FOCLK1 ~ FOCLK4)은 데이터 패스 출력 클록 발생기(156)으로부터 발생될 수 있다.

또한, 데이터 라인들(DL1 ~ DLk)에 비교 로직(158)이 연결될 수 있다. 비교 로직(158)은 데이터 출력 동작시 데이터 무결성을 보장하기 위하여 기대 데이터와 데이터 라인들(DL1 ~ DLk)에 전송되는 데이터를 비교한다. 도 3에서는 비교 로직(158)이 모든 데이터 라인들(DL1 ~ DLk)에 전송되는 데이터의 무결성을 체크한다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 비교 로직은 데이터 라인들(DL1 ~ DLk) 중 적어도 하나에 전송되는 데이터의 무결성을 체크할 수 있다.

도 4는 도 3에 도시된 레지스터(REG1)를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 레지스터(REG1)는 입력 트랜스 게이트 회로(TGIN), 출력 트랜스 게이트 회로(TGOUT), 및 제 1 인버터(INV1) 및 제 2 인버터(INV2)로 구성된 래치(LAT)를 포함한다. 입력 트랜스 게이트 회로(TGIN)는 데이터 라인(DL1)의 데이터를 제 1 데이터 패스 입력 클록들(FICLK1, FICLK1b)에 응답하여 래치(LAT)에 래치시킨다. 출력 트랜스 게이트 회로(TGIN)는 래치(LAT)에 래치된 데이터를 제 1 데이터 패스 출력 클록들(FOCLK1, FOCLK1b)에 응답하여 데이터 패드(DQ1)에 출력시킨다. 한편, 도 3에 도시된 나머지 레지스터들(REG2 ~ REG4)도 상술된 레지스터(REG1)와 동일하게 구현될 수 있다.

한편, 도 3에서는 페이지 버퍼 회로(140)와 입출력 패드들(DQ1 ~ DQk) 사이에 한 단계의 파이프라인 출력단(OBS)이 존재하였다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 페이지 버퍼 회로와 입출력 패드들 사이에 복수의 파이프라인 단계들(pipeline steps)로 구성된 파이프라인 출력단들을 포함하도록 구현될 수 있다.

도 5는 본 발명의 실시 예에 따른 출력 버퍼 회로(150)의 파이프라인 출력단에 대한 제 2 실시 예를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 비휘발성 메모리 장치(100)는 도 3에 도시된 그것과 비교하여 데이터 라인들(DL1 ~ DLk)과 데이터 패드들(DQ1 ~ DQk) 사이에서 2개의 파이프라인 출력단들(OBS 1, OBS 2)을 구비한다. 여기서 파이프라인 출력단들(OBS 1, OBS 2) 각각은 도 3에 도시된 파이프라인 출력단(OBS)와 동일하게 구현될 수 있다.

도 5에 도시된 바와 같이, 출력 버퍼 회로(150)는 제 1 파이프라인 출력단들(OBS 1-1, OBS 1-2) 각각으로부터 출력되는 데이터의 무결성을 보장하기 위한 비교 로직들(158-1, 158-2) 및 제 1 파이프라인 출력단들(OBS 1-1, OBS 1-2)과 제 2 파이프라인 출력단(OBS 2) 사이에 데이터 멀티플렉스(159)를 더 포함한다. 데이터 멀티플렉스(159)는 어레이 선택 신호에 응답하여 제 1 파이프라인 출력단들(OBS 1-1, OBS 1-2) 중 어느 하나로부터 출력되는 데이터를 제 2 파이프라인 출력단(OBS 2)에 전송한다.

한편, 도 5에서는 2개의 메모리 셀 어레이들(110-1, 110-2)에 대한 파이프라인 출력단들을 도시하였다. 본 발명은 여기에 제한되지 않을 것이다. 본 발명의 비휘발성 메모리 장치(100)는 3개 이상의 메모리 셀 어레이들로 구성될 수 있다.

도 6은 본 발명의 실시 예에 따른 출력 버퍼 회로(150)의 파이프라인 출력단에 대한 제 3 실시 예를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 파이프라인 출력단은 제 1 파이프라인 단계의 제 1 파이프라인 출력단들(OBS 1-1, OBS 1-2, ..., OBS 1-i, i는 2 이상의 정수)과 제 2 파이프라인 단계의 제 2 파이프라인 출력단(OBS 2)로 구성된다.

한편, 도 5 및 도 6에서 도시된 파이프라인 출력단은 2개의 파이프라인 단계들로 구성되었다. 하지만 본 발명이 반드시 여기에 제한된 필요는 없다. 본 발명의 파이프라인 출력단은 3개 이상의 파이프라인 단계들로 구성될 수 있다.

도 7은 본 발명의 실시 예에 따른 출력 버퍼 회로(150)의 파이프라인 출력단에 대한 제 4 실시 예를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 파이프라인 출력단은 3개의 파이프라인 단계들로 구성된다. 제 1 파이프라인 단계는 제 1 파이프라인 출력단들(OBS 1-1, OBS 1-2, OBS 1-3, OBS 1-4) 및 비교 로직들(158-1 ~ 158-4)로 구성된다. 제 2 파이프라인 단계는 데이터 멀티플렉스들(159-1, 159-2)과 제 2 파이프라인 출력단들(OBS 2-1, OBS 2-2)로 구성된다. 제 3 파이프라인 단계는 데이터 멀티플렉스(159-3) 및 제 3 파이프라인 출력단(OBS3)로 구성된다.

한편, 본 발명의 파이프라인 출력단은 데이터 출력 동작시 외부로부터 입력된 외부 클록의 지연을 보상하기 위하여 내부 클록(ICLK, 도 2 참조)을 발생하는 내부 클록 발생기(미도시)를 더 포함할 수 있다.

도 8은 본 발명의 실시 예에 따른 출력 버퍼 회로(150)의 파이프라인 출력단에 대한 제 5 실시 예를 예시적으로 보여주는 도면이다. 도 8를 참조하면, 비휘발성 메모리 장치(100)는 2 플레인 구조로 구현되고, 제 1 파이프라인 출력단들(OBS 1-1, OBS 1-2), 제 2 파이프라인 출력단(OBS 2), 내부 클록 발생기(171), 각 플레인마다 클록 입력을 선택하는 클록 입력 선택기들(172-1, 172-2) 및 클록의 레이턴시를 카운팅하는 제 1 및 제 2 레이턴시 카운터들(174-1, 174-2), 데이터 멀티플렉스(175), 클록 멀티플렉스(176), 비교 로직들(177-1, 177-3) 및 데이터 카운터들(177-2, 177-4)를 포함한다.

제 1 파이프라인 출력단(OBS 1-1)은 지연 트림 회로(173-1), 데이터 패스 입력 클록 발생기(173-2), 데이터 패스 출력 클록 발생기(173-3) 및 복수의 FIFOs(173-4)를 포함한다. 지연 트림 회로(173-1)는 클록 입력 선택기(172-1)로부터 출력된 입력 클록을 미세하게 지연시키고, 지연된 클록을 데이터 패스 입력 클록 발생기(173-2)로 전송한다. 데이터 패스 입력 클록 발생기(173-2)는, 지연 트림 회로(173-1)로부터 출력되는 클록을 입력 받고, 데이터 라인들(DLs)로부터 순차적으로 데이터를 입력하는데 이용되는 데이터 패스 입력 클록들(FICLK<n:1>)을 발생한다. 데이터 패스 출력 클록 발생기(173-2)는, 클록 입력 선택기(172-1)로부터 출력된 출력 클록을 입력 받고, FIFOs(173-4)로부터 순차적으로 데이터를 출력하는데 이용되는 데이터 패스 출력 클록들(FOCLK<n:1>)을 발생한다.

또한, 파이프라인 출력단(OBS 1-2) 및 파이프라인 출력단(OBS 2)의 구성은 파이프라인 출력단(OBS 1-1)과 동일하게 구현될 수 있다.

비휘발성 메모리 장치(100)는 내부 클록 발생기(171)에서 발생된 클록에 기초하여 전체 파이프라인에 공급되는 내부 클록(ICLK)을 내부적으로 발생하도록 구현될 수 있다. 또한, 비휘발성 메모리 장치(100)는 내부 클록 발생기(171)에서 발생된 클록 및 외부 클록(ECLK)을 참조하여 내부 클록(ICLK)을 발생하도록 구현될 수 있다.

클록 입력 선택기들(172-1, 172-2) 각각은 내부 클록(ICLK) 혹은 지연된 클록을 어레이 선택 신호(ARRY_SEL)에 응답하여 제 1 파이프라인 출력단들(OBS 1-1, OBS 1-2)에 제공할 지 여부를 선택하도록 구현될 수 있다. 여기서 내부 클록(ICLK)은 외부에서 입력된 외부 클록(ECLK)이거나, 내부 클록 발생기(171)로부터 발생된 클록 중 적어도 하나를 기초로 하여 발생된 클록일 수 있다.

레이턴시 카운터들(174-1, 174-2) 각각은 입력 클록을 소정의 회수만큼 카운팅한 뒤에 클록 입력 선택기들(172-1, 172-2) 각각에 출력 클록으로 입력한다. 실시 예에 있어서, 레이턴시 카운터(174-2)는 생략(혹은 바이패스)될 수 있다.

데이터 멀티플렉스(175)는 파이프라인 출력단(OBS 1-1)의 출력 데이터와 파이프라인 출력단(OBS 1-2)의 출력 데이터 중 어느 하나를 데이터 버스(178)에 전송한다. 즉, 데이터 버스(178)는 복수의 플레인들에 의해 공유된다.

클록 멀티플렉스(176)는 파이프라인 출력단(OBS 1-1)의 출력 클록과 파이프라인 출력단(OBS 1-2)의 출력 클록 중 어느 하나를 제 2 파이프라인 출력단(OBS 2)의 입력 클록으로 선택한다.

비교 로직(177-1)은 데이터 출력 동작시 제 1 파이프라인 출력단(OBS 1-1)의 출력 데이터가 페일 비트인 지를 판별한다. 비교 로직(177-3)은 데이터 출력 동작시 제 1 파이프라인 출력단(OBS 1-2)의 출력 데이터가 페일 비트인 지를 판별한다. 데이터 카운터들(177-2, 177-4)은 테스트 동작시 페이지 버퍼 회로의 출력 데이터 중에서 페일 비트의 개수를 카운팅한다.

본 발명의 웨이브 파이프라인 동작은 다음과 같다. 내부 클록(ICLK)은 데이터와 같은 시점에 레지스터들(FIFO)에 도달한다. 내부 클록(ICLK)은 지연 트림 회로(173-1)에 의해 미세하게 조정된다. 데이터 패스 입력 클록 발생기(173-2)에 조정된 내부 클록(ICLK)이 도달하면, N개의 레지스터들 중 1번부터 순차적으로 데이터 패스 입력 클록들(FICLK<n:1>)이 입력될 것이다. 따라서, 데이터 패스 입력 클록들(FICLK<n:1>)에 응답하여 레지스터들(FIFO)에 데이터가 저장된다.

데이터 패스 출력 클록 발생기(173-3)에 사전에 결정된 레이턴시 뒤부터 발생된 내부 클록(ICLK)이 도달하면, N개의 레지스터들 중 1번부터 순차적으로 데이터 패스 출력 클록들(FOCLK<n:1>)이 입력될 것이다. 따라서, 데이터 패스 출력 클록들(FOCLK<n:1>)에 응답하여 레지스터들(FIFO)에 저장된 데이터가 출력된다.

이때 해당 레지스터에 데이터가 도달하는데 필요한 전파 지연(propagation delay)만큼 데이터 패스 출력 클록들(FOCLK<n:1>)이 데이터 패스 입력 클록들(FICLK<n:1>) 보다 늦게 발생 된다. 전파 지연에 대한 보상 정도는 레이턴시나 지연으로 구현될 수 있다.

또한, 데이터 패스 출력 클록들(FOCLK)은 다음 단계의 입력 클록으로 사용되기 위해 데이터와 같이 전송된다. 그 다음 파이프라인 출력단에서도 동일한 방법으로 데이터 패스 입력/출력 클록들을 발생하고, 발생된 데이터 패스 입력/출력 클록들에 응답하여 데이터 입출력 동작이 수행된다.

본 발명의 경우 마진 포인트는 입력 클록과 데이터가 만나는 시점에서 존재할 수 있다. 충분한 마진을 확보하기 위해서는 여러 비트로 구성된 데이터의 스큐(skew)가 작아야 한다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 내부에 별도의 내부 클록 발생기(171)를 구비함으로써, 외부적으로 파이프라인 레이턴시가 보이지 않게 할 수 있다. 또한, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 모든 메모리 셀 어레이들이 데이터 버스를 공유함으로써, 종래의 그것과 비교하여 칩 면적을 크게 줄일 수 있다.

한편, 도 8에서 출력 데이터 패스는 페이지 버퍼 회로로부터 2 단계의 파이프라인 출력단들로 구성하였다. 본 발명이 반드시 여기에 제한되지 않을 것이다. 본 발명의 출력 데이터 패스는 3 단계 이상의 파이프라인 출력단들로 구성될 수 있다. 이 때, 필요에 따라 파이프라인 출력단들 중 적어도 하나가 바이패스 될 수 있다. 예를 들어, 저속 모드의 읽기 동작에서 파이프라인 출력단들 중 일부는 바이패스 되거나 레이턴시를 조정할 수 있다.

아래에서는 마지막 파이프라인 파이프라인 출력단의 레지스터들의 배치에 대하여 설명하겠다.

도 9는 본 발명의 실시 예에 따른 마지막 파이프라인 출력단의 레지스터들의 배치에 대한 제 1 실시 예를 보여주는 도면이다. 도 9를 참조하면, 마지막 파이프라인 출력단의 레지스터들은 입출력 패드들 각각에 인접하도록 배치될 수 있다.

도 10은 본 발명의 실시 예에 따른 마지막 파이프라인 출력단의 레지스터들의 배치에 대한 제 2 실시 예를 보여주는 도면이다. 도 10은 참조하면, 마지막 파이프라인 출력단의 레지스터들은 입출력 패드들(DQ1 ~ DQ8) 중 어느 하나에 군집 배치될 수 있다. 이로써 레지스터들의 군집 배치로 인하여 클록 패스(clock path)가 종래의 그것과 비교하여 현저하게 줄어들 수 있다.

도 11은 본 발명의 실시 예에 따른 마지막 파이프라인 출력단의 레지스터의 배치에 대한 제 3 실시 예를 보여주는 도면이다. 도 11을 참조하면, 마지막 파이프라인 출력단의 레지스터들은 군집 배치되고, 데이터 멀티플렉스들은 입출력 패드들에 인접하여 배치될 수 있다. 데이터 멀티플렉스들 각각은 멀티플렉스 제어 신호(MUX control)에 응답하여 복수의 데이터 라인들 중 어느 하나를 입출력 패드에 연결할 수 있다. 여기서 복수의 데이터 라인들은 군집 배치된 레지스터들 각각에 연결된다. 이로써 레지스터들의 군집 배치로 인한 데이터 스큐가 줄어들 수 있다.

도 12는 본 발명의 실시 예에 따를 비휘발성 메모리 장치의 데이터 출력 방법에 대한 제 1 실시 예를 보여주는 흐름도이다. 도 1 내지 도 12를 참조하면, 데이터 출력 방법은 다음과 같다.

데이터 패스 입력 클록들(FICLK<n:1>)에 응답하여 데이터 라인들(DL1 ~ DLk) 각각으로부터 웨이브 파이프라인 형태로 전달된 데이터가 순차적으로 래치 된다(S110). 데이터 패스 출력 클록들(FOCLK<n:1>)에 응답하여 래치된 데이터가 순차적으로 입출력 패드들(DQ1 ~ DQk)로 출력된다(S120).

본 발명의 실시 예에 따른 데이터 출력 방법은 데이터의 래치 동작과 데이터의 출력 동작을 비동기식으로 수행될 수 있다.

도 13은 본 발명의 실시 예에 따를 비휘발성 메모리 장치의 데이터 출력 방법에 대한 제 2 실시 예를 보여주는 흐름도이다. 도 1 내지 도 11 및 도 13을 참조하면, 데이터 출력 방법은 다음과 같다.

제 1 FIFO에서 제 1 데이터 패스 입력 클록들에 응답하여 각각의 제 1 데이터 라인들로부터 데이터가 순차적으로 래치 된다(S210). 제 1 FIFO에 래치된 데이터가 제 1 데이터 패스 출력 클록들에 응답하여 순차적으로 제 2 데이터 라인들 각각에 출력된다(S220). 제 2 FIFO에서 제 2 데이터 패스 입력 클록들에 응답하여 각각의 제 2 데이터 라인들로부터 데이터가 순차적으로 래치 된다. 여기서 제 2 데이터 패스 입력 클록들은 제 1 데이터 패스 입력 클록들을 이용하여 발생될 수 있다. 여기서 제 2 데이터 라인들은 멀티 플레인 구조에서 공유된 데이터 버스일 수 있다(S230). 제 2 FIFO에 래치된 데이터가 제 2 데이터 패스 출력 클록들에 응답하여 순차적으로 입출력 패드들에 출력된다(S240).

본 발명의 실시 예에 따른 데이터 출력 방법은, 복수의 파이프라인 출력단들을 통하여 비동기 방식으로 데이터를 출력할 수 있다.

도 14는 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 도면이다. 도 14를 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(100) 및 그것을 제어하는 메모리 제어기(200)를 포함할 수 있다. 비휘발성 메모리 장치(100)는 도 1 내지 도 13에 설명된 비휘발성 메모리 장치로 구현될 수 있다. 비휘발성 메모리 장치(100)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수)를 포함하고, 복수의 메모리 블록들(BLK1 ~ BLKz) 각각은 복수의 페이지들(Page 1 ~ Page m, m는 2 이상의 정수)를 포함한다.

실시 예에 있어서, 비휘발성 메모리 장치(100)는 메모리 제어기(200)의 요청에 따라 고속 모드/저속 모드 중 어느 하나로 진행될 수 있다.

실시 예에 있어서, 메모리 제어기(200)는 외부(호스트)의 요청에 따라 혹은 내부적인 요청에 따라 비휘발성 메모리 장치(100)의 동작에 대한 고속 모드/ 저속 모드를 결정할 수 있다.

실시 예에 있어서, 메모리 제어기(200)는 비휘발성 메모리 장치(100)의FBC(fail bit count) 모드 진입을 결정할 수 있다. 예를 들어, 메모리 제어기(200)는 고속 모드의 읽기 동작시 비휘발성 메모리 장치(100)의 FBC 모드 진입을 결정할 수 있다.

실시 예에 있어서, 메모리 제어기(200)는 비휘발성 메모리 장치(100)의 복수의 파이프라인 출력단들 중 적어도 하나의 바이패스 혹은 레이턴시 조정을 결정할 수 있다.

본 발명의 실시 예에 따른 저장 장치(10)는 비휘발성 메모리 장치(100)의 동작 모드를 결정하고, 결정된 동작 모드에 따라 파이프라인 출력단을 최적화시킬 수 있다.

도 15는 도 14에 도시된 메모리 블록에 대한 제 1 실시 예를 보여주는 도면이다. 도 15를 참조하면, 기판(111) 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다.

실시 예에 있어서, 접지 선택 라인(GSL)과 워드라인들(WLs) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층되거나, 워드라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층 될 수 있다.

각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(common source line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트라인에 연결된 필라(pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.

도 15에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.

본 발명의 실시 예에 따른 블록(BLKi)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다.

도 16은 도 14에 도시된 메모리 블록에 대한 제 2 실시 예를 보여주는 도면이다. 설명의 편의를 위하여 도 16에서는 워드라인의 층수가 4라고 하였다. 도 16을 참조하면, 메모리 블록은 인접한 직렬 연결된 메모리 셀들의 하단들을 파이프로 연결하는 PBiCS(pipe-shaped bit cost scalable) 구조로 구현된다. 메모리 블록(BLK)은 m ×n (m, n은 자연수)의 스트링들(NS)를 포함한다. 도 16에서는 m=6, n=2를 나타내고 있다. 각 스트링(NS)은 직렬 연결된 메모리 셀들(MC1 ~ MC8)를 포함한다. 여기서 메모리 셀들(MC1 ~ MC8)의 제 1 상단은 스트링 선택 트랜지스터(SST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 제 2 상단은 접지 선택 트랜지스터(GST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 하단은 파이프 연결된다.

스트링(NS)을 구성하는 메모리 셀들은 복수의 반도체 층에 적층됨으로써 형성된다. 각 스트링(NS)은 제 1 필라(P11), 제 2 필라(P12), 제 1 필라(P11) 및 제 2 필라(P12)를 연결하는 필라 연결부(P13)를 포함한다. 제 1 필라(P11)는 비트라인(예를 들어, BL1)과 필라 연결부(P13)에 연결되고, 스트링 선택 라인(SSL), 워드라인들(WL5 ~ WL8) 사이를 관통함으로써 형성된다. 제 2 필라(P12)는 공통소스라인(CSL)과 필라 연결부(P13)에 연결되고, 접지 선택 라인(GSL), 워드라인들(WL1 ~ WL4) 사이를 관통함으로써 형성된다. 도 16에 도시된 바와 같이, 스트링(NS)은 U 자형 필라 형태로 구현된다.

실시 예에 있어서, 백-게이트(BG)는 기판(101) 위에 형성되고, 백-게이트(BC) 내부에 필라 연결부(P13)가 구현될 수 있다. 실시 예에 있어서, 백-게이트(BG)는 블록(BLK)에 공통적으로 존재할 수 있다. 백-게이트(BG)는 다른 블록의 백-게이트와 서로 분리된 구조일 수 있다.

도 16에 절단면 A-A'에 대응하는 메모리 셀의 단면 구조는, 반도체층(SC)의 주위에는, 반도체층(SC)의 표면으로부터 차례대로 제1 방향 및 제2 방향의 면내를 따라, 게이트 산화막(104c), 전하 축적층(104b), 및 게이트 산화막(104c) 보다 높은 유전율(high－k)을 갖는 절연층(블록층,104a)로 구성될 수 있다. 여기서 블록층(104a)의 표면을 에워싸는 도전층(102)이 형성된다. 이 도전층(102)은 메모리 셀(MC)의 제어 게이트로써 워드라인(WL)으로 불리기도 한다.

도 17은 본 발명의 실시 예에 따른 저장 장치(10)의 입출력 방법을 예시적으로 보여주는 흐름도이다. 도 14 내지 도 17을 참조하면, 저장 장치(10)의 입출력 방법은 다음과 같다.

메모리 제어기(200)는 속도 모드(고속 모드/저속 모드)를 확인한다(S310). 고속 모드 혹은 저속 모드 인지에 따라 비휘발성 메모리 장치(100)의 적어도 하나의 데이터 패스를 구성하는 파이프라인 단계 및 레이턴시를 조절한다(S320). 조절된 파이프라인 단계 및 레이턴시에 따라 입출력 동작이 수행된다(S330).

본 발명의 실시 예에 따른 입출력 방법은 선택된 속도 모드에 따라 파이프라인 단계 및 레이턴시를 조절함으로써 최적의 입출력 동작을 수행할 수 있다.

도 18은 본 발명의 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여주는 블록도이다. 도 18을 참조하면, 저장 장치(20)는 비휘발성 메모리 패키지(300) 및 비휘발성 메모리 패키지(300)를 제어하는 메모리 제어기(400)를 포함한다.

비휘발성 메모리 패키지(300)는 입출력 버퍼 회로(310) 및 복수의 비휘발성 메모리 장치들(NVM1 ~ NVM8, 320)을 포함한다.

입출력 버퍼 회로(310)는 메모리 제어기(400)와 데이터 채널(21)을 통하여 데이터 신호들(DQ[n:1], n은 2 이상의 정수)이 입력될 때, 제 1 및 제 2 내부 데이터 채널들(321, 322) 중 어느 하나를 연결할 것이다. 다른 말로, 입출력 버퍼 회로(310)는 메모리 제어기(400)로부터 제어 신호들 입력 받고, 입력된 제어 신호들 비휘발성 메모리 장치들(320)에 전송하고, 입력된 제어 신호들에 대응하는 데이터 신호들을 비휘발성 메모리 장치들(320)와 입출력 한다.

실시 예에 있어서, 제어 신호들 중 일부는 비휘발성 메모리 장치들(320)이 공유하는 신호들이다. 예를 들어, 비휘발성 메모리 장치들(320) 각각이 낸드 플래시 메모리라고 가정할 때, 커맨드 래치 인에이블 신호(command latch enable; CLE), 어드레스 래치 인에이블 신호(address latch enable; ALE), 라이트 인에이블 신호(write enable; WEB)는 비휘발성 메모리 장치들(320)에 의해 공유될 수 있다.

실시 예에 있어서, 제어 신호들 중 일부는 비휘발성 메모리 장치들(320)이 공유하지 않는 신호들이다. 예를 들어, 비휘발성 메모리 장치들(320) 각각이 낸드 플래시 메모리라고 가정할 때, 칩 인에이블 신호(chip enable; CE)는 비휘발성 메모리 장치들(320) 각각에 전송될 것이다.

실시 예에 있어서, 쓰기 동작시 데이터 신호들(DQ[n:1])은 입출력 버퍼 회로(310)를 통하여 제 1 내부 데이터 신호들(DQ1[n:1]) 및 제 2 내부 데이터 신호들(DQ2[n:1]) 중 어느 하나로 출력될 것이다. 여기서 제 1 내부 데이터 신호들(DQ1[n:1])은 제 1 내부 데이터 채널(321)에 연결된 제 1 비휘발성 메모리 장치들(NVM1 ~ NVM4)에 전송되고, 제 2 내부 데이터 신호들(DQ1[n:1])은 제 2 내부 데이터 채널(322)에 연결된 제 2 비휘발성 메모리 장치들(NVM5 ~ NVM8)에 전송될 것이다.

실시 예에 있어서, 읽기 동작시 제 1 비휘발성 메모리 장치들(NVM1 ~ NVM4)로부터 읽혀진 제 1 내부 데이터 신호들(DQ1[n:1]) 및 제 2 비휘발성 메모리 장치들(NVM5 ~ NVM8)로부터 읽혀진 제 2 내부 데이터 신호들(DQ2[n:1]) 중 어느 하나는 입출력 버퍼 회로(310)를 통하여 데이터 신호들(DQ[n:1]로 출력될 것이다.

실시 예에 있어서, 데이터 패드들(311)을 통하여 데이터 신호들(DQ[n:1])이 입출력 되고, 제 1 내부 데이터 채널(321)과 연결된 제 1 내부 데이터 패드들(313)을 통하여 제 1 내부 데이터 신호들(DQ1[n:1])이 입출력 되고, 제 2 내부 데이터 채널(322)과 연결된 제 2 내부 데이터 패드들(314)을 통하여 제 2 내부 데이터 신호들(DQ2[n:1])이 입출력 될 것이다.

실시 예에 있어서, 입출력 버퍼 회로(310)는 웨이브 파이프라인 구조의 데이터 패스를 갖는 파이프라인 출력단을 포함할 수 있다.

비휘발성 메모리 장치들(320) 각각은 쓰기 동작시 데이터를 저장하고, 읽기 동작시 데이터를 출력할 것이다. 비휘발성 메모리 장치들(320) 각각은 도 1 내지 도 17에 도시된 비휘발성 메모리 장치로 구현될 수 있다.

비휘발성 메모리 장치들(320)은 제 1 내부 데이터 채널(321)에 연결된 제 1 비휘발성 메모리 장치들(NVM1 ~ NVM4), 제 2 내부 데이터 채널(322)에 연결된 제 2 휘발성 메모리 장치들(NVM5 ~ NVM8)을 포함한다.

도 18에서 내부 데이터 채널들(321, 322)의 개수는 2개이다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 내부 데이터 채널들의 개수는 적어도 3개 이상일 수 있다. 또한, 도 14에서 내부 데이터 채널들(321, 322) 각각에 4개의 비휘발성 메모리 장치들이 연결되는데 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 내부 데이터 채널들(321, 322) 각각에 적어도 2개의 비휘발성 메모리 장치들이 연결될 수 있다.

본 발명의 실시 예에 따른 저장 장치(20)는 쓰기 및 읽기 동작시 하나의 데이터 채널과 복수의 내부 데이터 채널들(321, 322) 중 어느 하나를 연결하는 입출력 버퍼 회로(310)를 구비함으로써, 비휘발성 메모리 장치들을 바라보는 캐패시턴스를 줄일 수 있다.

상술 된 바와 같이, 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 고속 데이터 전송(data transfer)을 위하여 웨이브 파이프라인(wave pipeline) 방식을 적용한다. 또한, 본 발명의 비휘발성 메모리 장치는 기대 데이터와 출력 데이터를 비교하는 FBC(fail bit count) 모드 기능을 수행할 수 있다. 특히, 본 발명의 비휘발성 메모리 장치는 복수의 단들로 구성된 웨이브 파이프라인들로 구성됨으로써, 모든 어레이들에 대하여 동시에/개별적으로 FBC 모드 기능을 수행할 수 있다.

본 발명의 실시 예에 따른 비휘발성 반도체 메모리 장치는 입력된 읽기 신호 및 로우 어드레스에 대응하여 하나의 로우에 대응하는 데이터를 읽고, 읽혀진 데이터를 페이지 버퍼 회로에 저장하고, 외부에서 입력된 컬럼 어드레스에 대응하는 데이터부터 순차적으로 외부 클록에 응답하여 비동기 웨이브 파이프라인 방식으로 외부로 출력한다. 특히, 웨이브 파이프라인 방식으로 데이터를 출력함으로써, 일반적인 파이프라인 방식을 사용할 때보다 칩 여러 부분에 분산되어 있는 마진 포인트(margin point)가 획기적으로 줄어들 수 있다. 이로써, 고속 동작에 유리한 데이터 패스 설계가 용이하다.

또한, 파이프라인의 종단의 레지스터들을 각 입출력핀에 분산배치 하지 아니하고 군집 배치함으로써, 레지스터 클록 패스(register clock path)가 짧아진다. 이로써 전류 및 와이어 소모가 크게 줄어들 수 있다.

또한, 복수의 단들로 구성된 웨이브 파이프라인들을 사용함으로써, FBC 모드가 완벽하게 지원될 수 있다.

또한, 입출력 패드별 데이터 스큐를 극복하기 위해서 데이터 라인을 2 세트로 구성하고 데이터 멀티플렉스가 입출력 패드들 각각에 배치된다.

본 발명의 비휘발성 메모리 장치는 저속 모드에서 일부 파이프라인단을 바이패스하거나 레이턴시를 조정하는 기능을 탑재할 수 있다.

본 발명의 비휘발성 메모리 장치는 제 1 파이프라인단 이후에 모든 어레이가 데이터 버스를 공유하는 구조로 구현됨으로써 칩 면적을 줄일 수 있다.

도 19는 본 발명의 실시 예에 따른 메모리 시스템(40)을 예시적으로 보여주는 블록도이다. 도 19를 참조하면, 메모리 시스템(40)은 적어도 하나의 비휘발성 메모리 장치(42) 및 그것을 제어하는 메모리 제어기(44)를 포함한다. 도 19에 도시된 메모리 시스템(40)은 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있다.

비휘발성 메모리 장치(42)는 도 1 내지 도 18에서 설명된 웨이브 파이프라인 구조의 데이터 패스를 구비하는 비휘발성 메모리 장치로 구현될 수 있다.

또한, 메모리 제어기(44)는 호스트의 요청에 응답하여 비휘발성 메모리 장치(42)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 제어기(44)는 적어도 하나의 중앙처리장치(44-1), 버퍼 메모리(44-2), 에러 정정 회로(44-3), 호스트 인터페이스(44-5) 및 NVM 인터페이스(44-6)를 포함한다.

중앙처리장치(44-1)는 비휘발성 메모리 장치(12)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. RAM(44-2)는 중앙처리장치(44-1)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. RAM(44-2)이 워크 메모리로 사용되는 경우에, 중앙처리장치(44-1)에 의해서 처리되는 데이터가 임시 저장된다. RAM(44-2)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 비휘발성 메모리 장치(42)로/또는 비휘발성 메모리 장치(42)에서 호스트로 전송될 데이터를 버퍼링 하는데 사용된다. RAM(44-2)이 캐시 메모리로 사용되는 경우에는 저속의 비휘발성 메모리 장치(42)가 고속으로 동작하도록 한다.

ECC 회로(44-3)는 비휘발성 메모리 장치(42)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(44-3)는 비휘발성 메모리 장치(12)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(42)에 저장될 수 있다. 또한, ECC 회로(44-3)는 비휘발성 메모리 장치(42)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(44-3)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(44-3)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.

메모리 제어기(44)는 호스트 인터페이스(44-5)를 통해 호스트와 데이터 등을 주고 받고, NVM 인터페이스(44-6)를 통해 비휘발성 메모리 장치(42)와 데이터 등을 주고 받는다. 호스트 인터페이스(44-5)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, SD, SAS, UFS, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.

실시 예에 있어서, 메모리 제어기(44)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.

본 발명의 실시 예에 따른 메모리 시스템(40)은, 웨이브 파이프라인 구조의 데이터 패스를 구비함으로써 최적의 데이터 출력 성능을 발휘할 수 있다.

본 발명은 SSD(solid state drive)에 적용 가능하다. 도 20은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 20을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.

비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 18에서 설명된 바와 같이 웨이브 파이프라인 구조의 데이터 패스를 구비할 수 있다.

SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 도 20에 도시된 메모리 제어기(200)로 구현될 수 있다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.

버퍼 메모리(1220)는 메모리 제어기(1200)의 동작에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 동작하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.

호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1250)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.

본 발명의 실시 예에 따른 SSD(1000)는, 데이터 출력 동작시 웨이브 파이프라인 기능을 수행함으로써 고속 동작을 꾀할 수 있다.

본 발명은 eMMC(embedded multimedia card, moviNAND, iNAND)에도 적용 가능하다. 도 21은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 21을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.

낸드 플래시 메모리 장치(2100)는 도 1 내지 도 18에 설명된 바와 같이 메모리 장치(100)로 구현될 수 있다. 메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다.

메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 또 다른 실시 예에 있어서, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.

eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(1100) 및 낸드 인터페이스(1230)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(1200)에 제공된다. 실시 예에 있어서, eMMC(1000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.

본 발명의 실시 예에 따른 eMMC(2000)는 복수의 웨이브 파이프라인단 및 FBC 기능을 수행함으로써 데이터 신뢰성을 높이면서 고속 동작을 기대할 수 있다.

본 발명은 UFS(uiversal flash storage)에도 적용 가능하다. 도 22는 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 22를 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), 적어도 하나의 임베디드 UFS 장치(3200), 착탈형 UFS 카드(3300)를 포함할 수 있다. UFS 호스트(3100) 및 임베디드 UFS 장치(3200) 사이의 통신 및 UFS 호스트(3100) 및 착탈형 UFS 카드(3300) 사이의 통신은 M-PHY 계층을 통하여 수행될 수 있다.

임베디드 UFS 장치(3200), 및 착탈형 UFS 카드(3300) 중 적어도 하나는 복수의 웨이브 파이프라인단들로 구성된 데이터 패스들을 구비하도록 구현될 수 있다.

한편, 호스트(3100)는 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신하도록 브릿지(bridge)를 구비할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, eMMC SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.

본 발명은 모바일 장치에도 적용 가능하다. 도 23은 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 23을 참조하면, 모바일 장치(4000)는 통합 프로세서(ModAP, 4100), 버퍼 메모리(4200), 디스플레이/터치 모듈(4300) 및 저장 장치(4400)를 포함한다.

통합 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작 및 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 버퍼 메모리(4200)는 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 통합 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 18에서 설명된 바와 같이 복수의 웨이브 파이프라인단들, FBC 기능, 데이터 버스 공유로 구현될 수 있다.

본 발명의 실시 예에 따른 모바일 장치(4000)는 칩 사이즈를 줄이면서 고속 동작에 유리할 수 있다.

본 발명의 실시 예에 따른 데이터 출력 동작은 비동기식 방식으로 진행되고, 데이터 입력 동작은 동기식 방식으로 진행된다.

본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.

10: 저장 장치
100: 비휘발성 메모리 장치
200: 메모리 제어기
FIFO; 선입선출 메모리
FICLK: 데이터 패스 입력 클록
FOCLK: 데이터 패스 출력 클록
ICLK: 내부 클록
ECLK: 외부 클록
150: 출력 버퍼 회로
154: 데이터 패스 입력 클록 발생기
156: 데이터 패스 출력 클록 발생기
158: 비교 로직
OBS, OBS 1-1, OBS 1-2, OBS 2: 파이프라인 출력단

Claims

웨이브 파이프라인 구조의 데이터 패스;
복수의 데이터 패스 입력 클록들;
복수의 데이터 패스 출력 클록들;
상기 복수의 데이터 패스 입력 클록들에 응답하여 상기 데이터 패스에 전송된 데이터 저장하고, 상기 복수의 데이터 패스 출력 클록들에 응답하여 상기 저장된 데이터를 입출력 패드로 출력하는 FIFO 메모리;
내부 클록을 이용하여 상기 복수의 데이터 패스 입력 클록들을 생성하도록 구성되는 데이터 패스 입력 클록 생성기; 및
레이턴시를 생성하기 위한 지연 시간만큼 상기 내부 클록을 카운트하고, 그리고 상기 지연 시간에 의해 지연된 상기 내부 클록을 이용하여 상기 복수의 데이터 패스 출력 클록들을 생성하도록 구성되는 데이터 패스 출력 클록 생성기를 포함하는 비휘발성 메모리 장치.
삭제
삭제
제 1 항에 있어서,
상기 내부 클록을 사전에 결정된 시간 동안 지연시키는 지연 트림 회로를 더 포함하고,
상기 지연 트림 회로로부터 출력되는 상기 지연된 내부 클록이 상기 데이터 패스 입력 클록 발생기에 입력되는 비휘발성 메모리 장치.
삭제
제 1 항에 있어서,
상기 복수의 레지스터들은 상기 입출력 패드에 군집 배치되는 비휘발성 메모리 장치.
제 6 항에 있어서,
상기 내부 클록을 발생하는 내부 클록 발생기를 더 포함하는 비휘발성 메모리 장치.
제 1 항에 있어서,
상기 복수의 레지스터들 각각은,
래치;
상기 복수의 데이터 패스 입력 클록들 중 어느 하나 및 상기 어느 하나의 데이터 패스 입력 클록의 반전 클록에 응답하여 상기 데이터를 패스를 상기 래치에 연결하는 제 1 트랜스게이트 회로; 및
상기 복수의 데이터 패스 출력 클록들 중 어느 하나 및 상기 어느 하나의 데이터 패스 출력 클록의 반전 클록에 응답하여 상기 래치의 데이터를 상기 입출력 패드로 출력하는 제 2 트랜스게이트 회로를 포함하는 비휘발성 메모리 장치.
제 1 항에 있어서,
상기 데이터 패스에 연결되고, 기대 데이터와 상기 데이터의 패스에 전송된 데이터를 비교하는 비교 로직을 더 포함하는 비휘발성 메모리 장치.
메모리 셀 어레이;
상기 메모리 셀 어레이와 비트라인을 통해 연결된 복수의 페이지 버퍼들; 및
상기 복수의 페이지 버퍼들에 데이터 라인들을 통해 연결된 파이프라인 출력단을 포함하고,
상기 파이프라인 출력단은,
각각이 상기 복수의 페이지 버퍼들에 웨이브 파이프라인 구조로 연결된 복수의 제 1 레지스터들을 포함하는 복수의 제 1 파이프라인 출력단들;
상기 복수의 제 1 파이프라인 출력단들로부터 출력되는 데이터 중 어느 하나를 선택하는 데이터 멀티플렉스; 및
상기 데이터 멀티플렉스에 상기 웨이브 파이프라인 구조로 연결된 복수의 제 2 레지스터들을 포함하는 적어도 하나의 제 2 파이프라인 출력단을 포함하는 비휘발성 메모리 장치.