CN109119125B - 存储装置及其操作方法 - Google Patents

存储装置及其操作方法 Download PDF

Info

Publication number
CN109119125B
CN109119125B CN201810047368.1A CN201810047368A CN109119125B CN 109119125 B CN109119125 B CN 109119125B CN 201810047368 A CN201810047368 A CN 201810047368A CN 109119125 B CN109119125 B CN 109119125B
Authority
CN
China
Prior art keywords
data
bist
input
output
page buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810047368.1A
Other languages
English (en)
Other versions
CN109119125A (zh
Inventor
权敬桓
蔡昇完
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN109119125A publication Critical patent/CN109119125A/zh
Application granted granted Critical
Publication of CN109119125B publication Critical patent/CN109119125B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

存储装置及其操作方法。一种支持内建自测BIST操作的存储装置包括：多个存储单元；页缓冲器组，所述页缓冲器组包括分别通过位线联接至所述多个存储单元的页缓冲器电路；内建自测BIST控制器，所述BIST控制器被配置为生成要存储在所述页缓冲器电路中的图案数据和要与从所述页缓冲器电路获得的感测数据进行比较的参考数据，并且被配置为将所述参考数据与所述感测数据进行比较；以及输入/输出控制电路，所述输入/输出控制电路被配置为将所述图案数据输入到所述页缓冲器电路，并且将所述感测数据从所述页缓冲器电路传送到所述BIST控制器。

Description

存储装置及其操作方法
技术领域
本公开的一方面涉及电子装置，更具体地，涉及一种存储装置及其操作方法。
背景技术
存储装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)这样的半导体来实现的储存装置。存储装置通常分为易失性存储装置和非易失性存储装置。
易失性存储器是在切断电源时丢失所存储的数据的存储装置。易失性存储器的示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器是即使在切断电源时也保持所存储的数据的存储装置。非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电式RAM(FRAM)等。闪存存储器一般分为NOR型闪存存储器和NAND型闪存存储器。
发明内容
实施方式提供了一种支持内建自测(BIST)操作的存储装置以及一种用于该存储装置的操作方法。
根据本公开的一方面，提供一种存储装置，该存储装置包括：多个存储单元；页缓冲器组，所述页缓冲器组包括分别通过位线联接至所述多个存储单元的页缓冲器电路；内建自测(BIST)控制器，所述BIST控制器被配置为生成要存储在所述页缓冲器电路中的图案数据和要与从所述页缓冲器电路获得的感测数据进行比较的参考数据，并且将所述参考数据与所述感测数据进行比较；以及输入/输出控制电路，所述输入/输出控制电路被配置为将所述图案数据输入到所述页缓冲器电路，并且将所述感测数据从所述页缓冲器电路传送到所述BIST控制器。
根据本公开的一方面，提供一种具有包括多个存储体的存储单元阵列的存储装置，该存储装置包括：页缓冲器组，所述页缓冲器组包括分别联接至所述多个存储体的多个页缓冲器电路，所述多个页缓冲器电路存储要被存储在所述多个存储体中的数据并且存储从所述多个存储体读取的数据；以及BIST控制器，所述BIST控制器被配置为通过执行将数据存储在所述多个页缓冲器电路中的BIST写入操作并且执行读取存储在所述页缓冲器电路中的数据的BIST读取操作来测试所述存储装置的数据路径。
根据本公开的一方面，提供一种用于操作存储装置的方法，该方法包括以下步骤：从外部装置接收写入命令和写入地址；响应于所述写入命令而生成要存储在与所述写入地址对应的页缓冲器电路中的图案数据；将所述图案数据存储在与所述写入地址对应的页缓冲器电路中；从所述外部装置接收读取命令和读取地址；响应于所述读取命令而生成图案数据；以及将所述图案数据与从所述页缓冲器电路获得的感测数据进行比较。
附图说明
现在将参照附图在下文中更全面地描述示例实施方式；然而，示例实施方式可按照不同的形式来实施，并且不应该被解释为受本文阐述的实施方式限制。相反，提供这些实施方式以使得本公开将是彻底得和完整的，并且将示例实施方式的范围充分地传达给本领域技术人员。
在附图中，为了说明清楚，可能夸大了尺寸。将理解的是，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可在这两个元件之间存在一个或更多个中间元件。相同的附图标记始终指代相同的元件。
图1是例示包括根据本公开的实施方式的存储装置的测试系统的框图。
图2是例示图1所示的存储装置的结构的框图。
图3是例示图2所示的BIST控制器的结构的框图。
图4是例示图3所示的图案数据生成器的结构的框图。
图5是例示图4所示的种子数据生成器中包括的种子值生成器的电路图。
图6是例示种子数据的种子值的图。
图7是例示用于根据种子值生成种子数据的方法的图。
图8是例示所生成的种子数据和第一扩展数据的图。
图9是例示图3所示的输入数据切换单元的结构的图。
图10是例示根据本公开的实施方式的BIST写入操作的定时图。
图11是例示图3所示的测试结果输出单元的结构的框图。
图12是例示图11所示的数据比较器的实施方式的图。
图13是例示图11所示的数据比较器的另一实施方式的图。
图14是例示根据本公开的实施方式的内建自测(BIST)读取操作的定时图。
图15是例示图1所示的存储装置的另一实施方式的框图。
图16是例示图15所示的存储单元阵列的实施方式的图。
图17是例示图16所示的多个存储块中的一个的电路图。
图18是例示图16所示的多个存储块中的一个的另一实施方式的电路图。
图19是例示根据本公开的实施方式的包括存储装置的储存装置的框图。
图20是例示图19所示的储存装置的应用示例的框图。
图21是例示包括参照图20所述的储存装置的计算系统的框图。
具体实施方式
本文所公开的特定结构描述或功能描述出于描述根据本公开的构思的实施方式的目的而仅仅是例示性的。根据本公开的构思的实施方式可按照各种形式来实现，并且不能被解释为限于本文阐述的实施方式。
根据本公开的构思的实施方式可进行各种修改并具有各种形状。因此，这些实施方式被例示在附图中并意图在文中详细描述。然而，根据本公开的构思的实施方式不被解释为限于特定的公开内容，而是包括不脱离本公开的精神和技术范围的所有改变、等同物或替代物。
虽然可使用诸如“第一”和“第二”这样的术语来描述各种组件，但是这样的组件不应该被理解为受上述术语限制。以上术语仅用于将一个组件与另一组件区分开来。例如，在不脱离本公开的范围的情况下，可将第一组件称为第二组件，同样地，可将第二组件称为第一组件。
将理解的是，当元件被称为“连接”或“联接”至另一元件时，该元件可直接连接或直接联接至另一元件，或者也可存在中间元件。相比之下，当元件被称为“直接连接”或“直接联接”至另一元件时，不存在中间元件。此外，可类似地解释描述诸如“在...之间”、“直接在...之间”或“与...相邻”以及“与...直接相邻”这样的组件之间的关系的其它表述。
本申请中使用的术语仅用于描述特定实施方式，而并不意图限制本公开。除非上下文另有明确指示，否则本公开内容中的单数形式也意图包括复数形式。还将理解的是，诸如“包括”或“具有”等的术语旨在指示说明书中公开的特征、数字、操作、动作、组件、部件或其组合的存在，而不意图排除可存在或可添加一个或多个其它特征、数字、操作、动作、组件、部件或其组合的可能性。
只要没有进行差异地定义，本文所使用的包括技术术语或科学术语在内的所有术语具有本公开所属领域的技术人员通常理解的含义。具有词典中限定的定义的术语应该被理解为使得它们具有与相关技术的上下文一致的含义。只要未在本申请中明确定义，术语就不应当以理想或过度正式的方式来进行理解。
在描述实施方式时，将省略本公开所属领域众所周知的且与本公开不直接相关的技术的说明。这旨在通过省略不必要的描述来更清楚地公开本公开的主旨。
在下文中，将参照附图详细描述本公开的示例性实施方式，以使本领域技术人员能够容易地实现本公开的技术精神。
图1是例示包括根据本公开的实施方式的存储装置的测试系统的框图。
参照图1，测试系统50可包括测试装置500和存储装置200。
测试系统50可用于测试存储装置200的操作。
存储装置200可以是NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电式随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。此外，本公开的存储装置200可按照三维阵列结构来实现。本公开不仅可应用于其中电荷存储层配置有浮栅(FG)的闪存存储装置，而且可应用于其中电荷存储层配置有绝缘层的电荷捕获闪存(CTF)。
存储装置200响应于测试装置500的控制而操作。存储装置200包括存储数据的多个存储单元。存储装置200的测试操作通常可划分为测试在存储单元本身中是否发生故障的单元测试操作以及在存储单元中没有实际存储数据的情况下测试除存储单元之外的电路操作的数据路径测试操作。
存储装置200可包括将数据存储在多个存储单元或驱动器中或者控制存储单元以读取存储在存储单元中的数据的多个电路。常规来说，由于测试装置500的成本和效率方面的限制，通过仅在存储装置的晶圆级简单执行单元测试来检测故障存储装置，并且在封装存储装置的处理中对数据通路执行测试。因此，如果在对数据路径执行测试的处理中，在堆叠在一个封装件中的多个存储装置当中的任何一个存储装置中发生故障，那么堆叠在对应封装中的多个存储装置全部可能被丢弃。
根据本公开的实施方式的存储装置200包括能够执行内建自测(BIST)操作的BIST控制器290。根据本公开的实施方式，可在晶圆级通过BIST操作高速执行数据路径测试操作。因此，可减少测试成本和测试时间。根据本公开的实施方式的BIST操作可划分为BIST写入操作和BIST读取操作。
存储装置200可从测试装置500接收控制信号CTRL、命令CMD和地址ADDR。存储装置200可根据从测试装置500输入的控制信号CTRL、命令CMD和地址ADDR来执行BIST写入操作或BIST读取操作。存储装置200可执行BIST读取操作，并将指示BIST读取操作是通过还是失败的通过/失败信号P/F输出到测试装置500。
在一个实施方式中，控制信号CTRL可与读取使能信号RE和写入使能信号WE中的任何一个对应。读取使能信号RE可以是指示输入命令CDM和地址ADDR与BIST读取操作对应的控制信号，写入使能信号WE可以是指示输入命令CMD和地址ADDR与BIST写入操作对应的控制信号。
如果从测试装置500输入写入命令CMD和地址，则存储装置200可将数据存储在与输入地址ADDR对应的存储单元中。如果从测试装置500输入读取命令CMD和地址ADDR，则存储装置200可读取存储在与输入地址ADDR对应的存储单元中的数据。
在本公开的一个实施方式中，在BIST写入操作中，测试装置500不提供写入数据，而是可仅向存储装置200提供写入命令CMD和地址ADDR。
BIST控制器290可接收BIST写入命令CMD和地址ADDR，并且生成图案数据。BIST控制器290可将所生成的图案数据输入到与和地址ADDR对应的存储单元联接的页缓冲器电路。
BIST控制器290可从测试装置500接收BIST读取命令CMD和地址ADDR，并且生成图案数据。所生成的图案数据可以是参考数据。另外，BIST控制器290可读取先前存储在与和地址ADDR对应的存储单元联接的页缓冲器电路中的数据。所读取的数据可以是感测数据。BIST控制器290可将参考数据与感测数据进行比较。BIST控制器290可基于比较结果向测试装置500输出通过/失败信号PF。例如，如果感测数据和参考数据彼此相同，则BIST控制器290可输出通过信号。如果感测数据和参考数据彼此不同，则BIST控制器290可输出失败信号。
将参照图2至图15来描述BIST控制器290的详细配置和操作。
图2是例示图1的存储装置200的结构的框图。
参照图2，存储装置200可包括存储单元阵列210、输入/输出焊盘220、命令/地址缓冲器230、数据输入/输出缓冲器240、地址计数器250、输入/输出控制电路260、列解码器270、页缓冲器组280和BIST控制器290。
存储单元阵列210可包括多个存储单元。在一个实施方式中，所述多个存储单元是非易失性存储单元。多个存储单元中的每一个可被配置为用于存储一位数据的单层单元(SLC)、用于存储两位数据的多层单元(MLC)、用于存储三位数据的三层单元(TLC)或者用于存储四位数据的四层单元(QLC)。
在一个实施方式中，存储单元阵列210可包括多个存储体(bank)。例如，存储单元阵列210可包括存储体B0、存储体B1、存储体B2和存储体B3。在一个实施方式中，存储装置200可独立地对存储体B0至B3中的每一个执行读取操作、写入操作或擦除操作。存储体B0至B3中的每一个中包括的存储单元可通过位线联接至页缓冲器电路PB。
输入/输出焊盘220可将存储装置200电连接到外部装置。存储装置200可通过输入/输出焊盘220与外部装置通信。存储装置200包括用于接收读取使能信号RE或写入使能信号WE的控制信号焊盘220_1以及用于接收命令CMD和地址ADDR的数据焊盘220_2。除了控制信号焊盘220_1和数据焊盘220_2之外，存储装置200中包括的输入/输出焊盘220还可包括用于输入或输出各种信号的焊盘。例如，数据焊盘220_2可包括四个DQ焊盘DQ0至DQ3。在各种实施方式中，数据焊盘220_2可包括8个DQ焊盘或16个DQ焊盘。
根据本公开的实施方式的存储装置200可根据BIST使能信号BIST_ON来执行BIST写入操作或BIST读取操作。例如，如果从测试装置500输入BIST使能信号BIST_ON，则存储装置200可执行BIST写入操作或BIST读取操作。另选地，如果未输入BIST使能信号BIST_ON，则存储装置200可执行正常写入操作、正常读取操作或擦除操作。
通过控制信号焊盘220_1输入的读取使能信号RE可以是指示通过数据焊盘220_2输入的命令CMD和地址ADDR与BIST读取操作对应的控制信号，而写入使能信号WE可以是指示通过数据焊盘220_2输入的命令CMD和地址ADDR与BIST写入操作对应的控制信号。
例如，在BIST写入操作中，存储装置200可通过控制信号焊盘220_1接收写入使能信号WE，并且通过数据焊盘220_2接收命令CMD和地址ADDR。另选地，在BIST读取操作中，存储装置200可通过控制信号焊盘220_1接收读取使能信号RE，并且通过数据焊盘220_2接收命令CMD和地址ADDR。
命令/地址缓冲器230可根据输入的写入使能信号WE来存储通过数据焊盘220_2输入的命令CMD和地址ADDR。另选地，命令/地址缓冲器230可根据输入的读取使能信号RE来存储通过数据焊盘220_2输入的命令CMD和地址ADDR。在一个实施方式中，命令/地址缓冲器230可包括用于存储命令的命令缓冲器和用于存储地址的地址缓冲器。
数据输入/输出缓冲器240可在BIST写入操作中不接收写入数据。在BIST读取操作中，数据输入/输出缓冲器240可存储指示BIST读取操作是通过还是失败的通过/失败信号P/F，并且通过数据焊盘220_2将所存储的通过/失败信号P/F发送到测试装置500。
地址计数器250可从命令/地址缓冲器230接收地址ADDR。地址计数器250可允许地址ADDR根据从BIST控制器290提供的地址计数信号ADD_C增加。地址计数器250可向列解码器270提供根据地址计数信号ADD_C增加的地址ADDR。列解码器270可根据所提供的地址ADDR来选择对应的列地址。
输入/输出控制电路260可在BIST写入操作中向页缓冲器组280提供数据或者在BIST读取操作中从页缓冲器组280接收数据。
例如，在BIST写入操作中，输入/输出控制电路260可从BIST控制器290接收第一数据DATA1。在一个实施方式中，第一数据DATA1可以是由BIST控制器290生成的图案数据。输入/输出控制电路260可将第一数据DATA1传送到页缓冲器组280中包括的页缓冲器电路PB。具体地，输入/输出控制电路260可根据从BIST控制器290输入的输入控制信号IODRV(未示出)将输入的第一数据DATA1发送到页缓冲器组280。在这种情况下，数据可被存储在页缓冲器组280中所包括的多个页缓冲器电路PB当中的与由列解码器270选择的列地址对应的页缓冲器电路PB中。
另选地，在BIST读取操作中，输入/输出控制电路260可从页缓冲器组280接收数据。具体地，输入/输出控制电路260可根据从BIST控制器290输入的输出控制信号IOSTB(未示出)接收存储在页缓冲器组280的页缓冲器电路PB中的第二数据DATA2。在一个实施方式中，第二数据DATA2可以是从页缓冲器电路PB中感测的数据。在这种情况下，从页缓冲器组280中所包括的多个页缓冲器电路PB当中的与由列解码器270选择的列地址对应的页缓冲器电路PB中感测的数据可作为第二DATA2被输出。
输入/输出控制电路260可通过全局数据线发送第一数据DATA1或第二数据DATA2。例如，一条全局数据线可与存储单元阵列210的存储体B0至B3中的每一个对应。
BIST控制器290可联接至命令/地址缓冲器230、数据输入/输出缓冲器240、地址计数器250和输入/输出控制电路260。BIST控制器290可控制存储装置200的BIST操作。例如，BIST控制器290可控制命令/地址缓冲器230、数据输入/输出缓冲器240、地址计数器250和输入/输出控制电路260以执行BIST写入操作和BIST读取操作。
在BIST写入操作中，BIST控制器290可生成作为要存储在页缓冲器电路PB中的第一数据DATA1的图案数据。BIST控制器290可将第一数据DATA1提供给输入/输出控制电路260，以便将第一数据DATA1或所生成的图案数据存储在与和地址ADDR对应的存储单元联接的页缓冲器电路PB中。
在BIST读取操作中，BIST控制器290可从输入/输出控制电路260接收第二数据DATA2。在一个实施方式中，第二数据DATA2可以是先前存储在页缓冲器电路PB中的感测数据。此外，BIST控制器290可生成作为要与第二数据DATA2进行比较的参考数据的图案数据。参考数据可以是与作为在BIST写入操作中生成的图案数据的第一数据DATA1相同的数据。
BIST控制器290可将感测数据与由此生成的参考数据进行比较。BIST控制器290可基于比较结果向数据输入/输出缓冲器240输出通过/失败信号P/F。例如，如果感测数据和参考数据彼此相同，则BIST控制器290可输出通过信号。如果感测数据和参考数据彼此不同，则BIST控制器290可输出失败信号。
在一个实施方式中，BIST控制器290可生成用于执行BIST写入操作和BIST读取操作的各种定时控制信号，并且通过使用所生成的定时控制信号来控制命令/地址缓冲器230、数据输入/输出缓冲器240、地址计数器250和输入/输出控制电路260。例如，BIST控制器290可生成作为用于允许地址ADDR增加的定时控制信号的地址计数信号ADD_C，并且将所生成的地址计数信号ADD_C提供给地址计数器250。另选地，BIST控制器290可生成作为用于控制输入/输出控制电路260的数据输入/输出的定时信号的输入控制信号IODRV(未示出)和输出控制信号IOSTB(未示出)，并且将所生成的输入控制信号IODRV和输出控制信号IOSTB输出到输入/输出控制电路260。
将参照图3更详细地描述BIST控制器290的结构和操作。
图3是例示BIST控制器290的结构的框图。
参照图3，BIST控制器290可包括BIST逻辑310、参考时钟生成器320、时钟定时控制器330、图案数据生成器340、输入数据切换单元350和测试结果输出单元360。
在下文中，为了描述方便起见，将参照图2和图3针对BIST写入操作和BIST读取操作中的每一个来描述BIST逻辑310、参考时钟生成器320、时钟定时控制器330、图案数据生成器340、输入数据切换单元350和测试结果输出单元360的操作。
首先，将描述BIST写入操作。
BIST逻辑310可从测试装置500接收BIST使能信号BIST_ON。例如，测试装置500可向存储装置200发送BIST使能信号BIST_ON以对存储装置200进行测试。BIST使能信号BIST_ON可按照命令CMD的形式发送。响应于BIST使能信号BIST_ON，BIST逻辑310可向参考时钟生成器320输出用于生成参考时钟的控制信号，该参考时钟成为在BIST操作中使用的多个定时信号的参考。
例如，BIST逻辑310可响应于BIST使能信号BIST_ON而向参考时钟生成器320提供测试模式使能信号TM_EN。BIST逻辑310可在由测试装置500预设的时间期间输出测试模式使能信号TM_EN或者输出测试模式使能信号TM_EN直到不再提供BIST使能信号BIST_ON为止。另选地，BIST逻辑310可从测试装置500接收作为命令CMD的BIST复位信号，并且响应于BIST复位信号而停止输出测试模式使能信号TM_EN。
BIST逻辑310可根据BIST使能信号BIST_ON向时钟定时控制器330输出数据输入使能信号DATAINEN、数据输出使能信号DATAOUTEN和复位信号RST中的任何一个。例如，在BIST写入操作中，BIST逻辑310可向时钟定时控制器330输出数据输入使能信号DATAINEN。
参考时钟生成器320可响应于从BIST逻辑310输入的测试模式使能信号TM_EN而生成参考时钟INT_CLK。
参考时钟生成器320可被实现为以数字方式控制的振荡器。例如，参考时钟生成器320可通过使用电压-电流转换器(V-I转换器)来生成电流源，并且通过控制电流源来调节目标频率。
在一个实施方式中，参考时钟生成器320可被实现为正交伪差分电流控制振荡器。
在一个实施方式中，从参考时钟生成器320输出的参考时钟INT_CLK的频率可以是例如1.2GHz或1.333GHz。然而，参考时钟INT_CLK的频率不限于此，并且可通过调节测试速度来生成具有各种频率的参考时钟INT_CLK。参考时钟生成器320将所生成的参考时钟INT_CLK输出到时钟定时控制器330。
时钟定时控制器330可通过使用从参考时钟生成器320提供的参考时钟INT_CLK和从BIST逻辑310提供的数据输入使能信号DATAINEN来生成要输出为图案数据的输入采样时钟SCLKIN。
例如，时钟定时控制器330可在输入数据输入使能信号DATAINEN的同时将参考时钟INT_CLK生成为输入采样时钟SCLKIN。也就是说，在输入数据输入使能信号DATAINEN的同时，时钟定时控制器330可通过屏蔽(mask)参考时钟INT_CLK来生成输入采样时钟SCLKIN。时钟定时控制器330可将输入采样时钟SCLKIN输出到图案数据生成器340。
在一个实施方式中，时钟定时控制器330可基于从参考时钟生成器320提供的参考时钟INT_CLK或输入采样时钟SCLKIN中的任何一个来生成输入控制信号IODRV和地址计数信号ADD_C。时钟定时控制器330可将输入控制信号IODRV和地址计数信号ADD_C分别输出到如参照图2所述的输入/输出控制电路260和地址计数器250。
图案数据生成器340可生成要通过BIST写入操作存储在参照图2描述的页缓冲器电路PB中的图案数据。图案数据生成器340可从时钟定时控制器330接收输入采样时钟SCLKIN，并且根据接收到的输入采样时钟SCLKIN生成图案数据。在一个实施方式中，图案数据的种子值可依次增加，这将参照图5进行描述。
具体地，首先，图案数据生成器生成4位种子数据。4位种子数据的位值可沿着输入采样时钟SCLKIN的上升沿和下降沿依次增加。图案数据生成器340可通过将生成的4位种子数据与4位种子数据的取反版本(inversed version)组合来生成8位扩展数据。图案数据生成器340可通过将8位扩展数据的两个副本组合来生成16位图案数据。在一个实施方式中，可通过使用4位内部反馈线性反馈移位寄存器(LFSR)来实现图案数据生成器340。
图案数据生成器340可将所生成的图案数据作为第一数据DATA1提供给输入数据切换单元350。
将参照图4至图8更详细地描述图案数据生成器340的结构和操作。
输入数据切换单元350可接收由时钟定时控制器330生成的输入数据对齐信号DCLK。输入数据切换单元350可根据输入数据对齐信号DCLK将第一数据DATA1提供给参照图2描述的输入/输出控制电路260。输入数据对齐信号DCLK可与输入控制信号IODRV和地址计数信号ADD_C中的任何一个同步。从图案数据生成器340输出的第一数据DATA1可通过输入数据对齐信号DCLK进行对齐以被输入到输入/输出控制电路260。输入数据对齐信号DCLK可由时钟定时控制器330基于输入控制信号IODRV和地址计数信号ADD_C中的任何一个来生成。然后，输入/输出控制电路260可根据输入控制信号IODRV将输入数据对齐信号DCLK发送到页缓冲器组280。在这种情况下，第一数据DATA1可被存储在页缓冲器组280中所包括的多个页缓冲器电路PB当中的与由列解码器270选择的列地址对应的页缓冲器电路PB中。
将参照图10来更详细地描述输入数据切换单元350的配置和操作。
接下来，将描述BIST读取操作。
BIST逻辑310可从测试装置500接收BIST使能信号BIST_ON。例如，测试装置500可向存储装置200发送BIST使能信号BIST_ON以便对存储装置200进行测试。BIST使能信号BIST_ON可按照命令的形式发送。响应于BIST使能信号BIST_ON，BIST逻辑310可向参考时钟生成器320输出用于生成参考时钟的控制信号，该参考时钟成为在BIST操作中使用的多个定时信号的参考。
例如，BIST逻辑310可响应于BIST使能信号BIST_ON而向参考时钟生成器320提供测试模式使能信号TM_EN。BIST逻辑310可在由测试装置500预设的时间期间输出测试模式使能信号TM_EN或者输出测试模式使能信号TM_EN直到不再提供BIST使能信号BIST_ON为止。另选地，BIST逻辑310可从测试装置500接收作为命令CMD的BIST复位信号，并且响应于BIST复位信号而停止输出测试模式使能信号TM_EN。
BIST逻辑310可根据BIST使能信号BIST_ON向时钟定时控制器330输出数据输入使能信号DATAINEN、数据输出使能信号DATAOUTEN和复位信号RST中的任何一个。例如，在BIST读取操作中，BIST逻辑310可向时钟定时控制器330输出数据输出使能信号DATAOUTEN。
参考时钟生成器320可响应于从BIST逻辑310输入的测试模式使能信号TM_EN而生成参考时钟INT_CLK。
参考时钟生成器320可被实现为以数字方式控制的振荡器。例如，参考时钟生成器320可通过使用电压-电流转换器(V-I转换器)来生成电流源，并且通过控制电流源调节目标频率。
在一个实施方式中，参考时钟生成器320可被实现为正交伪差分电流控制振荡器。
在一个实施方式中，从参考时钟生成器320输出的参考时钟INT_CLK的频率可以是例如1.2GHz或1.333GHz。然而，参考时钟INT_CLK的频率不限于此，并且可通过调节测试速度来生成具有各种频率的参考时钟INT_CLK。参考时钟生成器320将所生成的参考时钟INT_CLK输出到时钟定时控制器330。
时钟定时控制器330可通过使用从参考时钟生成器320提供的参考时钟INT_CLK和从BIST逻辑310提供的数据输出使能信号DATAOUTEN来生成输出控制信号IOSTB和地址计数信号ADD_C。
例如，时钟定时控制器330可在输入数据输出使能信号DATAOUTEN的同时生成作为输出控制信号IOSTB和地址计数信号ADD_C的参考时钟INT_CLK。也就是说，在输入数据输出使能信号DATAOUTEN的同时，时钟定时控制器330可通过屏蔽参考时钟INT_CLK来生成输出控制信号IOSTB和地址计数信号ADD_C。时钟定时控制器330可将输出控制信号IOSTB和地址计数信号ADD_C分别输出到如参考图2所述的输入/输出控制电路260和地址计数器250。
参照图2描述的地址计数器250可根据接收到的地址计数信号ADD_C向列解码器270提供地址ADDR。列解码器270可根据接收到的地址ADDR选择对应的列地址。
输入/输出控制电路260可从页缓冲器组280接收数据。具体地，输入/输出控制电路260可根据输出控制信号IOSTB接收存储在页缓冲器组280的页缓冲器电路PB中的第二数据DATA2。在一个实施方式中，第二数据DATA2可以是先前存储在页缓冲器电路PB中的感测数据。在这种情况下，页缓冲器组280中所包括的多个页缓冲器电路PB当中的与由列解码器270选择的列地址对应的页缓冲器电路PB中存储的数据可作为第二DATA2被输出。
时钟定时控制器330可通过使用输出控制信号IOSTB和参考时钟INT_CLK来生成要输出到图案数据生成器340的输出采样时钟SCLKOUT。例如，时钟定时控制器330可通过根据作为触发信号的输出控制信号IOSTB对参考时钟INT_CLK进行采样来生成输出采样时钟CLKOUT。
时钟定时控制器330可将输出采样时钟SCLKOUT输出到图案数据生成器340。
在BIST读取操作中，图案数据生成器340可生成要与从页缓冲器电路PB读取的数据进行比较的参考数据。参考数据可以是在BIST写入操作中生成的图案数据。也就是说，参考数据可以是与第一数据DATA1相同的数据。图案数据生成器340可从时钟定时控制器330接收输出采样时钟SCLKOUT，并根据接收到的输出采样时钟SCLKOUT生成参考数据。
图案数据生成器340可将参考数据输出到测试结果输出单元360。
测试结果输出单元360接收从图案数据生成器340提供的第一数据DATA1和从输入/输出控制电路260输出的第二数据DATA2。
测试结果输出单元360可将第一数据DATA1与第二数据DATA2进行比较，并且基于比较结果向数据输入/输出缓冲器240输出通过/失败信号P/F。例如，如果作为感测数据的第二数据DATA2与作为参考数据的第一数据DATA1相同，则测试结果输出单元360可输出通过信号P。如果第二数据DATA2与第一数据DATA1不同，则测试结果输出单元360可输出失败信号F。
将参照图12至图15更详细描述测试结果输出单元360的配置和操作。
图4是例示图3的图案数据生成器340的结构的框图。
参照图4，图案数据生成器340可包括种子数据生成器341和数据扩展单元342。
种子数据生成器341生成4位种子数据。该种子数据可被发送到数据扩展单元342。将参照图5至图8更详细地描述生成种子数据的方法。
数据扩展单元342可包括第一扩展单元342_1和第二扩展单元342_2。
第一扩展单元342_1通过将4位种子数据扩展到8位数据来生成第一扩展数据，而第二扩展单元342_2通过将8位第一扩展数据扩展为16位数据来生成第二扩展数据。
具体地，种子数据SD<0>至SD<3>可配置有4位。第一扩展单元342_1通过将4位种子数据与4位种子数据的取反版本组合来生成8位第一扩展数据。
第二扩展单元342_2使用作为高字节HB和低字节LB的8位第一扩展数据来生成16位第二扩展数据。也就是说，第二扩展数据可以是配置有8位第一扩展数据的两个副本的16位数据。
由于种子数据是根据输入信号而随着一定图案改变的数据，因此第二扩展数据可随着种子数据改变而改变。因此，第二扩展数据也可以是随着一定图案改变的数据。第二扩展数据可以是参照图2和图3描述的图案数据或第一数据DATA1。
在一个实施方式中，图案数据可被输出到分别与多个存储体B0至B3对应的全局数据线GDL_B<0:3>。在这种情况下，输出到每条全局数据线的图案数据可按照与参考时钟INT_CLK的一个周期1tCK对应的时间差输出。例如，输出到存储体B0的图案数据可通过第零全局数据线GDL_B0输出。输出到存储体B1的图案数据与输出到第零全局数据线GDL_B0的图案数据相比可具有1tCK的延迟，并且可通过第一全局数据线GDL_B1输出。输出到存储体B2的图案数据与输出到第一全局数据线GDL_B1的图案数据相比可具有1tCK的延迟，并且可通过第二全局数据线GDL_B2输出。输出到存储体B3的图案数据与输出到第二全局数据线GDL_B2的图案数据相比可具有1tCK的延迟，并且可通过第三全局数据线GDL_B3输出。
在一个实施方式中，图案数据可被同时输出到分别与多个存储体B0至B3对应的全局数据线GDL_B<0:3>。
图5是例示包括在图4的种子数据生成器341中的种子值生成器的电路图。
参照图5，种子数据生成器341可包括种子值生成器。种子值生成器可包括种子值输入单元341_1和种子值输出单元341_2。种子值生成器可根据输入到其的输入采样时钟SCLKIN或输出采样时钟SCLKOUT生成种子值Q<0>至Q<3>，并最终生成参照图4所述的种子数据SD<0>至SD<3>。
种子值输入单元341_1使用先前生成的种子值Q<0>至Q<3>来确定输入到种子值输出单元341_2中包括的多个D触发器的值。
种子值输出单元341_2接收种子值输入单元341的输入并输出种子值Q<0>至Q<3>。
种子值Q<0>至Q<3>可以是根据输入采样时钟SCLKIN或输出采样时钟SCLKOUT的上升沿和/或下降沿依次增加的4位数据。
种子数据生成器341通过使用种子值Q<0>至Q<3>来生成4位种子数据。
在一些实施方式中，种子数据生成器341可使用4位内部反馈LFSR来实现。
图6是例示4位种子数据的种子值Q<0>至Q<3>的图。
种子值Q<0>至Q<3>的初始值被设置为“0000”。随后，种子值Q<0>至Q<3>可具有根据图5的种子值生成器的电路操作依次增加的4位数据。也就是说，种子值Q<0>至Q<3>可按逐位方式从“0000”至“1111”依次增加，例如“0000”→“0001”→“0010”→“0011”→“0100”→“0101”→“0110”→“0111”→“1000”→“1001”→“1010”→“1011”→“1100”→“1101”→“1110”→“1111”。在种子值Q<0>至Q<3>从“0000”增加到“1111”之后，种子值Q<0>至Q<3>可再次被设置为“0000”。因此，直到种子值Q<0>至Q<3>从“0000”增加到“1111”为止，需要输入采样时钟SCLKIN或输出采样时钟SCLKOUT的16个上升沿和下降沿。
图7是例示用于根据种子值Q<0>至Q<3>生成种子数据的方法的图。
参照图7，根据参照图5所述的方法，种子值Q<0>至Q<3>沿着输入时钟信号CLK的上升沿按逐位方式依次增加。种子值Q<0>至Q<3>可每1tCK增加。在一个实施方式中，图7的时钟信号CLK可与输入采样信号SCLKIN和输出采样信号SCLKOUT中的任何一个对应。
种子数据SD<0>至SD<3>可具有种子值Q<0>至Q<3>的四分之一频率以使种子数据SD<0>至SD<3>的二进制值每4tCK增加。因此，使用种子数据Q<0>至Q<3>生成的图案数据SD<0>至SD<3>可具有每4tCK增加的二进制值。
图8是例示所生成的种子数据Q<0>至Q<3>和8位第一扩展数据的图。
参照图8，例示了8位第一扩展数据的16个数字。扩展数据是8位数据，与I00至I03对应的数据可以是4位种子数据，与I04至I07对应的数据可以是4位种子数据的取反版本。
图9是例示图3的输入数据切换单元350的结构的图。
参照图9，输入数据切换单元350可包括多个输入数据开关351_0至351_3。
多个输入数据开关351_0至351_3可分别联接至多条全局数据线GDL_B0<0:15>至GDL_B3<0:15>。多个输入数据开关351_0至351_3具有相同的配置。因此，在下文中，将以输入数据开关351_0的操作为示例进行说明。
输入数据开关351_0可接收正常数据Normal Data-In_B0<0:15>或BIST数据BISTData-In_B0<0:15>，并且仅向全局数据线GDL_B0<0:15>输出两个数据Normal Data-In_B0<0:15>和BIST数据BIST Data-In_B0<0:15>中的任意一个。
具体地，输入数据开关351_0可根据是否输入BIST使能信号BIST_ON来接收正常数据Normal Data-In_B0<0:15>或BIST数据BIST Data-In_B0<0:15>，并且仅向全局数据线GDL_B0<0:15>输出两个数据Normal Data-In_B0<0:15>和BIST数据BIST Data-In_B0<0:15>中的任意一个。例如，如果输入了BIST使能信号BIST_ON，则输入数据开关351_0将BIST数据BIST Data-In_B0<0:15>输出到全局数据线GDL_B0<0:15>。如果未输入BIST使能信号BIST_ON，则输入数据开关351_0将正常数据Normal Data-In_B0<0:15>输出到全局数据线GDL_B0<0:15>。
图10是例示根据本公开的实施方式的BIST写入操作的定时图。
参照图2、图3和图10，在t0处，输入BIST使能信号BIST_ON。在t0处，存储装置200可接收指示从测试装置500输入的命令CMD和地址ADDR与BIST写入操作对应的写入使能信号WE。BIST逻辑310响应于BIST使能信号BIST_ON而向参考时钟生成器320输出测试模式使能信号TM_EN。
在t1处，参考时钟生成器320根据测试模式使能信号TM_EN生成参考时钟Int_CLK。
在t2之前，存储装置200可从测试装置500接收命令和地址A0至A4。
在t2与t3之间的时间内，BIST逻辑310可向时钟定时控制器330输出用于存储体B0的数据输入使能信号DATAINENB0。时钟定时控制器330可在输入数据输入使能信号DATAINENB0的同时，将输入的参考时钟Int_CLK输出为用于存储体B0的输入采样时钟SCLKINB0。图案数据生成器340根据输入的输入采样时钟SCLKINB0生成关于存储体B0的图案数据BANK_0。
在t3与t4之间的时间内，BIST逻辑310可向时钟定时控制器330输出用于存储体B1的数据输入使能信号DATAINENB1。时钟定时控制器330可在输入数据输入使能信号DATAINENB1的同时，将输入的参考时钟Int_CLK输出为用于存储体B1的输入采样时钟SCLKINB1。图案数据生成器340根据输入的输入采样时钟SCLKINB1生成关于存储体B1的图案数据BANK_1。
在t4与t5之间的时间内，BIST逻辑310可向时钟定时控制器330输出用于存储体B2的数据输入使能信号DATAINENB2。时钟定时控制器330可在输入数据输入使能信号DATAINENB2的同时，将输入的参考时钟Int_CLK输出为用于存储体B2的输入采样时钟SCLKINB2。图案数据生成器340根据输入的输入采样时钟SCLKINB2生成关于存储体B2的图案数据BANK_2。
在t5和t6之间的时间内，BIST逻辑310可向时钟定时控制器330输出用于存储体B3的数据输入使能信号DATAINENB3。时钟定时控制器330可在输入数据输入使能信号DATAINENB3的同时，将输入的参考时钟Int_CLK输出为用于存储体B3的输入采样时钟SCLKINB3。图案数据生成器340根据输入的输入采样时钟SCLKINB3生成关于存储体B3的图案数据BANK_3。所生成的图案数据BANK_0至BANK_3被输入到输入数据切换单元350。
在t4处，输入数据切换单元350可接收时钟定时控制器330生成的用于存储体B0的输入数据对齐信号DCLK_B0。输入数据切换单元350可根据输入数据对齐信号DCLK_B0将图案数据BANK_0提供给输入/输出控制电路260。输入数据对齐信号DCLK_B0可与输入控制信号IODRV和地址计数信号ADD_C同步。随后，输入/输出控制电路260可根据输入控制信号IODRV将输入数据对齐信号DCLK_B0发送到页缓冲器组280。在这种情况下，数据可被存储在页缓冲器组280中所包括的多个页缓冲器电路PB当中的与由列解码器270选择的存储体B0的列地址对应的页缓冲器电路PB中。
在t5处，输入数据切换单元350可接收时钟定时控制器330生成的用于存储体B1的输入数据对齐信号DCLK_B1。输入数据切换单元350可根据输入数据对齐信号DCLK_B1将图案数据BANK_1提供给输入/输出控制电路260。输入数据对齐信号DCLK_B1可与输入控制信号IODRV和地址计数信号ADD_C同步。随后，输入/输出控制电路260可根据输入控制信号IODRV将输入数据对齐信号DCLK_B1发送到页缓冲器组280。在这种情况下，数据可被存储在页缓冲器组280中所包括的多个页缓冲器电路PB当中的与由列解码器270选择的存储体B1的列地址对应的页缓冲器电路PB中。
在t6处，输入数据切换单元350可接收时钟定时控制器330生成的用于存储体B2的输入数据对齐信号DCLK_B2。输入数据切换单元350可根据输入数据对齐信号DCLK_B2将图案数据BANK_2提供给输入/输出控制电路260。输入数据对齐信号DCLK_B2可与输入控制信号IODRV和地址计数信号ADD_C同步。随后，输入/输出控制电路260可根据输入控制信号IODRV将输入数据对齐信号DCLK_B2发送到页缓冲器组280。在这种情况下，数据可被存储在页缓冲器组280中所包括的多个页缓冲器电路PB当中的与由列解码器270选择的存储体B2的列地址对应的页缓冲器电路PB中。
在t7处，输入数据切换单元350可接收时钟定时控制器330生成的用于存储体B3的输入数据对齐信号DCLK_B3。输入数据切换单元350可根据输入数据对齐信号DCLK_B3将图案数据BANK_3提供给输入/输出控制电路260。输入数据对齐信号DCLK_B3可与输入控制信号IODRV和地址计数信号ADD_C同步。随后，输入/输出控制电路260可根据输入控制信号IODRV将输入数据对齐信号DCLK_B3发送到页缓冲器组280。在这种情况下，数据可被存储在页缓冲器组280中所包括的多个页缓冲器电路PB当中的与由列解码器270选择的存储体B3的列地址对应的页缓冲器电路PB中。
图11是例示图3的测试结果输出单元360的结构的框图。
参照图11，测试结果输出单元360可包括时钟计数器361和数据比较器362。时钟计数器361对输出采样时钟SCLKOUT进行计数。时钟计数器361生成输出数据对齐信号CLKCNT，以用于允许第一数据DATA1和第二数据DATA2彼此同步以供数据比较器362对第一数据DATA1和第二数据DATA2进行比较。时钟计数器361可将所生成的数据对齐信号CLKCNT提供给数据比较器362。
具体地，时钟计数器361可根据输出采样时钟SCLKOUT的两个或三个周期中的任意一个对输入到其的输出采样时钟SCLKOUT进行计数，并且生成在延迟了对应周期的时间处激活的输出数据对齐信号CLKCNT。输出数据对齐信号CLKCNT可具有与输出采样时钟SCLKOUT的四个周期对应的周期，该周期成为输入/输出数据的时间。
数据比较器362允许第一数据DATA1和第二数据DATA2彼此同步。数据比较器362可将第一数据DATA1与第二数据DATA2进行比较，并基于比较结果向参照图2所述的数据输入/输出缓冲器240输出通过/失败信号P/F。例如，如果感测数据和参考数据彼此相同，则数据比较器362可输出通过信号P。如果感测数据和参考数据彼此不同，则数据比较器362可输出失败信号F。将参照图12和图13详细描述数据比较器362的结构。
图12是例示图11的数据比较器362的实施方式的图。
参照图12，数据比较器362可包括高字节(HB)比较器420和低字节(LB)比较器410。
图12例示了存储体B0的数据比较器362_1。因此，数据比较器362_1的数目可根据构成存储装置中包括的存储单元阵列的存储体的数目来改变。此外，将理解的是，其它存储体的数据比较器彼此相同地配置。
高字节(HB)比较器420和低字节(LB)比较器410的输出(诸如稍后将描述的值A和值B)可联接至执行异或逻辑和运算的XOR门，并且XOR门的输出可被输出到逻辑总线0Logic_Bus_0。
低字节比较器410在逐位基础上比较第一数据DATA1的8位低字节(LB)和第二数据DATA2的8位低字节(LB)。第一数据DATA1可以是参考数据，并且第二数据DATA2可以是通过对存储在页缓冲器电路PB中的图案数据进行感测而获得的感测数据。具体地，低字节比较器410可通过使用对与相同位置对应的位执行逻辑和运算的XOR门，来逐位地比较参考数据和感测数据。例如，低字节比较器410可通过XOR运算来比较参考数据的第零位B0_EXP_0与感测数据的第零位B0_SEN_0，比较参考数据的第一位B0_EXP_1与感测数据的第一位B0_SEN_1，比较参考数据的第二位B0_EXP_2与感测数据的第二位B0_SEN_2，比较参考数据的第三位B0_EXP_3与感测数据的第三位B0_SEN_3，比较参考数据的第四位B0_EXP_4与感测数据的第四位B0_SEN_4，比较参考数据的第五位B0_EXP_5与感测数据的第五位B0_SEN_5，比较参考数据的第六位B0_EXP_6与感测数据的第六位B0_SEN_6，并且比较参考数据的第七位B0_EXP_7与感测数据的第七位B0_SEN_7。
此外，低字节比较器410可通过XOR运算来比较第零位的XOR运算结果和第一位的XOR运算结果，通过XOR运算来比较第二位的XOR运算结果和第三位的XOR运算结果，通过XOR运算来比较第四位的XOR运算结果和第五位的XOR运算结果，并且通过XOR运算来比较第六位的XOR运算结果和第七位的XOR运算结果。
作为通过以这种方式执行运算所获得的结果，如果低字节数据彼此对应，则值A可以是0。如果任何一位与其它位不一致，则值A可以是1。值A是低字节(LB)比较器410的输出。
高字节(HB)比较器420可按照与低字节(LB)比较器410相同的方式，用第一数据DATA1的8位高字节(HB)和第二数据DATA2的8位高字节(HB)进行操作。通过以与低字节(LB)比较器410相同的方式执行操作，如果高字节数据彼此对应，则值B可以是0。如果任何一位与其它位不一致，则值B可以是1。值B是高字节(HB)比较器420的输出。
如果使用最终XOR运算对值A和值B进行最终比较，则可获得值0或1。具体地，如果输出到Logic-Bus_0的值是0，则对应存储体的参考数据和感测数据彼此相同。如果输出到Logic-Bus_0的值是1，则对应存储体的参考数据和感测数据彼此不同。
作为以这种方式比较对应存储体的数据而获得的结果，当作为参考数据的第一数据DATA1和作为感测数据的第二数据DATA2彼此相同时，确定存储装置的对应数据路径正常操作。相反，当第一数据DATA1与第二数据DATA2彼此不同时，确定存储装置的对应数据路径没有正常操作。
图13是例示图11的数据比较器362的另一实施方式的图。
参照图13，数据比较器362_2可根据三种模式进行操作。
当存储单元阵列配置有四个存储体时，数据比较器362_2可输出指示存储体BANK0至BANK3中的每一个的数据是否彼此相同的信号。
当数据比较器362_2在模式1中操作时，Logic-Bus_0可输出存储体B0的比较结果，Logic-Bus_1可输出存储体B1的比较结果，Logic-Bus_2可输出存储体B2的比较结果，并且Logic-Bus_3可输出存储体B3的比较结果。因此，可通过Logic-BUS_0至Logic-BUS_3的数据来确定哪个存储体在数据路径中发生错误。
当数据比较器362_2在模式2中操作时，可通过XOR运算来比较存储体B0和存储体B1的比较结果，并且可通过XOR运算来比较存储体B2和存储体B3的比较结果。因此，可确定哪个包括多个存储体的组在数据路径中发生错误。
当数据比较器362_2在模式3中操作时，存储体0至3的比较结果可通过XOR运算全部被运算为一位。运算结果可通过Logic-Bus_x来输出。当数据比较器362_2在模式3中操作时，可确定存储装置的数据路径中是否发生错误。
图14是例示根据本公开的实施方式的BIST读取操作的定时图。
参照图2、图3、图11和图14，当存储装置在t0之前处于已经执行了BIST写入操作的状态时，保持提供BIST使能信号BIST_ON，并且因此也保持生成参考时钟INT_CLK。
在t0处，存储装置接收指示从测试装置500输入的命令CMD和地址ADDR与BIST读取操作对应的读取使能信号WE。
在t0至t1的区段中，存储装置可接收命令CMD和地址A0至A4。
在t2处，BIST逻辑310可向时钟定时控制器330输出数据输出使能信号DATAOUTEN。根据数据输出使能信号DATAOUTEN，时钟定时控制器330可针对预设时间将参考时钟INT_CLK生成为用于生成输出控制信号IOSTB的输出参考信号IOSTB_REF。另外，时钟定时控制器330可基于输出参考信号IOSTB_REF生成输出控制信号IOSTB_B0至IOSTB_B3，以用于读取存储在与每个存储体对应的页缓冲器电路PB中的数据。根据输出控制信号IOSTB_B0至IOSTB_B3，存储在与相应的存储体对应的页缓冲器电路PB中的数据可作为第二数据DATA2被提供给测试结果输出单元360。
此外，时钟定时控制器330可基于输出控制信号IOSTB_B0至IOSTB_B3生成输出采样时钟SCLKOUT0至SCLKOUT3。与BIST写入操作不同，时钟定时控制器330根据输出控制信号IOSTB_B0至IOSTB_B3而不是数据输出使能信号DATAOUTEN生成输出采样时钟SCLKOUT0至SCLKOUT3，以允许感测数据的输出时间最大限度地与参考数据的生成时间同步。
在t2至t5处，可由图案数据生成器340基于输出采样时钟SCLKOUT0至SCLKOUT3生成与每个存储体对应的参考数据，并且参考数据可作为第一数据DATA1被发送到测试结果输出单元360。
测试结果输出单元360的时钟计数器361可生成输出数据对齐信号CLKCNT_B0至CLKCNT_B3，数据对齐信号CLKCNT_B0至CLKCNT_B3从输入到其的输出采样时钟SCLKOUT0至SCLKOUT3延迟了三个周期3tCK的时间开始使能。输出数据对齐信号CLKCNT可具有与输出采样时钟SCLKOUT0至SCLKOUT3的四个周期4tCK对应的、在其期间输入/输出数据的周期。
感测数据和参考数据根据要被输入到数据比较器362的输出数据对齐信号CLKCNT_B0至CLKCNT_B3进行同步，即，彼此对齐。
数据比较器362可将第一数据DATA1与第二数据DATA2进行比较，并且基于比较结果将通过/失败信号P/F输出到参照图2描述的数据输入/输出缓冲器240。例如，如果感测数据和参考数据彼此相同，则数据比较器362可输出通过信号P。如果感测数据和参考数据彼此不同，则数据比较器362可输出失败信号F。已经参照图12和图13更详细地描述了数据比较器362的结构和操作，因此，本文将省略其详细描述。
图15是例示图1的存储装置的另一实施方式的框图。
在图15中，描述了半导体存储装置100的配置和操作。图15的半导体存储装置100是图1的存储装置200的另一实施方式。
参照图15，半导体存储装置100可以是NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电式随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。此外，本公开的半导体存储装置100可按三维阵列结构来实现。本公开不仅可应用于其中电荷存储层配置有浮栅(FG)的闪存存储装置，而且可应用于其中电荷存储层配置有绝缘层的电荷捕获闪存(CTF)。
半导体存储装置100响应于外部控制器(未示出)的控制而进行操作。半导体存储装置100可从外部控制器接收命令CMD、地址ADDR和数据DATA。半导体存储装置100执行与从外部控制器提供的命令CMD对应的操作。在一个实施方式中，命令CMD可与编程操作、读取操作和擦除操作中的任意一个对应。
在编程操作中，半导体存储装置100可从外部控制器接收编程命令、地址和数据。半导体装置100可将数据编程到由地址选择的区域中。在读取操作中，半导体存储装置100可从外部控制器接收读取命令和地址。半导体存储装置100可从由地址选择的区域读取数据。在擦除操作中，半导体存储装置100可从外部控制器接收擦除命令和地址。半导体存储装置100可擦除由地址选择的区域中存储的数据。
参照图15，半导体存储装置100可包括存储单元阵列110、外围电路120和控制逻辑130。
存储单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过多条行线RL联接至地址解码器121。多个存储块BLK1至BLKz通过位线BL1至BLm联接至读取/写入电路123。多个存储块BLK1至BLKz中的每一个包括多个存储单元。在一个实施方式中，多个存储单元是非易失性存储单元。在多个存储单元当中，将联接至同一字线的存储单元定义为一页。也就是说，存储单元阵列110配置有多个页。在一个实施方式中，存储单元阵列110中包括的多个存储块BLK1至BLKz中的每一个可包括多个虚拟单元。可在漏极选择晶体管与存储单元之间以及源极选择晶体管与存储单元之间串联联接一个或更多个虚拟单元。
在一个实施方式中，半导体存储装置100的编程操作和读取操作可按页为单位来执行，半导体存储装置100的擦除操作可按块为单位来执行。
半导体存储装置100的每个存储单元可被配置为用于存储一位数据的单层单元(SLC)、用于存储两位数据的多层单元(MLC)、用于存储三位数据的三层单元(TLC)或者用于存储四位数据的四层单元(QLC)。
外围电路120可包括地址解码器121、电压生成器122、读取/写入电路123和数据输入/输出电路124。
外围电路120驱动存储单元阵列110。例如，外围电路120可驱动存储单元阵列110执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL联接至存储单元阵列110。行线RL可包括漏极选择线、字线、源极选择线和公共源线。在一个实施方式中，字线可包括正常字线和虚拟字线。在一个实施方式中，行线RL还可包括管道选择线。
地址解码器121被配置为响应于控制逻辑130的控制而进行操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121被配置为对接收到的地址ADDR中的块地址进行解码。地址解码器121根据经解码的块地址选择存储块BLK1至BLKz当中的至少一个存储块。地址解码器121被配置为对接收到的地址ADDR中的行地址进行解码。地址解码器121可根据经解码的行地址，通过将从电压生成器122提供的电压施加到字线WL来选择被选存储块的至少一条字线WL。
在编程操作中，地址解码器121可将编程电压施加到被选字线，并且将具有比编程电压的电平更低的电平的通过电压施加到未选字线。在编程验证操作中，地址解码器121可将验证电压施加到被选字线，并且将比验证电压高的验证通过电压施加到未选字线。在读取操作中，地址解码器121可将读取电压施加到被选字线，并且将比读取电压高的通过电压施加到未选字线。在擦除操作中，输入到半导体装置100的地址ADDR包括块地址。地址解码器121可对块地址进行解码，并根据经解码的块地址选择一个存储块。在擦除操作中，地址解码器121可将接地电压施加到与被选存储块联接的字线。
在一个实施方式中，地址解码器121可被配置为对发送到其的地址ADDR中的列地址进行解码。解码后的列地址DCA可被发送到读取/写入电路123。在示例性实施方式中，地址解码器121可包括诸如行解码器、列解码器和地址缓冲器这样的组件。图16的地址解码器121可执行图2的地址计数器250和列解码器270的操作。
电压生成器122被配置成通过使用提供给半导体存储装置100的外部电源电压来生成多个电压。电压生成器122响应于控制逻辑130的控制而进行操作。
在一个实施方式中，电压生成器122可通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压被用作半导体存储装置100的工作电压。
在一个实施方式中，电压生成器122可通过使用外部电源电压或内部电源电压来生成多个电压。电压生成器122可被配置为生成半导体存储装置100所需的各种电压。例如，电压生成器122可生成多个编程电压、多个通过电压、多个选择读取电压以及多个未选读取电压。
例如，电压生成器122可包括用于接收内部电源电压的多个泵电容器，并且响应于控制逻辑130的控制而通过选择性地激活多个泵电容器来生成多个电压。
多个生成的电压可由地址解码器121提供给存储单元阵列110。
读取/写入电路123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm通过相应的第一位线BL1至第m位线BLm联接至存储单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm响应于控制逻辑130的控制而进行操作。
第一页缓冲器PB1至第m页缓冲器PBm与数据输入/输出电路124进行数据通信。在编程操作中，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。
数据输入/输出电路124可执行图2的输入/输出控制电路260的功能，并且读取/写入电路123可执行图2的页缓冲器组280的功能。
在编程操作中，当编程脉冲被施加到被选字线时，第一页缓冲器PB1至第m页缓冲器PBm可向被选存储单元发送通过数据输入/输出电路124接收到的要存储的数据DATA。被选页的存储单元可根据所发送的数据DATA来进行编程。与被施加编程准许电压(例如，接地电压)的位线联接的存储单元可具有增加的阈值电压。与被施加编程禁止电压(例如，电源电压)的位线联接的存储单元的阈值电压可被保持。在编程验证操作中，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm从被选存储单元读取页数据。
在读取操作中，读取/写入电路123通过位线BL从被选页的存储单元读取数据DATA，并将读取的数据DATA输出到数据输入/输出电路124。
数据输入/输出电路124通过数据线DL联接至第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124响应于控制逻辑130的控制而进行操作。
在一个实施方式中，读取/写入电路123可包括列选择电路。
数据输入/输出电路124可包括接收输入数据的多个输入/输出缓冲器(未示出)。在编程操作中，数据输入/输出电路124可从外部控制器(未示出)接收要存储的数据DATA。在读取操作中，数据输入/输出电路124将从第一页缓冲器PB1至第m页缓冲器PBm发送的、包括在读取/写入电路123中的数据输出到外部控制器。
控制逻辑130可联接至地址解码器121、电压生成器122、读取/写入电路123和数据输入/输出电路124。控制逻辑130可被配置为控制半导体存储装置100的整体操作。控制逻辑130可响应于从外部装置发送的命令CMD而进行操作。
图16是例示图15的存储单元阵列的实施方式的图。
参照图16，存储单元阵列110包括多个存储块BLK1至BLKz。每个存储块可具有三维结构。每个存储块包括堆叠在基板上的多个存储单元。多个存储单元沿+X方向、+Y方向和+Z方向布置。将参照图17和图18更详细地描述每个存储块的结构。
图17是例示图16的存储块BLK1至BLKz的一个BLK1的电路图。
参照图17，第一存储块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在一个实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可被形成为“U”形。在第一存储块BLK1中，沿着行方向(即，+X方向)布置m个单元串。在图17中，例示了沿着列方向(即，+Y方向)布置两个单元串。然而，这是为了便于描述，将理解的是，可在列方向上布置三个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn、管晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储单元MC1至MCn可具有彼此类似的结构。在一个实施方式中，选择晶体管SST和DST以及存储单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层。在一个实施方式中，可在每个单元串中设置用于提供沟道层的柱。在一个实施方式中，可在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在公共源线CSL与存储单元MC1至MCp之间。
在一个实施方式中，布置在同一行的单元串的源极选择晶体管联接至沿行方向延伸的源极选择线，并且布置在不同行的单元串的源极选择晶体管联接至不同的源极选择线。在图17中，第一行的单元串CS11至CS1m的源极选择晶体管联接至第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管联接至第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接至一条源极选择线。
每个单元串的第一存储单元MC1至第n存储单元MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储单元MC1至第n存储单元MCn可被划分为第一存储单元MC1至第p存储单元MCp和第(p+1)存储单元MCp+1至第n存储单元MCn。第一存储单元MC1至第p存储单元MCp沿+Z方向的相反方向依次布置，并且串联联接在源极选择晶体管SST与管晶体管PT之间。第(p+1)存储单元MCp+1至第n存储单元MCn沿+Z方向依次布置，并且串联联接在管晶体管PT与漏极选择晶体管DST之间。第一存储单元MC1至第p存储单元MCp和第(p+1)存储单元MCp+1至第n存储单元MCn通过管晶体管PT联接。每个单元串的第一存储单元MC1至第n存储单元MCn的栅极分别联接至第一字线WL1至第n字线WLn。
每个单元串的管晶体管PT的栅极联接至管线PL。
每个单元串的漏极选择晶体管DST联接在对应的位线与存储单元MCp+1至MCn之间。沿行方向布置的单元串联接至沿行方向延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管联接至第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管联接至第二漏极选择线DSL2。
沿列方向布置的单元串联接至沿列方向延伸的位线。在图17中，第一列的单元串CS11和CS21联接至第一位线BL1。第m列的单元串CS1m和CS2m联接至第m位线BLm。
沿行方向布置的单元串中的联接至同一字线的存储单元构成一页。例如，第一行的单元串CS11至CS1m中的联接至第一字线WL1的存储单元构成一页。第二行的单元串CS21至CS2m中的联接至第一字线WL1的存储单元构成另一页。当选择漏极选择线DSL1和DSL2中的任意一条时，沿一个行方向布置的单元串可被选择。当选择字线WL1至WLn中的任何一条时，被选单元串中的一页可被选择。
在另一实施方式中，可提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。此外，沿行方向布置的单元串CS11至CS1m或CS21至CS2m当中的偶数编号的单元串可分别联接至偶数位线，并且沿行方向布置的单元串CS11至CS1m或CS21至CS2m当中的奇数编号的单元串可分别联接至奇数位线。
在一个实施方式中，第一存储单元MC1至第n存储单元MCn中的至少一个可被用作虚拟存储单元。例如，可提供至少一个虚拟存储单元以降低源极选择晶体管SST与存储单元MC1至MCp之间的电场。另选地，可提供至少一个虚拟存储单元以降低漏极选择晶体管DST与存储单元MCp+1至MCn之间的电场。当提供大量的虚拟存储单元时，提高了存储块BLK1的操作可靠性，然而，增加了存储块BLK1的大小。当提供较少数目的虚拟存储单元时，存储块BLK1的大小减小，然而，可使存储块BLK1的操作可靠性劣化。
为了高效地控制至少一个虚拟存储单元，可使虚拟存储单元具有所需的阈值电压。在存储块BLK1的擦除操作之前或之后，可对全部或部分虚拟存储单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储单元的阈值电压控制施加到与相应的虚拟存储单元联接的虚拟字线的电压，使得虚拟存储单元可具有所需的阈值电压。
图18是例示图16的存储块BLK1至BLKz的一个BLK1的另一实施方式BLK1'的电路图。
参照图18，第一存储块BLK1'包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿+Z方向延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括堆叠在存储块BLK1'下面的基板(未示出)上的至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST联接在公共源线CSL与存储单元MC1至MCn之间。布置在同一行的单元串的源极选择晶体管联接至同一源极选择线。布置在第一行的单元串CS11'至CS1m'的源极选择晶体管联接至第一源极选择线SSL1。布置在第二行的单元串CS21'至CS2m'的源极选择晶体管联接至第二源极选择线SSL2。在另一实施方式中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可共同联接至一条源极选择线。
每个单元串的第一存储单元MC1至第n存储单元MCn串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储单元MC1至第n存储单元MCn的栅极分别联接至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在对应的位线与存储单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管联接至沿行方向延伸的漏极选择线。第一行的单元串CS11'至CS1m'的漏极选择晶体管联接至第一漏极选择线DSL1。第二行的单元串CS21'至CS2m'的漏极选择晶体管联接至第二漏极选择线DSL2。
因此，除了每个单元串不包括管晶体管PT之外，图18的存储块BLK1'具有与图17的存储块BLK1类似的等效电路。
在另一实施方式中，可提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。此外，沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的偶数编号的单元串可分别联接至偶数位线，并且沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的奇数编号的单元串可分别联接至奇数位线。
在一个实施方式中，第一存储单元MC1至第n存储单元MCn中的至少一个可被用作虚拟存储单元。例如，可提供至少一个虚拟存储单元以降低源极选择晶体管SST与存储单元MC1至MCp之间的电场。另选地，可提供至少一个虚拟存储单元以减小漏极选择晶体管DST与存储单元MCp+1至MCn之间的电场。当提供大量的虚拟存储单元时，提高了存储块BLK1'的操作可靠性，然而，增加了存储块BLK1'的大小。当提供较少数目的虚拟存储单元时，存储块BLK1'的大小减小，然而，可使存储块BLK1'的操作可靠性劣化。
为了高效地控制至少一个虚拟存储单元，可使虚拟存储单元具有所需的阈值电压。在存储块BLK1'的擦除操作之前或之后，可对全部或部分虚拟存储单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储单元的阈值电压控制施加到与相应的虚拟存储单元联接的虚拟字线的电压，使得虚拟存储单元可具有所需的阈值电压。
图19是例示包括根据本公开的实施方式的存储装置的储存装置的框图。
参照图19，储存装置1000包括半导体存储装置1300和控制器1200。
半导体存储装置1300可与参照图1描述的半导体存储装置100相同地配置和操作。在下文中，将省略重复描述。
控制器1200联接至主机Host和半导体存储装置1300。控制器1200被配置为响应于来自主机Host的请求而访问半导体存储装置1300。例如，控制器1200被配置为控制半导体存储装置1300的读取操作、写入操作、擦除操作和后台操作。控制器1200被配置为提供半导体存储装置1300与主机Host之间的接口。控制器1200被配置为驱动用于控制半导体存储装置1300的固件。
控制器1200包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储接口1240和误差校正块1250。
RAM 1210用作处理单元1220的操作存储器、半导体存储装置1300与主机Host之间的缓存存储器以及半导体存储装置1300与主机Host之间的缓冲存储器中的至少一个。
处理单元1220控制控制器1200的整体操作。处理单元1220被配置为控制半导体存储装置1300的读取操作、编程操作、擦除操作和后台操作。处理单元1220被配置为驱动用于控制半导体存储装置1300的固件。处理单元1220可执行闪存转换层(FTL)的功能。处理单元1220可通过FTL将主机提供的逻辑块地址(LBA)转换成PBA。FTL可使用映射表来接收LBA，以将LBA转换成PBA。根据映射单元，存在FTL的各种地址映射方法。代表性地址映射方法包括页面映射方法、块映射方法和混合映射方法。
处理单元1220被配置为对从主机Host提供的数据进行随机化。例如，处理单元1220可通过使用随机化种子来使从主机Host提供的数据随机化。随机化后的数据被提供为要存储到半导体存储装置1300的数据，以被编程在存储单元阵列中。
处理单元1220被配置为在执行读取操作时对从半导体存储装置1300提供的数据进行去随机化。例如，处理单元1220可通过使用去随机化种子来对从半导体存储装置1300提供的数据进行去随机化。去随机化后的数据可被输出到主机Host。
在一个实施方式中，处理单元1220可通过驱动软件或固件来执行随机化和去随机化。
主机接口1230包括用于在主机Host与控制器1200之间交换数据的协议。在一个实施方式中，控制器1200被配置为通过诸如以下各种接口协议中的至少一种与主机Host通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成式驱动电子(IDE)协议和专用协议。
存储接口1240与半导体存储装置1300接口连接。例如，存储接口1240可以包括NAND接口或NOR接口。
误差校正块1250被配置为通过使用误差校正码(ECC)来检测从半导体存储装置1300提供的数据的错误并对其进行校正。误差校正块1250可通过使用ECC来校正关于读取的页面数据的错误。误差校正块1250可通过使用包括低密度奇偶校验(LDPC)码、Bose、Chaudhuri和Hocquenghem(BCH)码、涡轮码、里德-索罗门码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制、汉明码等在内的编码调制来校正错误。
控制器1200和半导体存储装置1300可集成到一个半导体器件中。在示例性实施方式中，控制器1200和半导体存储装置1300可集成到一个半导体器件中，以构成存储卡。例如，控制器1200和半导体存储装置1300可集成到一个半导体器件中，以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存存储(UFS)这样的存储卡。
控制器1200和半导体存储装置1300可集成到一个半导体器件中以构成半导体驱动器(固态硬盘(SSD))。半导体驱动器SSD包括被配置为将数据存储在半导体存储器中的储存装置。如果储存装置1000被用作半导体驱动器SSD，则可显著提高联接至储存装置1000的主机Host的运行速度。
作为另一示例，储存装置1000可被设置为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置这样的电子装置的各种组件中的一种、构成家庭网络的各种电子装置中的一种、构成计算机网络的各种电子装置中的一种、构成远程信息处理网络的各种电子装置中的一种、RFID装置或者构成计算系统的各种组件中的一种。
在示例性实施方式中，半导体存储装置1300或储存装置1000可按照各种形式封装。例如，半导体存储装置1300或储存装置1000可按照以下方式封装：诸如堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、Waffle封装裸片、晶圆形式裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料四边引线扁平封装(MQFP)、薄四边扁平封装(TQFP)、小外形集成电路(SOIC)、收缩小外形封装(SSOP)、薄小外形封装(TSOP)、薄四边扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆栈封装(WSP)。
图20是例示图19的储存装置的应用示例2000的框图。
参照图20，储存装置2000包括半导体存储装置2100和控制器2200。半导体存储装置2100包括多个半导体存储芯片。多个半导体存储芯片被划分成多个组。
在图20中，例示了多个组通过第一信道CH1至第k信道CHk与控制器2200进行通信。每个半导体存储芯片可与参照图1描述的半导体存储装置100相同地配置和操作。
每个组被配置为通过一个公共信道与控制器2200进行通信。控制器2200与参照图19描述的控制器1200类似地配置。控制器2200被配置为通过多个信道CH1至CHk来控制半导体存储装置2100的多个存储芯片。
在图20中，已经例示了多个半导体存储芯片联接至一个信道。然而，将理解的是，储存装置2000可被修改为使得一个半导体存储芯片联接至一个信道。
图21是例示包括参照图20所述的储存装置2000的计算系统的框图。
参照图21，计算系统3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和储存装置2000。
储存装置2000通过系统总线3500电联接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由中央处理单元3100处理的数据被存储在储存装置2000中。
在图21中，例示了半导体存储装置2100通过控制器2200联接至系统总线3500。然而，半导体存储装置2100可直接联接至系统总线3500。在这种情况下，控制器2200的功能可由中央处理单元3100和RAM 3200来执行。
在图21中，例示了设置参照图20描述的储存装置2000。然而，储存装置2000可由参照图19描述的储存装置1000替换。在一个实施方式中，计算系统3000可被配置为包括参照图19和图20描述的储存装置1000和2000二者。
根据本公开，可提供一种支持内建自测操作的存储装置以及一种用于该存储装置的操作方法。
本文已经公开了示例性实施方式，尽管采用了特定术语，但是这些术语仅仅被使用并且被解释为通用的和描述性意义而不是用于限制性目的。在一些情况下，如在提交申请时的本领域普通技术人员所显而易见的，除非另有具体说明，否则结合特定实施方式描述的特征、特性和/或元件可单独使用或者与其它实施方式相关地描述的特征、特性和/或元件结合使用。因此，本领域技术人员将理解，可在不脱离如所附的权利要求中阐述的本公开的精神和范围的情况下进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2017年6月23日提交的韩国专利申请No.10-2017-0079944的优先权，该韩国专利申请的全部内容通过引用并入本文。

Claims (16)

1.一种存储装置，该存储装置包括：
多个存储单元；
页缓冲器组，所述页缓冲器组包括分别通过位线联接至所述多个存储单元的页缓冲器电路；
内建自测BIST控制器，所述BIST控制器被配置为生成要存储在所述页缓冲器电路中的图案数据和要与从所述页缓冲器电路获得的感测数据进行比较的参考数据，并且被配置为将所述参考数据与所述感测数据进行比较；以及
输入/输出控制电路，所述输入/输出控制电路被配置为将所述图案数据输入到所述页缓冲器电路，并且将所述感测数据从所述页缓冲器电路传送到所述BIST控制器，
其中，所述BIST控制器包括：
参考时钟生成器，所述参考时钟生成器被配置为生成具有预设目标频率的参考时钟；
BIST逻辑，所述BIST逻辑被配置为响应于从外部测试装置输入的BIST使能信号，在BIST写入操作中生成数据输入使能信号并且在BIST读取操作中生成数据输出使能信号；
时钟定时控制器，所述时钟定时控制器被配置为在所述BIST写入操作中通过使用所述数据输入使能信号和所述参考时钟来生成输入采样时钟；以及
图案数据生成器，所述图案数据生成器被配置为根据所述输入采样时钟生成所述图案数据。
2.根据权利要求1所述的存储装置，其中，所述图案数据生成器包括：
种子数据生成器，所述种子数据生成器被配置为通过使用依次增加的种子值来生成种子数据；以及
数据扩展单元，所述数据扩展单元被配置为通过使用所述种子数据和通过对所述种子数据进行取反而获得的反种子数据来生成所述图案数据。
3.根据权利要求2所述的存储装置，其中，所述种子值根据所述输入采样时钟重复地从0到15依次增加，并且
所述图案数据是通过随着所述种子值的增加而重复具有任意图案的数据来形成的。
4.根据权利要求1所述的存储装置，其中，所述时钟定时控制器生成作为用于将所述图案数据提供给所述输入/输出控制电路的定时信号的输入数据对齐信号。
5.根据权利要求1所述的存储装置，其中，在所述BIST读取操作中，所述时钟定时控制器通过使用所述数据输出使能信号和所述参考时钟来生成用于从所述页缓冲器电路感测数据的输出控制信号，并且
所述输入/输出控制电路根据所述输出控制信号从所述页缓冲器电路获得所述感测数据。
6.根据权利要求5所述的存储装置，其中，所述时钟定时控制器通过使用所述输出控制信号和所述参考时钟来生成作为用于生成所述参考数据的定时信号的输出采样时钟，并且
所述图案数据生成器根据所述输出采样时钟生成所述参考数据。
7.根据权利要求6所述的存储装置，其中，所述BIST控制器还包括：测试结果输出单元，所述测试结果输出单元被配置为将所述感测数据与所述参考数据进行比较，并且基于比较的结果输出通过信号或失败信号。
8.根据权利要求7所述的存储装置，其中，所述测试结果输出单元包括：
时钟计数器，所述时钟计数器被配置为生成输出数据对齐信号，所述输出数据对齐信号是用于允许所述感测数据和所述参考数据彼此同步的定时信号；以及
数据比较器，所述数据比较器被配置为将根据所述输出数据对齐信号对齐的所述感测数据和所述参考数据进行比较。
9.根据权利要求8所述的存储装置，其中，所述输出数据对齐信号是允许将所述输出采样时钟延迟所述输出采样时钟的两个周期或三个周期中的任一个的定时信号。
10.根据权利要求8所述的存储装置，其中，所述数据比较器在逐位的基础上比较所述感测数据与所述参考数据。
11.根据权利要求8所述的存储装置，其中，所述数据比较器以多个位为单位对所述感测数据和所述参考数据执行异或XOR运算。
12.根据权利要求8所述的存储装置，其中，如果所述感测数据和所述参考数据彼此相同，则所述数据比较器输出通过信号，并且如果所述感测数据和所述参考数据彼此不同，则所述数据比较器输出失败信号。
13.一种具有包括多个存储体的存储单元阵列的存储装置，该存储装置包括：
页缓冲器组，所述页缓冲器组包括分别联接至所述多个存储体的多个页缓冲器电路，所述多个页缓冲器电路存储要被存储在所述多个存储体中的数据并且存储从所述多个存储体读取的数据；以及
BIST控制器，所述BIST控制器被配置为通过执行将数据存储在所述多个页缓冲器电路中的BIST写入操作并且执行读取存储在所述页缓冲器电路中的数据的BIST读取操作来测试所述存储装置的数据路径，
其中，所述BIST控制器包括：
参考时钟生成器，所述参考时钟生成器被配置为生成具有预设目标频率的参考时钟；
BIST逻辑，所述BIST逻辑被配置为响应于从外部测试装置输入的BIST使能信号，在BIST写入操作中生成数据输入使能信号并且在BIST读取操作中生成数据输出使能信号；
时钟定时控制器，所述时钟定时控制器被配置为在所述BIST写入操作中通过使用所述数据输入使能信号和所述参考时钟来生成输入采样时钟；以及
图案数据生成器，所述图案数据生成器被配置为根据所述输入采样时钟生成所述图案数据。
14.一种用于操作存储装置的方法，该方法包括以下步骤：
从外部装置接收写入命令和写入地址；
响应于所述写入命令而生成要存储在与所述写入地址对应的页缓冲器电路中的图案数据；
将所述图案数据存储在与所述写入地址对应的页缓冲器电路中；
从所述外部装置接收读取命令和读取地址；
响应于所述读取命令而生成所述图案数据；以及
将所述图案数据与从所述页缓冲器电路获得的感测数据进行比较，
其中，生成图案数据的步骤包括：
生成具有预设目标频率的参考时钟；
响应于从外部测试装置输入的BIST使能信号，在BIST写入操作中生成数据输入使能信号并且在BIST读取操作中生成数据输出使能信号；
在所述BIST写入操作中通过使用所述数据输入使能信号和所述参考时钟来生成输入采样时钟；以及
根据所述输入采样时钟生成所述图案数据。
15.根据权利要求14所述的方法，其中，生成图案数据的步骤还包括：
通过使用依次增加的种子值来生成种子数据；以及
通过使用所述种子数据和通过对所述种子数据进行取反而获得的反种子数据来生成所述图案数据。
16.根据权利要求15所述的方法，
其中，所述种子值根据所述输入采样时钟重复地从0至15依次增加，并且
所述图案数据是通过随着所述种子值的增加而重复具有任意图案的数据来形成的。
CN201810047368.1A 2017-06-23 2018-01-18 存储装置及其操作方法 Active CN109119125B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170079944A KR20190000663A (ko) 2017-06-23 2017-06-23 메모리 장치 및 그 동작 방법
KR10-2017-0079944 2017-06-23

Publications (2)

Publication Number Publication Date
CN109119125A CN109119125A (zh) 2019-01-01
CN109119125B true CN109119125B (zh) 2022-05-03

Family

ID=64693539

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810047368.1A Active CN109119125B (zh) 2017-06-23 2018-01-18 存储装置及其操作方法

Country Status (4)

Country Link
US (1) US10504606B2 (zh)
KR (1) KR20190000663A (zh)
CN (1) CN109119125B (zh)
TW (1) TWI734882B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102469098B1 (ko) * 2018-03-21 2022-11-23 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 이를 포함하는 데이터 저장 장치
US10789785B2 (en) * 2018-06-11 2020-09-29 Honeywell International Inc. Systems and methods for data collection from maintenance-prone vehicle components
KR102650099B1 (ko) * 2018-06-19 2024-03-22 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 테스트 시스템
CN113167831A (zh) * 2018-10-10 2021-07-23 辉达公司 在已部署的汽车平台上执行自测的测试系统
KR20200089547A (ko) * 2019-01-17 2020-07-27 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102672108B1 (ko) * 2019-01-21 2024-06-05 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20210012818A (ko) * 2019-07-26 2021-02-03 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11081201B2 (en) * 2019-11-26 2021-08-03 Winbond Electronics Corp. Parallel test device
KR20210073160A (ko) * 2019-12-10 2021-06-18 에스케이하이닉스 주식회사 테스트 제어 회로를 포함하는 메모리 장치
KR20210081094A (ko) 2019-12-23 2021-07-01 주식회사 실리콘웍스 메모리 컨트롤러, 및 이의 동작 방법
KR20210081093A (ko) 2019-12-23 2021-07-01 주식회사 실리콘웍스 메모리 컨트롤러, 및 이의 동작 방법
US11183261B2 (en) * 2020-04-01 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Test device for memory, method for detecting hardware failure in memory device, and test apparatus of memory array
KR20220028905A (ko) 2020-08-31 2022-03-08 에스케이하이닉스 주식회사 메모리 장치들을 포함하는 테스트 시스템
KR20220033133A (ko) * 2020-09-09 2022-03-16 삼성전자주식회사 반도체 메모리 장치, 이의 테스트 방법 및 테스트 시스템
KR20220052780A (ko) * 2020-10-21 2022-04-28 에스케이하이닉스 주식회사 테스트회로를 포함하는 전자장치 및 그의 동작 방법
US11742006B2 (en) * 2021-02-02 2023-08-29 Nvidia Corporation Techniques for performing command address in interface training on a dynamic random-access memory
US11398288B1 (en) * 2021-05-21 2022-07-26 Sandisk Technologies Llc Storage medium-assisted system interface training scheme
US12020774B2 (en) * 2022-06-03 2024-06-25 Sandisk Technologies Llc Methods and systems for selectively enabling/disabling memory dies

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7178076B1 (en) * 2004-06-16 2007-02-13 Sun Microsystems, Inc. Architecture of an efficient at-speed programmable memory built-in self test
TW201113539A (en) * 2009-05-13 2011-04-16 Qualcomm Inc Systems and methods for a phase locked loop built in self test
US20120155172A1 (en) * 2010-12-17 2012-06-21 Toshifumi Watanabe Semiconductor memory device
CN103364716A (zh) * 2012-04-04 2013-10-23 三星电子株式会社 数据接收装置及其测试方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5617531A (en) * 1993-11-02 1997-04-01 Motorola, Inc. Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor
JP2002014875A (ja) * 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体集積回路、半導体集積回路のメモリリペア方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体
JP4156985B2 (ja) * 2003-06-30 2008-09-24 株式会社東芝 半導体記憶装置
KR100555532B1 (ko) * 2003-11-27 2006-03-03 삼성전자주식회사 메모리 테스트 회로 및 테스트 시스템
US7453731B2 (en) * 2006-09-12 2008-11-18 Sandisk Corporation Method for non-volatile memory with linear estimation of initial programming voltage
KR101410288B1 (ko) * 2006-09-12 2014-06-20 샌디스크 테크놀로지스, 인코포레이티드 초기 프로그래밍 전압의 선형 추정을 위한 비휘발성 메모리및 방법
KR20090005918A (ko) 2007-07-10 2009-01-14 삼성전자주식회사 Ｂｉｓｔ 회로를 구비하는 멀티채널 반도체 메모리 장치
JP2010182349A (ja) * 2009-02-03 2010-08-19 Toshiba Corp 半導体記憶装置及びその自己テスト方法
JP5441208B2 (ja) * 2009-06-19 2014-03-12 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR101890819B1 (ko) * 2012-05-22 2018-08-22 에스케이하이닉스 주식회사 메모리 장치 및 상기 장치의 데이터 입/출력 방법
KR102336458B1 (ko) * 2015-07-30 2021-12-08 삼성전자주식회사 고속으로 결함 비트 라인을 검출하는 불휘발성 메모리 장치 및 그것의 테스트 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7178076B1 (en) * 2004-06-16 2007-02-13 Sun Microsystems, Inc. Architecture of an efficient at-speed programmable memory built-in self test
TW201113539A (en) * 2009-05-13 2011-04-16 Qualcomm Inc Systems and methods for a phase locked loop built in self test
US20120155172A1 (en) * 2010-12-17 2012-06-21 Toshifumi Watanabe Semiconductor memory device
CN103364716A (zh) * 2012-04-04 2013-10-23 三星电子株式会社 数据接收装置及其测试方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A built-in self-repair scheme for NOR-type flash memory;Yu-Ying Hsiao;《24th IEEE VLSI Test Symposium》;20060515;全文 *

Also Published As

Publication number Publication date
US10504606B2 (en) 2019-12-10
KR20190000663A (ko) 2019-01-03
TWI734882B (zh) 2021-08-01
US20180374555A1 (en) 2018-12-27
TW201905931A (zh) 2019-02-01
CN109119125A (zh) 2019-01-01

Similar Documents

Publication Publication Date Title
CN109119125B (zh) 存储装置及其操作方法
CN109410998B (zh) 存储器装置及其操作方法
CN106531205B (zh) 存储系统及其操作方法
CN107808682B (zh) 控制电路、外围电路、半导体存储器件及其操作方法
CN108694977B (zh) 储存装置及其操作方法
KR102564774B1 (ko) 메모리 시스템 혹은 데이터 처리 시스템의 동작을 진단하는 장치 혹은 진단을 통해 신뢰성을 확보하는 방법
KR102565888B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102595291B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
CN106653083B (zh) 半导体存储器件及其操作方法
KR102643658B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US10283203B2 (en) Semiconductor memory device and method of operating the same
US20180053543A1 (en) Semiconductor memory device and method of operating the same
CN109697995B (zh) 半导体存储器装置及其操作方法
US20170220413A1 (en) Memory system, semiconductor memory device and operating method thereof
KR102429456B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102608815B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
CN112908370B (zh) 存储器装置和操作该存储器装置的方法
CN109308923B (zh) 存储器装置及其操作方法
KR102665270B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US10354702B2 (en) Semiconductor memory device with a control logic capable of controlling the ready busy output control unit to adjust an output current to be outputted to a ready/busy pad, and a method for operating the same
CN112908388B (zh) 存储器装置及其操作方法
US11270744B2 (en) Semiconductor memory device configured to output data based on a warm-up cycle and operating method thereof
CN115862715A (zh) 存储器设备、包括存储器设备的存储器系统及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant