JP5441208B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置、さらにはそれにおける高速動作と低レイテンシを実現するための技術に関する。

半導体記憶装置は、半導体素子を利用して電気的に記録を行うため、高速動作が可能とされる。このような半導体記憶装置において、クロック信号のタイミング調整を行うためのＤＬＬ（Delay Locked Loop）回路が設けられる場合がある。

特許文献１には、入力クロックの周波数が高まっても、ＤＬＬでタイミング調整されたクロック信号により、ライジング／ポーリングアウトイネーブル信号を生成することができる動作マージンを確保し、ＤＲＡＭ（Dynamic Random Access Memory）の動作周波数を高める遅延固定ループを提供する技術が記載されている。

特許文献２においてもＤＬＬ回路が記載されている。このＤＬＬ回路は、遅延クロック信号出力回路と、データラッチ回路を含む。遅延クロック信号出力回路は、入力端子に入力される基準クロック信号と、クロックツリーの末端よりフィードバックされてくる遅延された基準クロック信号との位相ずれに応じて段階的に特定される時間だけ遅延した基準クロック信号を出力する。データラッチ回路は、上記遅延クロック信号出力回路の出力する基準クロック信号の遅延時間が変更された場合に、一定の期間だけ作動する。

特開２００７−９７１８１号公報 特開２００２−１００９８０号公報

半導体記憶装置の一例とされるＳＲＡＭ（Static Random Access Memory）の一般的な構成では、データ入力端子とデータ出力端子とが共通端子とされるが、ＱＤＲ（Quad Data Rate）方式のＳＲＡＭでは、データ入力端子とデータ出力端子とを分離し、それぞれをＤＤＲ（Double Data Rate）動作させることで高速な動作が可能とされる。ＤＤＲ動作では、クロック信号の立ち上がり／立ち下がりのそれぞれでデータのやり取りが行われる。本願発明者は、上記ＱＤＲ方式の更なる高速動作と低レイテンシについて検討した。

ＱＤＲ方式のＳＲＡＭにおいて、例えばクロック周波数が３３３ＭＨｚ、アドレス入力からデータ出力までのレイテンシが１．５サイクルの場合、５ｎｓでデータを出力する必要がある。ＳＲＡＭの一般的なレイアウトでは、アドレス信号を取り込むためのアドレス入力回路や、書き込みデータを取り込むためのデータ入力バッファがチップ周辺に配置されているため、外部端子を介して入力されたクロック信号がクロックツリーを介して、上記アドレス入力回路や上記データ入力バッファに内蔵されるレジスタに伝達するまでに、少なくとも１ｎｓはかかる。アドレスやデータなどの入力信号のクロック信号に対するセットアップ及びホールド時間は、クロックサイクルが２ｎｓの場合で０．２ｎｓ必要とされるから、上記アドレス入力バッファや上記データ入力バッファに内蔵されるレジスタの前段で、アドレスやデータなどの入力信号を１ｎｓ以上遅延させる必要がある。このため、ＳＲＡＭの更なる高速化のために当該ＳＲＡＭに供給されるクロック信号の周波数を上げると、低レイテンシを維持することができなくなる。

尚、このような課題について特許文献１や特許文献２では考慮されていない。

本発明の目的は、ＱＤＲ方式を採用した半導体記憶装置の高速動作と低レイテンシを実現するための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、本発明にかかる半導体記憶装置は、メモリセルアレイ、第１バッファ、第２バッファ、第１回路、第２回路、第１ＤＬＬ回路、及び第２ＤＬＬ回路を含んで成る。上記第１ＤＬＬ回路は、上記第１バッファを介して取り込まれた第１クロック信号と、上記第１回路に伝達された上記第１内部クロック信号との位相差が小さくなるように第１内部クロック信号を形成する。上記第２ＤＬＬ回路は、上記第２バッファを介して取り込まれた上記第２クロック信号と、上記第２回路に伝達された上記第２内部クロック信号との位相差が小さくなるように上記第２内部クロック信号を形成する。上記第１内部クロック信号のタイミングが調整されることにより、入力セットアップ及びホールド時間を短くすることができ、低レイテンシを維持した状態でクロック信号の周波数を更に上げられるようにする。このことが、ＱＤＲ方式を採用した半導体記憶装置の高速動作と低レイテンシの実現を達成する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、ＱＤＲ方式を採用した半導体記憶装置の高速動作と低レイテンシを実現するための技術を提供することができる。

本発明にかかる半導体記憶装置の一例とされるＳＲＡＭの構成例ブロック図である。 上記ＳＲＡＭにおけるチップレイアウト例の説明図である。 図１に示されるＳＲＡＭの比較対象とされるＳＲＡＭの構成例ブロック図である。 図１における主要部の動作タイミング図である。 本発明にかかる半導体記憶装置の一例とされるＳＲＡＭの別の構成例ブロック図である。 本発明にかかる半導体記憶装置の一例とされるＳＲＡＭの別の構成例ブロック図である。 図１に示されるＳＲＡＭにおける主要部の構成例回路図である。 図７における主要部の動作タイミング図である。 図１に示されるＳＲＡＭにおける主要部の構成例回路図である。 図９における主要部の動作タイミング図である。 図１に示されるＳＲＡＭにおける主要部の別の構成例回路図である。 図５に示されるＳＲＡＭにおける主要部の構成例回路図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体記憶装置は、メモリセルアレイ（ＭＣＡ）、第１バッファ（ＲＸＫ）、第２バッファ（ＲＸＣ）、第１回路（１０１，１０２，１０３）、第２回路（１０４）、第１ＤＬＬ回路（ＲＸＤＬＬ）、及び第２ＤＬＬ回路（ＴＸＤＬＬ）を含む。上記メモリセルアレイは、複数のメモリセルが配列されて成る。上記第１バッファは、第１クロック信号を取り込む。

上記第２バッファは、上記第１クロック信号とは異なる第２クロック信号を取り込む。上記第１回路は、上記メモリセルアレイへのデータ書き込み又は読み出しに用いられる各種信号を第１内部クロック信号に同期して取り込む。上記第２回路は、上記メモリセルアレイからの読み出しデータを第２内部クロック信号に同期して出力する。上記第１ＤＬＬ回路は、上記第１バッファを介して取り込まれた上記第１クロック信号と、上記第１回路に伝達された上記第１内部クロック信号との位相差が小さくなるように、上記第１クロック信号を遅延して上記第１内部クロック信号を形成する。上記第２ＤＬＬ回路は、上記第２バッファを介して取り込まれた上記第２クロック信号と、上記第２回路に伝達された上記第２内部クロック信号との位相差が小さくなるように、上記第２クロック信号を遅延して上記第２内部クロック信号を形成する。

上記第２ＤＬＬ回路とは別に第１ＤＬＬ回路が設けられ、この第１ＤＬＬ回路により、上記第１バッファを介して取り込まれた上記第１クロック信号と、上記第１回路に伝達された上記第１内部クロック信号との位相差が小さくなるように、上記第１クロック信号を遅延して上記第１内部クロック信号が形成される。このように上記第１内部クロック信号のタイミングが調整されることにより、入力セットアップ及びホールド時間を短くすることができる。このことから、クロック信号の周波数を更に上げることができ、半導体記憶装置の高速動作と低レンシを実現することができる。

〔２〕上記〔１〕において、上記第１ＤＬＬ回路で形成された上記第１内部クロック信号を上記第１回路に伝搬させるためのクロックツリー（１０５）を設けることができる。このとき、上記第１ＤＬＬ回路は、上記クロックツリーを介してフィードバックされた上記第１内部クロック信号と、上記第１バッファを介して取り込まれた上記第１クロック信号との位相比較を行う。

〔３〕上記〔２〕において、上記第１バッファには、上記クロックツリーを介して伝達された上記第１内部クロック信号を遅延可能な遅延回路（７０１，７０２）と、上記遅延回路の出力信号と上記第１クロック信号（ＫＢｉｎｔ、Ｋｉｎｔ）との位相比較を行う位相比較回路（ＰＤ）とを設けることができる。このとき、上記第１回路には、入力された上記第１内部クロック信号の位相を、上記位相比較回路での位相比較結果に基づいて微調整するための可変遅延回路（ＲＸＶＤＬ）を設けることができる。

〔４〕上記〔３〕において、上記位相比較器での位相比較結果をコード化する論理回路（ＶＤＬＬＯＧＩＣ）を設けることができる。このとき、上記第１回路では、上記論理回路の出力信号によって、上記可変遅延回路の遅延時間が制御される。

〔５〕上記〔１〕において、上記第１回路には、アドレス信号を取り込むためのアドレス入力バッファ（１０１）と、コマンド信号を取り込むためのコマンド入力バッファ（１０２）と、上記メモリセルアレイへの書き込み用データを取り込むためのデータ入力バッファ（１０３）とを設けることができる。このとき、上記第２回路には、上記メモリセルアレイから読み出されたデータを出力可能なデータ出力バッファを設けることができる。

〔６〕上記〔５〕において、上記コマンド入力バッファを介して取り込まれたコマンド信号に基づいて、上記メモリセルアレイの動作を制御するコマンドコントロール回路（ＣＣＴＬ）と、上記データ入力バッファを介して取り込まれた書き込み用データを保持するためのライトデータレジスタ（ＷＤＲ）とを設けることができる。このとき、上記コマンドコントロール回路及び上記ライトデータレジスタは、上記第１内部クロック信号に同期して動作させることができる。

〔７〕上記〔５〕において、上記第１ＤＬＬ回路及び上記第２ＤＬＬ回路と、上記第１回路及び上記第２回路との間に設けられ、上記第１内部クロック信号の遅延時間と、上記第２内部クロック信号の遅延時間とを、レイテンシ選択信号に応じて変更可能なクロックコントローラ（ＣＬＫＣＴＬ）を設けることができる。

〔８〕上記〔５〕において、上記コマンド入力バッファを介して取り込まれたコマンド信号に基づいて、上記メモリセルアレイの動作を制御するコマンドコントロール回路（ＣＣＴＬ）と、上記データインプットバッファを介して取り込まれた書き込み用データを保持するためのライトデータレジスタ（ＷＤＲ）とを設けることができる。このとき、上記コマンドコントロール回路及び上記ライトデータレジスタは、上記第２内部クロック信号に同期して動作させることができる。

〔９〕上記〔１〕において、上記メモリセルアレイは、上記第１ＤＬＬ回路の出力信号を所定時間遅延して得たメモリセルアレイ用クロック信号に同期して上記アドレスデコーダの出力信号を保持する第１レジスタ（１１５）と、上記メモリセルアレイ用クロック信号に同期して上記コマンドコントロール回路の出力信号を保持する第２レジスタ（１１６）とを設けることができる。さらに上記メモリセルアレイは、上記メモリセルアレイ用クロック信号に同期して上記ライトデータレジスタの出力信号を保持する第３レジスタ（１１７）を設けることができる。

〔１０〕上記〔１〕において、上記第１ＤＬＬ回路の動作用電源電圧を取り込むための第１電源パッド（Ｐ２２，Ｐ２３）と、上記第２ＤＬＬ回路の動作用電源電圧を取り込むための第２電源パッド（Ｐ１２，Ｐ１３）とを設けることができる。このとき、上記第１ＤＬＬ回路は、上記第１電源パッドの近傍に配置され、
上記第２ＤＬＬ回路は、上記第２電源パッドの近傍に配置される。

２．実施の形態の詳細
実施の形態について更に詳述する。

＜実施の形態１＞
図１には、本発明にかかる半導体記憶装置の一例とされるＳＲＡＭが示される。

図１に示されるＳＲＡＭは、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などのひとつの半導体基板に形成されている。

アドレス入力バッファ１０１が設けられ、このアドレス入力バッファ１０は、外部端子を介して入力されたアドレス信号を内部クロック信号ＲＣＣに同期して取り込むための入力回路ＲＸＤを含む。コマンド入力バッファ１０２が設けられ、このコマンド入力バッファ１０２は、外部端子を介して入力された各種コマンド信号を内部クロック信号ＲＣＣに同期して取り込むための複数の入力回路ＲＸＤを含む。上記各種コマンド信号には、読み出しを指示するリード信号／Ｒ（／はローアクティブ信号であることを示す）、書き込みを指示するライト信号／Ｗ、バイト書き込みを指示するバイトライト信号／ＢＷが含まれる。データ入力バッファ１０３が設けられ、このデータ入力バッファ１０３は、外部端子を介して入力されたデータＤ〔ｍ：０〕を内部クロック信号ＲＣＣに同期して取り込むための入力回路ＲＸＤを含む。アドレスデコーダＡＤＥＣが設けられ、このアドレスデコーダＡＤＥＣは、上記アドレス入力バッファ１０１を介して伝達されたアドレス信号をデコードする。このアドレスデコーダＡＤＥＣでデコードされた信号は、後段のメモリセルアレイに伝達される。コマンドコントロール回路ＣＣＴＬが設けられ、このコマンドコントロール回路ＣＣＴＬは、上記コマンド入力バッファ１０２を介して伝達された各種コマンド信号を内部クロック信号に同期して取り込み、この各種コマンド信号に基づいて、メモリセルアレイＭＣＡの動作を制御するための各種制御信号を生成する。ライトデータレジスタＷＤＲが設けられ、このライトデータレジスタＷＤＲは、上記データ入力バッファ１０３を介して伝達されたデータを内部クロック信号ＲＣＣに同期して一時的に保持する。メモリセルアレイＭＣＡは、複数のスタティック型メモリセルがマトリクス状に配列されて成る複数のメモリブロックと、それぞれ内部クロック信号ＭＣＣの立ち下がりタイミングで信号を取り込むレジスタ１１５，１１６，１１７とを含む。レジスタ１１５は、上記アドレスデコーダＡＤＥＣの出力信号を内部クロック信号ＭＣＣに同期して取り込む。レジスタ１１６は、上記コマンドコントロール回路ＣＣＴＬの出力信号を内部クロック信号ＭＣＣに同期して取り込む。レジスタ１１７は、上記ライトデータレジスタＷＤＲの出力信号を内部クロック信号ＭＣＣに同期して取り込む。読み出し回路ＲＢＬが設けられ、この読み出し回路ＲＢＬは、上記メモリセルアレイＭＣＡに記憶されているデータの読み出しに使用されるセンスアンプを含む。読み出し回路ＲＢＬの出力は、相補レベルのリードデータＤＡＴＡ０，ＤＡＴＡ１とされる。データ出力バッファ１０４が設けられ、このデータ出力バッファ１０４は、上記読み出し回路ＲＢＬから出力された相補レベルのリードデータＤＡＴＡ０，ＤＡＴＡ１を取り込んで、それを外部出力するための二つのバッファ部ＴＸを含む。一方のバッファ部ＴＸから出力データＤＱ〔ｍ：０〕が出力され、他方のバッファ部ＴＸから同期用のクロック信号ＣＱが出力される。

外部から入力系のクロック信号Ｋ，ＫＢと、出力系のクロック信号Ｃ，ＣＢとが入力される。クロック信号Ｋ，ＫＢは互いに位相が半サイクルずれた相補レベルとされ、クロック信号Ｃ，ＣＢは互いに位相が半サイクルずれた相補レベルとされる。クロック信号Ｋ，Ｃは、互いに同一周波数であるが、位相が互いに異なっている。二つのクロック入力回路ＲＸＫが設けられ、この二つのクロック入力回路ＲＸＫを介してそれぞれクロック信号Ｋ，ＫＢが取り込まれる。二つのクロック入力回路ＲＸＣが設けられ、この二つのクロック入力回路ＲＸＣを介してそれぞれクロック信号Ｃ，ＣＢが取り込まれる。入力系ＤＬＬ回路ＲＸＤＬＬが設けられ、この入力系ＤＬＬ回路ＲＸＤＬＬは、上記クロック入力回路ＲＸＫを介して伝達されたクロック信号Ｋ，ＫＢと、フィードバックパス１１２を介して伝達された内部クロック信号ＲＣＣとの位相差が小さくなるようにクロック信号Ｋ，ＫＢを遅延することで内部クロック信号を形成する。出力系ＤＬＬ回路ＴＸＤＬＬが設けられ、この出力系ＤＬＬ回路ＴＸＤＬＬは、上記クロック入力回路ＲＸＣを介して伝達されたクロック信号Ｃ，ＣＢと、フィードバックパス１０６及びレプリカ回路ＲＥＰを介して取り込まれた内部クロック信号ＴＸＣＬＫとの位相差が小さくなるようにクロック信号Ｃ，ＣＢを遅延することで内部クロック信号を形成する。クロックコントロール回路ＣＬＫＣＴＬが設けられ、このクロックコントロール回路ＣＬＫＣＴＬは、上記入力系ＤＬＬ回路ＲＸＤＬＬや上記出力系ＤＬＬ回路ＴＸＤＬＬの出力信号を適宜遅延することで、内部クロック信号ＲＣＣ，ＴＣＣ，ＲＣＣＬＯＧＩＣ，ＴＸＣＬＫのタイミング調整を行う遅延回路１０７，１０８，１０９，１１０，１１１を含む。この遅延回路１０７，１０８，１０９，１１０，１１１は、単数又は複数のバッファが直列接続されて成り、直列接続されたバッファの数が多いほど、そこでの遅延時間が長くなる。図１に示される構成例では、遅延回路１０８での遅延時間が最も長く、その次に長いのが遅延回路１０７，１１０での遅延時間で、一番短いのが遅延回路１０９，１１１での遅延時間とされる。上記入力系ＤＬＬ回路ＲＸＤＬＬの出力信号が遅延回路１０７で遅延されてから、クロックツリー１０５を介して内部クロック信号ＲＣＣとして上記アドレス入力バッファ１０１、コマンド入力バッファ１０２、データ入力バッファ１０３、コマンドコントロール回路ＣＣＴＬ、及びライトデータレジスタＷＤＲに伝達される。上記入力系ＤＬＬ回路ＲＸＤＬＬの出力信号が遅延回路１０８で遅延されてから、クロックツリー１０５を介して内部クロック信号ＭＣＣとして上記メモリセルアレイＭＣＡに伝達される。上記入力系ＤＬＬ回路ＲＸＤＬＬの出力信号が遅延回路１０９で遅延されてから、クロックツリー１０５を介して内部クロック信号ＴＣＣとして上記データ出力バッファ１０４に伝達される。上記入力系ＤＬＬ回路ＲＸＤＬＬの出力信号が遅延回路１１０で遅延されてから、クロックツリー１０５を介して内部クロック信号ＲＣＣＬＯＧＩＣとして自己診断回路ＢＩＳＴに伝達される。上記出力系ＤＬＬ回路ＴＸＤＬＬの出力信号が遅延回路１１１１で遅延されてから、クロックツリー１０５を介して内部クロック信号ＴＸＣＬＫとして上記データ出力バッファ１０４に伝達される。

ここで、自己診断回路ＢＩＳＴは、テストパターンの発生，出力と期待値の比較といったテスタ機能をチップ上で実現する回路である。テストパターン発生器として疑似乱数発生器が用いられる。期待値との比較は被テスト回路出力の圧縮後に行われる。出力応答圧縮器としてＭＩＳＲ（multiple input signature register）を用いることができる。スキャン・チェーンの入り口にパターン発生器が接続され、ランダム・パターンをスキャン・チェーン経由で印加する。回路からの出力はＭＩＳＲに入力される。このような自己診断回路ＢＩＳＴでは、テストパターンの発生やスキャン・チェーンにおいて、上記内部クロック信号ＲＣＣＬＯＧＩＣが使用される。

図２には、上記ＳＲＡＭのチップレイアウト例が示される。

上記メモリセルアレイＭＣＡは、四個のメモリブロックＭＣＡ−１，ＭＣＡ−２，ＭＣＡ−３，ＭＣＡ−４を含む。メモリブロックＭＣＡ−１，ＭＣＡ−２と、メモリブロックＭＣＡ−３，ＭＣＡ−４との間隙には、各種周辺回路が配置される。上記各種周辺回路には、出力系ＤＬＬ回路ＴＸＤＬＬ、電源回路ＰＯＷＥＲ、クロックコントロール回路ＣＬＫＣＴＬ、自己診断回路ＢＩＳＴ、入力系ＤＬＬ回路ＲＸＤＬＬが含まれる。メモリブロックＭＣＡ−１，ＭＣＡ−２を包囲するようにクロックツリー１０５−１，１０５−２が配置される。クロックツリー１０５−１を包囲するようにアドレス入力バッファＲＸＤ−１，１０１−２、データ入力バッファ１０４−１、レプリカ回路ＲＥＰ、クロック入力回路ＲＸＣ，ＲＸＫが配置される。メモリブロックＭＣＡ−３，ＭＣＡ−４を包囲するようにクロックツリー１０５−３，１０５−４が配置される。クロックツリー１０５−３を包囲するようにアドレス入力バッファ１０１−３，１０１−４、データ入力バッファ１０４−２、レプリカ回路ＲＥＰ、クロック入力回路ＲＸＣ，ＲＸＫが配置される。チップの縁辺部には、複数のパッドが配列される。この複数のパッドは、このチップが実装されるパッケージに設けられた端子に結合され、このパッドを介して各種信号の入力や出力、電源電圧の取り込みが行われる。パッドとそれが接続される回路との距離がなるべく短くなるようにパッドの割り当て、もしくは回路のレイアウトが行われる。例えば出力系ＤＬＬ回路ＴＸＤＬＬの動作用電源電圧ＶＳＳＤＬＬ，ＶＣＣＤＬＬを取り込むための電源パッドＰ１２，Ｐ１３が設けられ、この電源パッドＰ１２，Ｐ１３の近傍に出力系ＤＬＬ回路ＴＸＤＬＬが配置される。同様に入力系ＤＬＬ回路ＲＸＤＬＬの動作用電源電圧ＶＳＳＤＬＬ，ＶＣＣＤＬＬを取り込むための電源パッドＰ２２，Ｐ２３が設けられ、この電源パッドＰ２２，Ｐ２３の近傍に入力系ＤＬＬ回路ＲＸＤＬＬが配置される。このような配置により、出力系ＤＬＬ回路ＴＸＤＬＬや入力系ＤＬＬ回路ＲＸＤＬＬに動作用電源電圧ＶＳＳＤＬＬ，ＶＣＣＤＬＬを供給するための電源ラインを短くすることができるので、電源ラインを介して不所望なノイズが出力系ＤＬＬ回路ＴＸＤＬＬや入力系ＤＬＬ回路ＲＸＤＬＬに回り込むのを抑えることができる。また、クロック信号ＣＢを取り込むための入力パッドＰ１１の近傍にはクロック入力回路ＲＸＣが配置され、クロック信号Ｃを取り込むための入力パッドＰ１４の近傍にはクロック入力回路ＲＸＣが配置される。クロック信号ＫＢを取り込むための入力パッドＰ２１の近傍にはクロック入力回路ＲＸＫが配置され、クロック信号Ｋを取り込むための入力パッドＰ２４の近傍にはクロック入力回路ＲＸＫが配置される。さらに、アドレス入力バッファ１０１，１０２，１０３，１０４の近傍のパッドは、アドレス入力用に割り当てられ、データ入力バッファ１０４−１，１０４−２の近傍のパッドは、データ入力用に割り当てられる。

図７には、上記クロック入力回路ＲＸＫ、上記入力系ＤＬＬ回路ＲＸＤＬＬ、上記クロックコントロール回路ＣＬＫＣＴＬ、上記アドレス入力バッファ１０１、及び上記データ入力バッファ１０３の構成例が示される。

尚、図中において、上向き矢印（↑）が付された符号は、対象回路における入力信号の立ち上がりから出力信号の立ち上がりまでの遅延時間を示している。下向き矢印（↓）が付された符号は、対象回路における入力信号の立ち下がりから出力信号の立ち下がりまでの遅延時間を示している。また、太線矢印は、上記対象回路における信号の伝達方向を示している。

パッドを介して伝達されたクロック信号ＫＢを取り込むためのクロック入力回路ＲＸＫは、クロック信号ＫＢが入力されるバッファＲＸと、上記クロックツリー１０５を介して伝達された内部クロック信号ＲＣＣを取り込む遅延回路７０１とを含む。上記バッファＲＸの出力信号ＫＢｉｎｔは、信号ライン７０３を介して入力系ＤＬＬ回路ＲＸＤＬＬに伝達される。上記遅延回路７０１の出力信号は、信号ライン７０３を介して入力系ＤＬＬ回路ＲＸＤＬＬに伝達される。

パッドを介して伝達されたクロック信号Ｋを取り込むためのクロック入力回路ＲＸＫは、クロック信号Ｋが入力されるバッファＲＸ、このバッファＲＸの出力信号Ｋｉｎｔが伝達される遅延回路７０２、上記クロックツリー１０５を介して伝達された内部クロック信号ＲＣＣを取り込む可変遅延回路ＲＸＶＤＬ、及び位相比較を行う位相比較回路ＰＤを含む。上記バッファＲＸの出力信号Ｋｉｎｔは、信号ライン７０５を介して入力系ＤＬＬ回路ＲＸＤＬＬに伝達される。遅延回路７０２の出力信号は、信号ライン７０６を介して入力系ＤＬＬ回路ＲＸＤＬＬに伝達される。上記位相比較回路ＰＤは、上記可変遅延回路ＲＸＶＤＬの出力信号ＲＣＣｉｎｔと上記バッファＲＸの出力信号Ｋｉｎｔとの位相比較により、それらの位相差を求める。この位相比較結果は、論理回路ＶＤＬＬＯＧＩＣに伝達され、そこでコード化される。

上記入力系ＤＬＬ回路ＲＸＤＬＬは、上記信号ライン７０３，７０５を介して伝達された信号を取り込むためのマルチプレクサ（ＭＵＸ）７１３，７１４と、上記マルチプレクサ７１３の反転出力信号のタイミング調整を行う第１調整回路７１１、上記マルチプレクサ７１３の非反転出力信号のタイミング調整を行う第２調整回路７１２とを含む。上記マルチプレクサ７１３は反転出力端子と非反転出力端子とを有する。上記マルチプレクサ７１３の非反転出力端子の出力信号は、信号ライン７０５の信号の立ち上がりエッジに同期して立ち上がり、信号ライン７０３の信号の立ち上がりエッジに同期して立ち下がる。また、上記マルチプレクサ７１３の反転出力端子の出力信号は、信号ライン７０５の信号の立ち上がりエッジに同期して立ち下がり、信号ライン７０３の信号の立ち上がりエッジに同期して立ち上がる。上記第１調整回路７１１は、上記マルチプレクサ７１３の反転出力信号ＫＢｒｅｆを遅延する可変遅延回路ＶＤＬ、上記マルチプレクサ７１３の反転出力信号ＫＢｒｅｆと上記信号ライン７０４の信号ＫＢｆｂとの位相比較を行う位相比較回路ＰＤ、上記位相比較回路ＰＤでの位相比較結果に基づいて上記可変遅延回路ＶＤＬでの遅延時間を制御するコントロール回路ＣＮＴを含む。上記コントロール回路ＣＮＴは、上記マルチプレクサ７１３の反転出力信号ＫＢｒｅｆと上記信号ライン７０４の信号ＫＢｆｂとの位相差が小さくなるように上記可変遅延回路ＶＤＬでの遅延時間を制御する。上記可変遅延回路ＶＤＬの出力信号はマルチプレクサ７１４を介して出力される。上記第２調整回路７１２は、上記マルチプレクサ７１３の非反転出力信号ＫＴｒｅｆを遅延する可変遅延回路ＶＤＬ、上記マルチプレクサ７１３の反転出力信号ＫＴｒｅｆと上記信号ライン７０６の信号ＫＴｆｂとの位相比較を行う位相比較回路ＰＤ、上記位相比較回路ＰＤでの位相比較結果に基づいて上記可変遅延回路ＶＤＬでの遅延時間を制御するコントロール回路ＣＮＴを含む。上記コントロール回路ＣＮＴは、上記マルチプレクサ７１３の非反転出力信号ＫＴｒｅｆと上記信号ライン７０６の信号ＫＴｆｂとの位相差が小さくなるように上記可変遅延回路ＶＤＬでの遅延時間を制御する。上記可変遅延回路ＶＤＬの出力信号はマルチプレクサ７１４を介して出力される。上記マルチプレクサ７１４の出力信号は、第２調整回路７１２の出力信号の立ち上がりエッジに同期して立ち上がり、第１調整回路７１１の出力信号の立ち上がりエッジに同期して立ち下がる。

上記アドレス入力バッファ１０１は、入力されるアドレス信号のビット構成に対応する複数の入力回路ＲＸＤを含む。この複数の入力回路ＲＸＤは互いに同一構成とされ、図７にはそのうちのひとつが代表的に示される。入力回路ＲＸＤは、アドレス信号ＳＡが入力されるバッファＲＸ、上記クロックツリー１０５を介して伝達された内部クロック信号ＲＣＣを遅延する可変遅延回路ＲＸＶＤＬ、この可変遅延回路ＲＸＶＤＬの出力信号ＲＣＣｉｎｔに同期して、上記バッファＲＸの出力信号ＳＡｉｎｔを取り込むレジスタ７２１，７２２を含む。レジスタ７２１は、可変遅延回路ＲＸＶＤＬの出力信号ＲＣＣｉｎｔの立ち上がりエッジに同期して上記バッファＲＸの出力信号ＳＡｉｎｔを取り込み、それをＡｄｄ０として出力する。レジスタ７２２は、可変遅延回路ＲＸＶＤＬの出力信号ＲＣＣｉｎｔの立ち下がりエッジに同期して上記バッファＲＸの出力信号ＳＡｉｎｔを取り込み、それをＡｄｄ１として出力する。上記可変遅延回路ＲＸＶＤＬでの遅延時間は上記論理回路ＶＤＬＬＯＧＩＣの出力信号によって制御される。

上記コマンド入力バッファ１０２は、それぞれリード信号／Ｒ、ライト信号／Ｗ、バイトライト信号／ＢＷに対応する入力回路ＲＸＤを含むが、それらは互いに同一構成とされるため、図７においてはそのうちのひとつが代表的に示される。リード信号／Ｒに対応する入力回路のみが代表的に示される。リード信号／Ｒを取り込むための入力回路ＲＸＤは、リード信号／Ｒが入力されるバッファＲＸ、上記クロックツリー１０５を介して伝達された内部クロック信号ＲＣＣを遅延する可変遅延回路ＲＸＶＤＬ、この可変遅延回路ＲＸＶＤＬの出力信号ＲＣＣｉｎｔに同期して、上記バッファＲＸの出力信号ＣＮｉｎｔを取り込むレジスタ７２３，７２４を含む。レジスタ７２３は、可変遅延回路ＲＸＶＤＬの出力信号ＲＣＣｉｎｔの立ち上がりエッジに同期して上記バッファＲＸの出力信号ＣＮｉｎｔを取り込み、それをＣｎｔとして出力する。レジスタ７２２は、可変遅延回路ＲＸＶＤＬの出力信号の立ち下がりエッジに同期して上記バッファＲＸの出力信号ＣＮｉｎｔを取り込むが、その出力は行われない。上記可変遅延回路ＲＸＶＤＬでの遅延時間は上記論理回路ＶＤＬＬＯＧＩＣの出力信号によって制御される。

上記データ入力バッファ１０３は、入力されるデータのビット構成に対応する複数の入力回路ＲＸＤを含む。この複数の入力回路ＲＸＤは互いに同一構成とされ、図７にはそのうちのひとつが代表的に示される。入力回路ＲＸＤは、データＤが入力されるバッファＲＸ、上記クロックツリー１０５を介して伝達された内部クロック信号ＲＣＣを遅延する可変遅延回路ＲＸＶＤＬ、この可変遅延回路ＲＸＶＤＬの出力信号ＲＣＣｉｎｔに同期して、上記バッファＲＸの出力信号Ｄｉｎｔを取り込むレジスタ７２５，７２６を含む。レジスタ７２５は、可変遅延回路ＲＸＶＤＬの出力信号ＲＣＣｉｎｔの立ち上がりエッジに同期して上記バッファＲＸの出力信号Ｄｉｎｔを取り込み、それをＤＡＴＡ０として出力する。レジスタ７２６は、可変遅延回路ＲＸＶＤＬの出力信号ＲＣＣｉｎｔの立ち下がりエッジに同期して上記バッファＲＸの出力信号Ｄｉｎｔを取り込み、それをＤＡＴＡ１として出力する。上記可変遅延回路ＲＸＶＤＬでの遅延時間は上記論理回路ＶＤＬＬＯＧＩＣの出力信号によって制御される。

図８には、図７における主要部の動作タイミングが示される。

クロック信号Ｋの入力パッドＰ２４から入力されたクロック信号は、次のように遅延されてから入力系ＤＬＬ回路ＲＸＤＬＬ内の位相比較回路ＰＤに到達する。

すなわち、バッファＲＸで↑ｔｇだけ遅延され、信号ライン７０５で↑ｔｆだけ遅延され、入力系ＤＬＬ回路ＲＸＤＬＬの可変遅延回路ＶＤＬで↑ｔａだけ遅延され、入力系ＤＬＬ回路ＲＸＤＬＬとクロックコントロール回路ＣＬＫＣＴＬとの間の信号ライン７０８で↑ｔｂだけ遅延される。そして、クロックコントロール回路ＣＬＫＣＴＬで↑ｔｃだけ遅延され、クロックツリー１０５におけるＲＣＣラインで↑ｔｄだけ遅延され、遅延回路７０２で↑ｔｅだけ遅延され、信号ライン７０６で↑ｔｆだけ遅延されてからＫＴｆｂとして第２調整回路７１２における位相比較回路ＰＤに到達する。

一方、第２調整回路７１２における位相比較回路ＰＤのリファレンス側の入力端子には、可変遅延回路ＶＤＬの入力前の信号ＫＴｒｅｆが入力される。この位相比較回路ＰＤでは、図８に図示されるように、ＫＴｆｂと、その２サイクル（ＣＹＣＬＥ）後のクロック信号の波形エッジから到達したＫＴｒｅｆとの位相差が比較され、この位相比較結果がコントロール回路ＣＮＴに伝達され、それに基づいて可変遅延回路ＶＤＬでの遅延時間↑ｔａが調整される。この結果、↑ｔｇ+↑ｔｆ+↑ｔａ+↑ｔｂ+↑ｔｃ+↑ｔｄ+↑ｔｅ+↑ｔｆ=↑ｇ+↑ｆ+２ＣＹＣＬＥが成立する。

また、遅延回路７０２での遅延時間↑ｔｅは↑ｔｅ≒↑ｔｇが成立するように設計されている。従って、↑ｔｇ+↑ｔｆ+↑ｔａ+↑ｔｂ+↑ｔｃ+↑ｔｄ＝２ＣＹＣとなり、内部クロック信号ＲＣＣの立ち上がりタイミングは、クロック信号Ｋの入力パッド２４での立ち上がりタイミングとほぼ同一になる。

さらに、クロック入力回路ＲＸＫ内部の位相比較回路ＰＤにおいて、クロック入力回路ＲＸＫの出力と、内部クロック信号ＲＣＣをクロック入力回路ＲＸＫ内部の可変遅延回路ＲＸＶＤＬの出力ＲＣＣｉｎｔとの位相が比較され、それらが一致するように可変遅延ＲＸＶＤＬでの遅延時間が論理回路ＶＤＬＬＯＧＩＣで調整される。そして、その場合の可変遅延ＲＸＶＤＬの遅延時間調整コードが、論理回路ＶＤＬＬＯＧＩＣからアドレス入力バッファ１０１、コマンド入力バッファ１０２、データ入力バッファ１０３内の可変遅延回路ＲＸＶＤＬに伝達され、クロックツリー１０５を介して伝達された内部クロック信号ＲＣＣの微調整が行われる。

尚、入力パッドＰ２１を介して入力されたクロック信号ＫＢに対しても、上記の場合と同様にして内部クロック信号ＲＣＣの立下りタイミングを、上記入力パッドＰ２１を介して入力されたクロック信号ＫＢと同一とすることが可能となる。ただし、クロックバッファの立ち上がり遷移時間と立ち下がり遷移時間はプロセス条件等によって異なることから、↑ｔｂと↓ｔｂ、↑ｔｃと↓ｔｃ、↑ｔｄと↓ｔｄは必ずしも一致しないため、↑ｔａ≠↑ｔａ'となる。

図９には、上記入力回路ＲＸＣ、出力系ＤＬＬ回路ＴＸＤＬＬ、データ出力バッファ１０４、レプリカ回路ＲＥＰの構成例が示される。

パッドＰ１１を介して伝達されたクロック信号ＣＢが入力されるクロック入力回路ＲＸＣは、上記クロック信号ＣＢを取り込むバッファＲＸを含む。このバッファＲＸの出力信号はＣＢｉｎｔとされる。パッドＰ１４を介して伝達されたクロック信号Ｃが入力されるクロック入力回路ＲＸＣは、上記クロック信号Ｃを取り込むバッファＲＸを含む。このバッファＲＸの出力信号はＣｉｎｔとされる。上記クロック入力回路ＲＸＣの出力信号ＣＢｉｎｔは、信号ライン９０２を介して入力系ＤＬＬ回路ＲＸＤＬＬに伝達され、上記クロック入力回路ＲＸＣの出力信号Ｃｉｎｔは、信号ライン９０３を介して入力系ＤＬＬ回路ＲＸＤＬＬに伝達される。

上記出力系ＤＬＬ回路ＴＸＤＬＬは、マルチプレクサ９０５，９０６、第１調整回路９１１、第２調整回路９１２を含み、基本的な構成は、図７に示される入力系ＤＬＬ回路ＲＸＤＬＬと同等とされる。第１調整回路９１１は、上記マルチプレクサ９０５の反転出力端子の出力信号ＣＢｒｅｆのタイミング調整を行う。第２調整回路９１２は、上記マルチプレクサ９０５の非反転出力端子の出力信号ＣＴｒｅｆタイミング調整を行う。

上記第１調整回路９１１は、上記マルチプレクサ９０５の反転出力信号ＣＢｒｅｆを遅延する可変遅延回路ＶＤＬ、上記マルチプレクサ７１３の反転出力信号ＣＢｒｅｆとレプリカ回路ＲＥＰから上記信号ライン９０１を介して伝達された信号ＣＢｆｂとの位相比較を行う位相比較回路ＰＤ、上記位相比較回路ＰＤでの位相比較結果に基づいて上記可変遅延回路ＶＤＬでの遅延時間を制御するコントロール回路ＣＮＴを含む。上記コントロール回路ＣＮＴは、上記マルチプレクサ７１３の反転出力信号ＣＢｒｅｆと上記信号ライン９０１の信号ＣＢｆｂとの位相差が小さくなるように上記可変遅延回路ＶＤＬでの遅延時間を制御する。上記可変遅延回路ＶＤＬの出力信号はマルチプレクサ９０６を介して出力される。

上記第２調整回路９１２は、上記マルチプレクサ９０５の非反転出力信号ＣＴｒｅｆを遅延する可変遅延回路ＶＤＬ、上記マルチプレクサ７１３の反転出力信号ＣＴｒｅｆと上記レプリカ回路ＲＥＰから上記信号ライン７０６を介して伝達された信号ＣＴｆｂとの位相比較を行う位相比較回路ＰＤ、上記位相比較回路ＰＤでの位相比較結果に基づいて上記可変遅延回路ＶＤＬでの遅延時間を制御するコントロール回路ＣＮＴを含む。上記コントロール回路ＣＮＴは、上記マルチプレクサ９０５の非反転出力信号ＣＴｒｅｆと上記信号ライン９０４の信号ＣＴｆｂとの位相差が小さくなるように上記可変遅延回路ＶＤＬでの遅延時間を制御する。上記可変遅延回路ＶＤＬの出力信号はマルチプレクサ９０６を介して出力される。

上記マルチプレクサ９０６の出力信号は、信号ライン９１３を介してクロックコントロール回路ＣＬＫＣＴＬに伝達される。そしてこのクロックコントロール回路ＣＬＫＣＴＬの出力信号は、クロックツリー１０５を介して、データ出力バッファ１０４内の二つのバッファ部ＴＸに伝達される。ＤＱ〔ｍ：０〕を出力するバッファ部ＴＸは、レジスタ９２１，９２２，９２３、セレクタＳＥＬ、レベルシフタＬＶＣ、バッファＢＵＦを含む。レジスタ９２１は、内部クロック信号ＴＣＣの立ち上がりエッジのタイミングでデータＤＡＴＡ０を取り込む。レジスタ９２２は、内部クロック信号ＴＣＣの立ち上がりエッジのタイミングでデータＤＡＴＡ１を取り込む。レジスタ９２３は、内部クロック信号ＴＣＣの立ち下がりエッジのタイミングで上記レジスタ９２２の出力信号を取り込む。セレクタＳＥＬは、内部クロック信号ＴＸＣＬＫに同期して、上記レジスタ９２１の出力信号と、上記レジスタ９２３の出力信号とを選択的に後段のレベルシフタＬＶＣに伝達する。レベルシフタＬＶＣで所定のレベルにシフトされた出力信号は、バッファＢＵＦを介して出力される。

二つのレプリカ回路ＲＥＰは、ＴＸとＲＸＣの遅延時間を模擬するもので、上記データ出力バッファ１０４におけるバッファ部ＴＸと同一構成とされる部分と、その出力信号が伝達されるバッファＲＸとを含み、このバッファＲＸの出力信号が信号ライン９０１又は９０４を介して、上記出力系ＤＬＬ回路ＴＸＤＬＬに伝達される。

パッドＰ１４を介して入力されたクロック信号Ｃは、クロック入力回路ＲＸＣで↑ｔｍだけ遅延され、信号ライン９０３で↑ｔｎだけ遅延され、出力系ＤＬＬ回路ＴＸＤＬＬにおける第２調整回路９１２内の可変遅延回路ＶＤＬで↑ｔｈだけ遅延され、信号ライン９１３で↑ｔｉだけ遅延される。そして、クロックコントロール回路ＣＬＫＣＴＬで↑ｔｊだけ遅延され、クロックツリー１０５で↑ｔｋだけ遅延され、レプリカ回路ＲＥＰで↑ｔｌ+↑ｔｍだけ遅延され、信号ライン９０４で↑ｔｎだけ遅延され、第２調整回路９１２における位相比較回路ＰＤのフードバック側の入力端子に伝達される。一方、第２調整回路９１２における位相比較回路ＰＤのレファレンス側の入力端子には、可変遅延回路ＶＤＬに入力される前の信号が伝達される。第２調整回路９１２における位相比較回路ＰＤでは、図１０に示されるように、信号ＣＴｆｂと、この信号ＣＴｆｂの２サイクル後のクロックエッジから到達した信号ＣＴｒｅｆとの位相差を比較する。この比較結果はコントロール回路ＣＮＴに伝達される。このコントロール回路は、信号ＣＴｆｂと、信号ＣＴｒｅｆとの位相差が小さくなるように可変遅延回路ＶＤＬでの遅延時間↑ｔｈを調整する。この結果、↑ｔｍ+↑ｔｎ+↑ｔｈ+↑ｔｉ+↑ｔｊ+↑ｔｋ+↑ｔｌ+↑ｔｍ+↑ｔｎ=↑ｔｍ+↑ｎ+２ＣＹＣＬＥが成立する。これを整理すると、↑ｔｍ+↑ｔｎ+↑ｔｈ+↑ｔｉ+↑ｔｊ+↑ｔｋ+↑ｔｌ=２ＣＹＣＬＥとなる。内部クロック信号ＴＸＣＬＫのクロック信号Ｃに対する遅延時間は、↑ｔｍ+↑ｔｎ+↑ｔｈ+↑ｔｉ+↑ｔｊ+↑ｔｋであるから、前式より２ＣＹＣＥＬ−↑ｔｌとなる。出力信号ＤＱのクロック信号Ｃに対する遅延時間は、Ｃ〜ＴＸＣＬＫの遅延時間２ＣＹＣＥＬ−↑ｔｌ+ＴＸ遅延時間↑ｔｌ=２ＣＹＣＥＬとなる。従って出力信号ＤＱの遷移時間タイミングは、クロック信号Ｃの２サイクル後の立ち上がりタイミングと等しくなるため、適切なタイミングでデータ出力を行うことができる。

図３には、図１に示されるＳＲＡＭの比較対象とされるＳＲＡＭが示される。また、図４には、図３における主要部の動作タイミングが示される。

図３に示されるＳＲＡＭが図１に示されるのと大きく相違するのは、クロック信号Ｋ，ＫＢが、それぞれ対応するクロック入力回路ＲＸＫを介してマルチプレクサＭＵＸに伝達され、このマルチプレクサＭＵＸの出力信号ＫＣＬＫがクロックツリー１１２を介して各部に伝達される点である。つまり、上記マルチプレクサＭＵＸの出力信号ＫＣＬＫがクロックツリー１１２を介して、クロックツリー１１２を介して、アドレス入力バッファ１０１、コマンド入力バッファ１０２、データ入力バッファ１０３、コマンドコントロール回路ＣＣＴＬ、ライトデータレジスタＷＤＲ、データ出力バッファ１０４に伝達される。上記マルチプレクサＭＵＸは、クロック信号Ｋの立ち上がりをＫＣＬＫの立ち上がりに変換し、クロック信号ＫＢの立ち上がりをクロック信号内部クロック信号ＬＣＬＫの立下りに変換する。

ＱＤＲ方式のＳＲＡＭにおいて、例えばクロック周波数が３３３ＭＨｚ、アドレス入力からデータ出力までのレイテンシが１．５サイクルの場合、５ｎｓでデータを出力する必要がある。一般的なレイアウトでは、アドレス信号を取り込むためのアドレス入力バッファや、書き込みデータを取り込むためのデータ入力バッファがチップ周辺に配置されているため、外部端子を介して入力されたクロック信号がクロックツリーを介して、上記アドレス入力バッファや上記データ入力バッファに内蔵されるレジスタに伝達するまでに、少なくとも１ｎｓはかかる。アドレスやデータなどの入力信号のクロック信号に対するセットアップ及びホールド時間のマージンは、クロックサイクルが２ｎｓの場合で０．２ｎｓ必要であるから、図３に示される構成の場合、アドレス入力バッファや上記データ入力バッファに内蔵されるレジスタの前段で、アドレスやデータなどの入力信号を１ｎｓ以上遅延させる必要がある。このため、図３に示される構成の場合、ＳＲＡＭの更なる高速化のために当該ＳＲＡＭに供給されるクロック信号の周波数を上げることができない。

これに対して図１に示される構成によれば、入力系ＤＬＬ回路ＲＸＤＬＬが設けられ、この入力系ＤＬＬ回路ＲＸＤＬＬでタイミング調整されたクロック信号を内部クロック信号として、各部に分配するようにしているため、内部クロック信号ＲＣＣの立ち上がりタイミングは、クロック信号Ｋの入力パッド２４での立ち上がりタイミングとほぼ同一になる。また、論理回路ＶＤＬＬＯＧＩＣの出力コードに基づいて内部クロック信号ＲＣＣの微調整が行われることで、アドレス信号ＳＡ〔ｎ：０〕、コマンド信号／Ｒ，／Ｗ，／ＢＷ、データＤ〔ｍ：０〕が対応するレジスタ７２１〜７２６に到達するタイミングと、内部クロック信号ＲＣＣが対応するレジスタ７２１〜７２６に到着するタイミングとを一致させることができる。

上記の実施の形態１によれば、以下の作用効果を得ることができる。

（１）入力系ＤＬＬ回路ＲＸＤＬＬが設けられ、この入力系ＤＬＬ回路ＲＸＤＬＬでタイミング調整されたクロック信号を内部クロック信号として各部に分配するようにしているため、内部クロック信号ＲＣＣの立ち上がりタイミングは、クロック信号Ｋの入力パッド２４での立ち上がりタイミングとほぼ同一になる。このように内部クロック信号のタイミングが調整されることにより、セットアップ及びホールド時間を短くすることができるので、ＳＲＡＭに供給されるクロック信号の周波数を更に上げることができる。これによって、ＳＲＡＭの高速動作と低レンシを実現することができる。

（２）上記のようにアドレス入力バッファ１０１、コマンド入力バッファ１０２、データ入力バッファ１０３において内部クロック信号ＲＣＣの微調整が行われることで、アドレス入力バッファ１０１、コマンド入力バッファ１０２、データ入力バッファ１０３内の可変遅延回路ＲＸＶＤＬにおける出力信号ＲＣＣｉｎｔのタイミング精度を向上させることができる。換言すれば、アドレス信号ＳＡ〔ｎ：０〕、コマンド信号／Ｒ，／Ｗ，／ＢＷ、データＤ〔ｍ：０〕が、該当するパッドＰ３１，Ｐ３２，Ｐ３３を介して入力され、バッファＲＸを介して対応するレジスタ７２１〜７２６に到達するタイミングと、内部クロック信号ＲＣＣが遅延回路ＲＸＶＤＬを介して対応するレジスタ７２１〜７２６に到着するタイミングとを正確に一致させることができる。

（３）メモリセルアレイＭＣＡ内のレジスタ１１５，１１６，１１７では、内部クロック信号ＭＣＣの立ち下がりエッジに同期して入力信号が取り込まれるようになっているため、アドレス信号はアドレス入力バッファ１０１からメモリセルアレイＭＣＡまで０．５サイクル（ＣＹＣＬＥ）で伝達される。また、メモリセルアレイＭＣＡの出力データは１サイクルでデータ出力バッファ１０４に伝達される。このようにメモリセルアレイＭＣＡ内のレジスタ１１５，１１６，１１７では、内部クロック信号ＭＣＣが論理反転された信号に同期して入力信号が取り込まれるようになっているため、０．５サイクルのレイテンシ領域と１サイクルのレイテンシ領域とに分けてタイミング設計を行うことができる。このため、タイミング設計が比較的容易となり、回路設計の効率向上を図ることができる。

（４）電源パッドＰ１２，Ｐ１３の近傍に出力系ＤＬＬ回路ＴＸＤＬＬが配置され、電源パッドＰ２２，Ｐ２３の近傍に入力系ＤＬＬ回路ＲＸＤＬＬが配置される。このような配置により、出力系ＤＬＬ回路ＴＸＤＬＬや入力系ＤＬＬ回路ＲＸＤＬＬに動作用電源電圧ＶＳＳＤＬＬ，ＶＣＣＤＬＬを供給するための電源ラインを短くすることができるので、電源ラインを介して不所望なノイズが出力系ＤＬＬ回路ＴＸＤＬＬや入力系ＤＬＬ回路ＲＸＤＬＬに回り込むのを抑えることができる。

＜実施の形態２＞
図５には、本発明にかかる半導体記憶装置の一例とされるＳＲＡＭの別の構成例が示される。

図５に示される構成が、図１に示されるのと大きく相違するのは、レイテンシの切り替えを可能にした点である。クロックコントロール回路ＣＬＫＣＴＬは、レイテンシ選択信号ＳＥＬに応じて内部の遅延回路における遅延時間を変更することで、レイテンシを変更する。

図１２には、図５におけるクロックコントロール回路ＣＬＫＣＴＬの構成例が示される。

図１２に示されるように、クロックコントロール回路ＣＬＫＣＴＬは、複数の遅延回路１３１〜１４０と、セレクタ１２１〜１２５とを含む。遅延回路１３１は２個のバッファで構成され、遅延回路１３２は４個のバッファで構成される。遅延回路１３３は５個のバッファで構成され、遅延回路１３４は１個のインバータで構成される。遅延回路１３５は１個のバッファで構成され、遅延回路１３６は３個のバッファと１個のインバータで構成される。遅延回路１３７は２個のバッファで構成され、遅延回路１３８は５個のバッファで構成される。遅延回路１３９は１個のバッファで構成され、遅延回路１４０は１個のインバータで構成される。セレクタ１２１〜１２５は、レイテンシ選択信号ＳＥＬがＬ（論理値“０”）の場合には、Ｌ１５を選択し、レイテンシ選択信号ＳＥＬがＨ（論理値“１”）の場合には、Ｌ２０を選択する。

レイテンシ選択信号ＳＥＬ=Ｌの場合にはデータ出力までのレイテンシが１．５、ＳＥＬ=Ｈの場合にはレイテンシが２．０となる。これは、クロックコントロール回路ＣＬＫＣＴＬにおいて、ＳＥＬ=Ｈのときには図１２のＬ２０のパスがセレクタによって選択され、内部クロック信号ＭＣＣ、ＴＣＣ、ＴＸＣＬＫの位相が反転することで実現される。すなわち、レイテンシ１．５の場合にはアドレス信号の入力パッドからメモリセルアレイＭＣＡまで０．５サイクルでアドレス信号を転送していたが、レイテンシ２．０では、アドレス信号の入力パッドからメモリセルアレイＭＣＡまで１．０サイクルでアドレス信号を転送することになる。このため、レイテンシ２．０ではアドレス信号の入力パッドからメモリセルアレイＭＣＡ間の転送におけるクロック周波数マージンが向上する。メモリセルアレイからデータ出力バッファ１０４までは１．０サイクルでデータ転送することに変わりがない。しかし、クロックコントロール回路ＣＬＫＣＴＬにおいてレイテンシ２．０の場合には内部クロック信号ＲＣＣのタイミングが遅くなり、内部クロック信号ＭＣＣのタイミングが早くなり、内部クロック信号ＴＣＣのタイミングが遅くなるため、メモリセルアレイＭＣＡからデータ出力バッファ１０４間の転送における周波数マージンが改善される。

＜実施の形態３＞
図６には、本発明にかかる半導体記憶装置の一例とされるＳＲＡＭの別の構成例が示される。

図６に示されるＤＲＡＭが、図１に示されるのと大きく相違するのは、出力系ＤＬＬ回路ＴＸＤＬＬの出力信号を利用して、内部クロック信号ＭＣＣを形成している点である。内部クロック信号ＭＣＣは、遅延回路６０１で遅延されてからクロックツリー１０５を介してコマンドコントロール回路ＣＣＴＬ、ライトデータレジスタＷＤＲ、メモリセルアレイＭＣＡに伝達される。遅延回路６０１は１個のインバータで形成される。内部クロック信号ＲＣＣＬＯＧＩＣは、遅延回路６０２で遅延されてからクロックツリー１０５を介して自己診断回路ＢＩＳＴに伝達される。遅延回路６０２は２個のバッファで形成される。内部クロック信号ＴＸＣＬＫは、遅延回路６０３で遅延されてからクロックツリー１０５を介してデータ出力バッファ１０４に伝達される。遅延回路６０３は３個のバッファで形成される。

図６に示される構成によれば、クロック信号Kと、クロック信号Ｃとの入力タイミングスキューは、クロック入力回路ＲＸＫと、メモリセルアレイＭＣＡとの間で吸収される。この場合、クロック信号Kと、クロック信号Ｃとの入力タイミングスキューをデータ出力バッファ１０４で考慮する必要がないので、データ出力バッファ１０４に内部クロック信号ＴＣＣを供給する必要がない。従って、内部クロック信号ＴＣＣの形成は不要とされる。

＜実施の形態４＞
図１１には、本発明にかかる半導体記憶装置の一例とされるＳＲＡＭの主要部における別の構成例が示される。

図１１に示される構成が、図７に示されるのと大きく相違するのは、入力バッファ４０１，４０２，４０３がグループ化されており、それぞれ異なる入力系クロック信号Ｋａ，Ｋｑ１，Ｋｑ２に同期して信号の取り込みが行われるようになっている点である。入力バッファ４０１では、クロック信号Ｋａと可変遅延回路ＲＸＶＤＬの出力信号ＲＣＣｉｎｔとの位相比較結果に基づいて、アドレス信号がレジスタ７２１，７２２に取り込まれるタイミングや、コマンド信号がレジスタ７２３に取り込まれるタイミングが微調整される。そして、入力バッファ４０２，４０３では、それぞれ専用の論理回路ＶＤＬＬＯＧＩＣが設けられ、この専用の論理回路ＶＤＬＬＯＧＩＣによって、クロック信号の再調整が行われるので、レジスタ７５１，７５２や、レジスタ７６１，７６２でのデータ取り込みの調整をグループ毎に行うことができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

上記の実施形態では、半導体記憶装置をＳＲＡＭとしたが、本発明は、その他の半導体記憶装置、例えばＤＲＡＭ（Dynamic Random Access Memory）にも適用することができる。

１０１ アドレス入力バッファ
１０２ コマンド入力バッファ
１０３ データ入力バッファ
１０４ データ出力バッファ
１０５，１１２ クロックツリー
１１５〜１１７ レジスタ
ＡＤＣ アドレスデコーダ
ＣＬＫＣＴＬ クロックコントロール回路
ＣＮＴ コントロール回路
ＭＣＡ メモリセルアレイ
ＰＤ 位相比較回路
ＲＸＤＬＬ 入力系ＤＬＬ回路
ＲＸＫ クロック入力回路
ＲＸＣ クロック入力回路
ＲＸＤ 入力回路
ＲＸＶＤＬ 可変遅延回路
ＴＸＤＬＬ 出力系ＤＬＬ回路
ＶＤＬＬＯＧＩＣ 論理回路
ＶＤＬ 可変遅延回路
ＷＤＲ ライトデータレジスタ

Claims (6)

1. 複数のメモリセルが配列されて成るメモリセルアレイと、
   第１クロック信号を取り込むための第１バッファと、
   上記第１クロック信号とは異なる第２クロック信号を取り込むための第２バッファと、
   上記メモリセルアレイへのデータ書き込み又は読み出しに用いられる各種信号を第１内部クロック信号に同期して取り込む第１回路と、
   上記メモリセルアレイからの読み出しデータを第２内部クロック信号に同期して出力する第２回路と、
   上記第１バッファを介して取り込まれた上記第１クロック信号と、上記第１回路に伝達された上記第１内部クロック信号との位相差が小さくなるように、上記第１クロック信号を遅延して上記第１内部クロック信号を形成する第１ＤＬＬ回路と、
   上記第２バッファを介して取り込まれた上記第２クロック信号と、上記第２回路に伝達された上記第２内部クロック信号との位相差が小さくなるように、上記第２クロック信号を遅延して上記第２内部クロック信号を形成する第２ＤＬＬ回路と、
   上記第１ＤＬＬ回路の動作用電源電圧を取り込むための第１電源パッドと、
   上記第２ＤＬＬ回路の動作用電源電圧を取り込むための第２電源パッドと、を含む半導体記憶装置であって、
   上記第１ＤＬＬ回路は、上記第１電源パッドの近傍に配置され、
   上記第２ＤＬＬ回路は、上記第２電源パッドの近傍に配置され、
   更に、上記第１ＤＬＬ回路で形成された上記第１内部クロック信号を上記第１回路に伝搬させるためのクロックツリーを含み、
   上記第１ＤＬＬ回路は、上記クロックツリーを介してフィードバックされた上記第１内部クロック信号と、上記第１バッファを介して取り込まれた上記第１クロック信号との位相比較を行い、
   上記第１バッファは、上記クロックツリーを介して伝達された上記第１内部クロック信号を遅延可能な遅延回路と、
   上記遅延回路の出力信号と上記第１クロック信号との位相比較を行う位相比較回路と、を含み、
   上記第１回路は、入力された上記第１内部クロック信号の位相を、上記位相比較回路での位相比較結果に基づいて微調整するための可変遅延回路を含む、半導体記憶装置。
2. 上記位相比較器での位相比較結果をコード化する論理回路を含み、
   上記第１回路では、上記論理回路の出力信号によって、上記可変遅延回路の遅延時間が制御される請求項１記載の半導体記憶装置。
3. 上記メモリセルアレイは、上記第１ＤＬＬ回路の出力信号を所定時間遅延して得たメモリセルアレイ用クロック信号に同期して上記アドレスデコーダの出力信号を保持する第１レジスタと、
   上記メモリセルアレイ用クロック信号に同期して上記コマンドコントロール回路の出力信号を保持する第２レジスタと、
   上記メモリセルアレイ用クロック信号に同期して上記ライトデータレジスタの出力信号を保持する第３レジスタとを含む請求項１記載の半導体記憶装置。
4. 複数のメモリセルが配列されて成るメモリセルアレイと、
   第１クロック信号を取り込むための第１バッファと、
   上記第１クロック信号とは異なる第２クロック信号を取り込むための第２バッファと、
   上記メモリセルアレイへのデータ書き込み又は読み出しに用いられる各種信号を第１内部クロック信号に同期して取り込む第１回路と、
   上記メモリセルアレイからの読み出しデータを第２内部クロック信号に同期して出力する第２回路と、
   上記第１バッファを介して取り込まれた上記第１クロック信号と、上記第１回路に伝達された上記第１内部クロック信号との位相差が小さくなるように、上記第１クロック信号を遅延して上記第１内部クロック信号を形成する第１ＤＬＬ回路と、
   上記第２バッファを介して取り込まれた上記第２クロック信号と、上記第２回路に伝達された上記第２内部クロック信号との位相差が小さくなるように、上記第２クロック信号を遅延して上記第２内部クロック信号を形成する第２ＤＬＬ回路と、
   上記第１ＤＬＬ回路の動作用電源電圧を取り込むための第１電源パッドと、
   上記第２ＤＬＬ回路の動作用電源電圧を取り込むための第２電源パッドと、を含む半導体記憶装置であって、
   上記第１ＤＬＬ回路は、上記第１電源パッドの近傍に配置され、
   上記第２ＤＬＬ回路は、上記第２電源パッドの近傍に配置され、
   上記第１回路は、アドレス信号を取り込むためのアドレス入力バッファと、
   コマンド信号を取り込むためのコマンド入力バッファと、
   上記メモリセルアレイへの書き込み用データを取り込むためのデータ入力バッファとを含み、
   上記第２回路は、上記メモリセルアレイから読み出されたデータを出力可能なデータ出力バッファを含み、
   上記第１ＤＬＬ回路及び上記第２ＤＬＬ回路と、上記第１回路及び上記第２回路との間に設けられ、上記第１内部クロック信号の遅延時間と、上記第２内部クロック信号の遅延時間とを、レイテンシ選択信号に応じて変更可能なクロックコントローラを更に含む、半導体記憶装置。
5. 上記コマンド入力バッファを介して取り込まれたコマンド信号に基づいて、上記メモリセルアレイの動作を制御するコマンドコントロール回路と、
   上記データ入力バッファを介して取り込まれた書き込み用データを保持するためのライトデータレジスタとを含み、
   上記コマンドコントロール回路及び上記ライトデータレジスタは、上記第１内部クロック信号に同期して動作される請求項４記載の半導体記憶装置。
6. 上記コマンド入力バッファを介して取り込まれたコマンド信号に基づいて、上記メモリセルアレイの動作を制御するコマンドコントロール回路と、
   上記データインプットバッファを介して取り込まれた書き込み用データを保持するためのライトデータレジスタとを含み、
   上記コマンドコントロール回路及び上記ライトデータレジスタは、上記第２内部クロック信号に同期して動作される請求項４記載の半導体記憶装置。

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