JP4426277B2 - 半導体集積回路及びその半導体集積回路を使用した光ディスク記録装置 - Google Patents

Description

本発明は、半導体集積回路に係り、特にマルチチップモジュール（ＭＣＭ）を用いて形成された半導体集積回路及びその半導体集積回路を使用した光ディスク記録装置に関する。

コンピュータ用情報のみならず、音声や静止画像、動画像などの情報がデジタル化され、取り扱う情報が膨大になっている。かかる情報を記録する媒体として、ＤＶＤ＋ＲＷ／＋Ｒなどの光ディスクが広く用いられている。

上記光ディスクに対する書き込みは、レーザ光を照射して、記録ピットを形成することにより行われる。この光ディスクにデータを書き込む場合、所定のパルス幅のライトパルスによる駆動電流を光ピックアップの半導体レーザに印加して、そのレーザ光を所定の記録速度で回転する光ディスクの記録面に照射することにより行われる。

この光ディスクへデータを書き込む光ディスク記録装置の一般的な構成を図１に示す。図１は、光ディスク記録装置のシステム構成を示すブロック図である。図１において、光ディスク１０１は、ＤＶＤ＋ＲＷ／＋Ｒ、ＣＤ−Ｒなどの書き込み可能なディスクである。スピンドルモータ１０２は、光ディスク１０１を回転させるためのモータである。

ディスクコントローラ１０３は、ＣＬＶ方式、即ちトラック半径に反比例したディスク回転速度となるようにスピンドルモータ１０２の駆動を制御して、記録再生するトラックの線速度がディスク上のどの半径位置においても一定となるようにしている。光ディスク１０１は、スピンドルモータ１０２の駆動により一定速度で回転する。このときスピンドルモータ１０２はディスクコントローラ１０３によって、等倍、２倍速、４倍速、８倍速、１２倍速等の所定の回転速度となるように、ディスクの回転がＰＬＬ制御される。

光ピックアップ１０４は、図示を省略するが、半導体レーザ、光学系、光検出器等により構成され、光ディスク１０１にレーザ光を集光・照射して記録、再生を行う。記録時には、半導体レーザにより発光されたレーザ光が光学系により集光され、光ディスク１０１の記録面に光スポットを照射することによりピットが形成される。また再生時には、記録時よりも弱いパワーのレーザ光を照射する。ディスクの記録面からの反射光は光学系により集光され、光検出器で光電変換され、再生信号として出力される。

エンコーダ１０５は、記録すべきデータにインターリブ、エラーチェックコード等の所定のデータ処理を行い、これをＥＦＭ変調や８−１６変調して記録用の変調信号を生成し、その変調信号をストラテジ生成回路１０６に与える。ストラテジ生成回路１０６は、ライトストラテジパラメータを考慮して所定のパルス長のライトパルスを生成し、ＬＤドライバ１０７に与える。ＬＤドライバ１０７は、ストラテジ生成回路１０６からのライトパルスに基づいて光ピックアップ１０４内の半導体レーザを駆動するための駆動電流を生成する。これにより、光ピックアップ１０４は、このライトパルスに応じた所定のパワーでレーザ光を照射する。

サーボコントローラ１０８は、光ピックアップ１０４内の半導体レーザから照射されるレーザ光のフォーカス及びトラッキングを制御する。トラッキング制御は光ディスク１０１に形成されたプリグルーブを検出することにより行なわれる。ＲＦ回路１０９は、光ピックアップ１０４からの再生信号を波形演算して、ディスクの記録面からの光スポットのずれを示すフォーカスエラー信号（ＦＥ信号）およびディスクの所定のトラックからの光スポットのずれを示すトラッキングエラー信号（ＴＥ信号）を生成する。ＦＥ信号およびＴＥ信号はサーボコントローラ１０８において、フォーカスおよびトラッキング制御に用いられる。デコーダ１１０は、ＲＦ回路１０９によって波形演算され２値化されたＲＦ信号をＥＦＭ復調または８−１６復調して復調データを生成し、誤り訂正、ディインターリブ等のデータ処理を行う。ＡＴＩＰデコーダ１１１は、ＲＦ回路１０９からのＴＥ信号を復調してウォブル信号を生成する。ＡＴＩＰデコーダ１１１において、ＴＥ信号はバンドパスフィルタによってノイズ成分が除去された後、２値化回路によってデジタル化され、ＦＳＫ復調回路によって復調されてウォブル信号が生成される。このウォブル信号が所定の値となるように、ＣＬＶコントローラ１０３はディスクの回転制御を行う。

また、復調されたウォブル信号にはエラーチェック用のＣＲＣデータが含まれており、ＣＲＣチェックを行うことによって正しくデータが読み取れたかどうかを知ることができる。ここでウォブル信号の読み取りエラー率（以下、ＡＴＥＲという）は、再生動作中はこのエラー率を内部レジスタに格納し、一定時間ごとに更新している。システムコントローラ１１２は、このレジスタ内のエラー率を読み取って、書き込み中におけるＡＴＥＲが監視される。なお、この記録中におけるＡＴＥＲを測定するウォブル信号読取エラー測定手段は、主としてＡＴＩＰデコーダ１１１とシステムコントローラ１１２とで構成される。システムコントローラ１１２は、パーソナルコンピュータ等の装置外部から供給されるコマンドに従って、光ディスク１０１の所定のセクタに対してデータの記録・再生が行われるように、ディスクコントローラ１０３、ＬＤドライバ１０５、エンコーダ１０６、ストラテジ生成回路１０７、サーボコントローラ１０８、デコーダ１０９等の各ブロックを制御する。ホストＩ／Ｆ１１３は、パーソナルコンピュータ等のホストマシンを接続するためのインターフェースであり、コマンドやデータの受け渡しを行うためのものである。

光ディスクにデータを書き込む場合、記録すべきデータは、装置外部からホストＩ／Ｆ１１３を介してエンコーダ１０５に入力される。この入力されたデータにインターリブ、エラーチェックコード等の所定のデータ処理を施した後、これをＥＦＭ変調や８−１６変調し、さらにストラテジ生成回路１０６によりライトストラテジパラメータが考慮されて所定のパルス長のライトパルスが生成される。書き込み中は、定期的にＡＴＥＲが監視され、ＡＴＥＲが所定のエラー率以上となったことを検出した場合、ライトパルス幅を通常より若干短くする。そして、本来のピット長を確保するため、ライトパルス幅を短くした分だけそのライトパルスの立下り直前のパワーを強くする。このライトパルスは、ＬＤドライバに入力され、形成すべきピット長に応じた駆動電流が生成される。駆動電流は光ピックアップ１０４に入力されて半導体レーザを駆動し、半導体レーザにより出射されたレーザ光が光学系により集光され、一定速度で回転する光ディスク１０１の記録面に光スポットを形成することにより所定の長さのピットが形成される。

ところで、上記した光ディスク記録装置においては、図２に示すように、各ブロックを構成するＬＳＩがプリント配線基板に取り付けられている。そして、システムのメイン基板１２０とピックアップ基板１３０とに分けられ、メイン基板１２０とピックアップ基板１３０とがフレキシブルケーブル１４０で接続されている。メイン基板１２０には、上記したシステムを構成するブロックのＬＳＩ、例えば、ディスクコントローラ１０３、サーボコントローラ１０８、エンコーダ１０５、ストラテジ生成回路１０６、ＲＦ回路１０９、デコーダ１１０、ＡＴＩＰデコーダ１１１、システムコントローラ１１２などを構成するための制御用ＬＳＩ１２１（複数のチップで構成されてるがこの図では便宜上１つのブロックで記載している）が搭載される。そして、ピックアップ基板１３０は、ピックアップと一体に移動するなどの必要性から、基板を小型にし、ＬＤドライバ１０７を構成するＬＤＤチップ１３１が搭載されている。

電源用ＬＳＩ１２２、１２３、１２４はピックアップ基板１３０を出来るだけ小さくするために、メイン基板１２０に搭載されている。この図において、３つの電源用ＬＳＩ１２２、１２３、１２４を用いているのは、レーザ駆動用に例えば、５Ｖの電源、外部とのインターフェースに用いるために３．３Ｖの電源、内部のデジタル処理に用いるために１．８Ｖの電源と各用途に応じて使用するためである。

上記した光ディスクに対する記録速度は、等倍速記録から２倍速、４倍速、８倍速のように記録速度倍率が高くなってきている。ＤＶＤ＋ＲＷ／＋Ｒを２．４倍で書き込み、ＣＤ−Ｒを１２倍で書き込みを行う光ディスク記録装置を本出願人既に販売している（例えば、製品名ＭＰ５１２５Ａ）。

ところで、光ディスクに対する記録速度倍率として益々高いものが望まれ、ＤＶＤに対して８倍速から１６倍速、更に３２倍速と高倍速のものが望まれてきている。記録速度倍率を高倍率にしようとすると、ストラテジ生成などの信号処理を高速化する必要がある。このため、従来のように、ストラテジ生成した信号をフレキシブル基板で伝送する構成では、ノイズなどの影響から信号伝送を高速化することに限界があり、ＤＶＤに対する高倍速化が図れない。

そこで、ストラテジ生成回路を構成するデジタル演算用ＬＳＩとＬＤドライバを一体としてピックアップ基板に搭載する手法が考えられる。このデジタル演算用ＬＳＩとＬＤドライバを一体化するのに便利な技術に、複数のＬＳＩを１つのパッケージ内に組み込んたマルチチップモジュール（ＭＣＭ）がある。このＭＣＭの利点は、メモリ、ロジック、アナログ回路などのそれぞれ多様な機能を持つＬＳＩを１つのパッケージ内に集積することにより、高性能且つ多機能なシステムデバイスが実現できることである。

上記したストラテジ生成回路はデジタル演算回路、ＬＤドライバはアナログ演算回路であり、それぞれのＬＳＩをＭＣＭ技術を用いて集積化することができる。ストラテジ生成回路は高速演算が必要なことから、高集積化し且つ低電圧駆動することが好ましい。また、ＬＤドライバは、レーザ駆動用に所定の電圧、例えば、５Ｖの電圧で駆動する必要がある。

従来の光ピックアップ基板においては、上述したように、電源用ＬＳＩは搭載しておらず、メイン基板より、フレキシブルケーブルを介してそれぞれの回路に所定の電力が与えられる。

しかしながら、ストラテジ生成回路を構成するデジタル演算用ＬＳＩとＬＤドライバを一体としてピックアップ基板に搭載し、フレキシブルケーブルからそれぞれ電力を供給する従来の電源配置の構成では、次のような問題が発生し、信号処理の高速化への妨げになることが分かった。

すなわち、フレキシブルケーブルからそれぞれ電力を供給する従来の電源配置のままでは、プリント基板やフレキシブルケーブルの配線による寄生のインダクタンス（Ｌ）やキャパシタンス（Ｃ）により、電源に意図しないインピーダンスを持つことになる。このインピーダンスによって、電源の負荷、つまり、電源を受けるＬＳＩの消費電流が時間と共に変動した場合、電源用ＬＳＩ固有の負荷変動特性に加えて、電源特性を更に劣化させることになる。

ここでいう電源出力のインピーダンスは、その配線の特性インピーダンスとして考えることが出来る。一般に特性インピーダンスはＺ＝（Ｌ／Ｃ）^1/2で表され、この式からインピーダンスを下げるにはキャパシタンスを大きくするか、インダクタンスを小さくすると良いことが分かる。キャパシタンスを大きくするには、負荷になるＬＳＩの電源端子とＧＮＤ端子間にバイパスコンデンサを挿入することで対処出来る。また、配線の幅を太くすることも１つの手段である。インダクタンスを小さくするにも、配線幅を広げることが有効であるが、これは基板面積を増大させることに繋がるので受け入れることは出来ない。そこで、従来は電源ラインに様々なフィルタを挿入し、電源特性の改善が図られてきているが、上述のように、動作速度の高速化が進むにつれ、これら対策もライトストラテジやＬＤ（レーザーダイオード）駆動には十分なものではない。

一方、ＤＶＤに対する速度が高倍速化するにつれ、ＤＶＤへの記録／再生が高密度化し、ＬＤＤチップで扱う信号の速度、精度はより高速のものになりつつある。特に、記録信号の時間的な精度は、ＤＶＤ書き込みの高倍速化に重要な要素になる。この時間精度を決定するのが、ＤＶＤ書き込みの変調信号の基準クロックを作っているストラテジ生成回路を構成するデジタル演算用ＬＳＩに内蔵したＰＬＬの発振精度である。ＰＬＬのジッタを抑えることが書き込み精度、高倍速対応には不可欠な要件である。

ＰＬＬのジッタには、熱雑音などが原因のランダムジッタと、ある周波数成分を持った確定的ジッタがある。ランダムジッタはプロセスに依存するところが大きく、回路的に低減することが困難である。一方、確定的ジッタは電源（ＶＣＣ）や基板（ＧＮＤ）に、ある周波数を持ったノイズが重畳することによって発生することが多い。この電源（ＶＣＣ）や基板（ＧＮＤ）へのノイズは、上述の電源配線のインピーダンスと負荷回路の動作によって引き起こされるものである。

上記したように、ＤＶＤ書き込みの高倍速化については、デジタル演算用ＬＳＩに内蔵したＰＬＬの発振精度を向上させることが必要である。この発明は、このような要請に応えるためになされたものにして、ＤＶＤ書き込みの高倍速化に適した半導体集積回路を提供することを課題とする。

この発明に係る半導体集積回路は、高電圧で駆動される高電圧駆動回路部と、該高電圧駆動回路部よりは低電圧で駆動されるデジタル信号演算回路部とを備え、該デジタル信号演算回路部にＰＬＬ回路部が内蔵され、前記高電圧駆動回路部に、前記ＰＬＬ回路部に電源を供給するための電源回路部が設けられ、前記ＰＬＬ回路部が、前記デジタル信号演算回路部を駆動する前記低電圧、および、該低電圧と前記高電圧駆動回路部を駆動する前記高電圧とは異なる両者の中間の電圧の２種類の異なる電圧で動作するものとされ、前記電源回路部が、前記高電圧駆動回路部を駆動する前記高電圧から、前記中間の電圧を生成して、前記ＰＬＬ回路部に、前記中間の電圧を供給するように構成され、更に、前記高電圧駆動回路部と、デジタル信号演算回路部とを別の半導体チップで構成し、これら半導体チップを１つのパッケージに搭載したことを特徴とする。

この際、前記ＰＬＬ回路部が、前記中間の電圧で動作する、位相周波数検出回路と、ローパスフィルタと、ＶＣＯとを備え、前記ＰＬＬ回路部の上記以外の部分が前記デジタル信号演算回路部を駆動する前記低電圧で動作するように構成することができる。

また、具体的には、前記高電圧駆動回路部を、半導体レーザ駆動制御部回路、前記デジタル信号演算回路部を、ストラテジ生成回路として構成できる。

更に、前記半導体チップ間の信号伝送を行うインターフェース回路に差動電圧を用いたＬＶＤＳ回路を用いるとよい。

更に、具体的には、前記ＬＶＤＳ回路における差動信号の伝送を行う各信号線に、半導体チップ間を接続するボンディングワイヤが用いられ、各半導体チップは、前記ボンディングワイヤが等長となる位置に接続用パッドが配置されるように構成するとよい。

また、この発明の光ディスク装置は、ホスト装置から入力された光ディスクへの書き込
み用データを所定の方法でエンコードし、エンコードした信号に基づきストラジ生成を
行うデジタル信号演算回路部と、このデジタル信号演算回路部からの信号に基づいて光デ
ィスクにレーザ光を照射する半導体レーザの駆動制御を行う半導体レーザ駆動制御部とを
備え、ホスト装置から入力されたデータを光ディスク記録装置に記録する光ディスク記録
装置において、前記半導体レーザ駆動制御部が高電圧で駆動され、前記デジタル信号演算回路部が、前記半導体レーザ駆動制御部よりは低電圧で駆動され、前記デジタル信号演算回路部にＰＬＬ回路部が内蔵され、前記半導体レーザ駆動制御部に、前記ＰＬＬ回路部に電源を供給するための電源回路部が設けられ、前記ＰＬＬ回路部が、前記デジタル信号演算回路部を駆動する前記低電圧、および、該低電圧と前記半導体レーザ駆動制御部を駆動する前記高電圧とは異なる両者の中間の電圧の２種類の異なる電圧で動作するものとされ、前記電源回路部が、前記半導体レーザ駆動制御部を駆動する前記高電圧から、前記中間の電圧を生成して、前記ＰＬＬ回路部に、前記中間の電圧を供給するように構成され、更に、前記半導体レーザ駆動制御部と、デジタル信号演算回路部とを別の半導体チップで構成し、これら半導体チップを１つのパッケージに搭載したことを特徴とする。

この発明においては、デジタル信号演算回路部に内蔵したＰＬＬに、高電圧駆動回路部の内部に内蔵した電源回路から電源が供給されるので、電源配線に起因するノイズを低減することができ、ＰＬＬの発振精度を向上させることができる。また、前記ＰＬＬ回路部が、前記デジタル信号演算回路部を駆動する前記低電圧、および、該低電圧と前記高電圧駆動回路部を駆動する前記高電圧とは異なる両者の中間の電圧の２種類の異なる電圧で動作するものとされ、前記電源回路部が、前記高電圧駆動回路部を駆動する前記高電圧から、前記中間の電圧を生成して、前記ＰＬＬ回路部に、前記中間の電圧を供給するように構成したことにより、ＰＬＬ回路部の入力電圧範囲を広くして安定した出力を得ることが出来る。更に、前記高電圧駆動回路部と、デジタル信号演算回路部とを別の半導体チップで構成し、これら半導体チップを１つのパッケージに搭載したことにより、ＭＣＭ化による基板面積の縮小を図ることが出来る。また、複数個必要とする電源のうち少なくとも１つの電源を内蔵させることで、ＭＣＭに用意すべき電源用ＬＳＩの個数を減らすことが出来、上記ＭＣＭ化による基板面積の縮小に加え、電源用ＬＳＩの削減効果により更なる小面積化が図れる。

以下、この発明の実施の形態につき図面を参照して説明する。図３は、この発明が適用される光ディスク記録装置の制御部の構成を示すブロック図である。

この実施形態も前述した従来例と同様に、各ブロックを構成するＬＳＩがプリント配線基板に取り付けられている。そして、システムのメイン基板１とピックアップ基板５とに分けられ、メイン基板１とピックアップ基板５とがフレキシブルケーブル４で接続されている。メイン基板１には、上記したシステムを構成するブロックのＬＳＩ、例えば、ディスクコントローラ、サーボコントローラ、エンコーダ、ＲＦ回路、デコーダ、ＡＴＩＰデコーダ、システムコントローラ（ＣＰＵ）などを構成するための制御用ＬＳＩ２（複数のチップで構成されてるがこの図では便宜上１つのブロックで記載している）が搭載される。更に、この電源用ＬＳＩ３が搭載されている。

また、ピックアップ基板５は、ストラテジ生成回路を構成するデジタル演算用ＬＳＩチップ８０とＬＤドライバ用ＬＳＩチップ９０を１つのモジュールに形成したＭＣＭ８が搭載されている。

ＭＣＭ８の場合は、異なるプロセスの半導体チップを接続して使用できる。高速化を図るため、デジタルＬＳＩの駆動周波数は高くなり、製造プロセスの微細化が進んでいる。ストラテジ生成回路を構成するデジタル演算用ＬＳＩチップは、微細化プロセスに基づく集積回路であり、その駆動電圧は、この実施形態においては、１．８Ｖである。また、システムのデジタルインターフェース用Ｉ／Ｏには、３．３Ｖの電圧で駆動される。一方、ＬＤドライバ用ＬＳＩは、ＬＤダイオードを駆動するために５Ｖの駆動電圧を必要とするとともに、システムのデジタルインターフェース用Ｉ／Ｏに、３．３Ｖの電圧が与えられる。ＭＣＭにおいては、このような駆動電圧、製造プロセスの違うチップを１つのモジュールに容易に集積できる。

この発明の特徴とするところは、上記したデジタル演算用ＬＳＩチップ８０に内蔵したＰＬＬ回路８５に与える電源をＭＣＭ内部で供給するものである。即ち、高電圧駆動されるＬＤドライバ用ＬＳＩ９０に供給される電源に基づき、ＬＤドライバ用ＬＳＩ９０内部にＰＬＬ回路８５に供給するための電源回路９１を設け、この電源回路９１からデジタル演算用ＬＳＩチップ８０に内蔵したＰＬＬ回路８５に電源を供給する。

また、この図３に示す実施形態においては、ピックアップ基板５に、５Ｖ用の電源ＬＳＩ６と１．８Ｖ用の電源ＬＳＩ７が設けられており、それぞれ対応する電源端子に電源が供給される。

また、デジタル演算用ＬＳＩ８０とＬＤドライバ用ＬＳＩ９０とはそれぞれの半導体チップに設けられた各接続用パッド間をボンディングワイヤで接続される。チップ間の信号伝送を行うインターフェース回路については、後述する。

この実施形態においては、ＬＤドライバ用ＬＳＩ９０の内部の電源回路９１とデジタル演算用ＬＳＩチップ８０に内蔵したＰＬＬ回路８５とは、プリント基板配線またはそれぞれの電源端子と接続用パッド間とをボンディングワイヤで接続して、電源を供給するようになっている。

このように、この実施形態においては、デジタル演算用ＬＳＩチップ８０に内蔵したＰＬＬ回路８５に、ＬＤドライバ用ＬＳＩ９０の内部に内蔵した電源回路９１から電源が供給されるので、電源配線に起因するノイズを低減することができ、ＰＬＬの発振精度を向上させることができる。また、電源配線は出来るだけ短くすること好ましい。このことから、電源回路９１をＰＬＬ回路８５の出来るだけ近傍に配置するようにレイアウトすることが好ましい。

このような構成により、高倍速のＤＶＤ書き込みＬＳＩの特性を向上させることができる。また、複数個必要とする電源のうち少なくとも１つの電源を内蔵させることで、ＭＣＭに用意すべき電源用ＬＳＩの個数を減らすことが出来る。このため、ＭＣＭ化による基板面積の縮小に加え、電源用ＬＳＩの削減効果により更なる小面積化が図れる。

図４に、上記した光ピックアップ用基板に搭載するＭＣＭの具体的な構成の一例を示す。このＭＣＭ８は、ＤＶＤ用レーザダイオード２０のＬＤ駆動出力１とＣＤ用レーザダイオード２１のＬＤ駆動出力２と２つのダイオード２０、２１にそれぞれ駆動出力を供給する。

このＭＣＭ８は、デジタル演算用ＬＳＩ８０とＬＤドライバ用ＬＳＩ９０の２つの半導体チップからなり、チップ間はそれぞれの接続パッド間をボンディングワイヤで接続される。尚、この図４においては、接続パッドは省略している。

デジタル演算用ＬＳＩ８０は、高微細プロセスで形成された高速演算可能なストラテジ生成回路（図９中符号８９参照）を構成するもので、ストラテジ生成のためのデジタル信号演算ブロック８１を備える。デジタル信号演算ブロック８１は、主にランレングスデテクタ８２、ストラテジメモリ８３、波形生成回路８４からなり、これら回路はこの実施形態では、１．８Ｖの電圧が電源用ＬＳＩ７（図３参照）からＭＣＭ８のリード端子を経て供給される。このデジタル信号演算ブロック８１には、フレキシブルケーブル４（図３参照）を介してエンコーダ回路１０５（図９参照）などを構成する外部デジタルＬＳＩ２（図３参照）からデジタルＩ／Ｏ８６を経てＥＦＭ変調、８−１６変調などのデジタル信号が与えられる。なお、デジタルＩ／Ｏ８６は、外部デジタルＬＳＩからの基準クロック、ＦＭ変調、８−１６変調などのデジタル信号の入力及びテスト信号用入出力バッファ部であり、３．３Ｖの電圧で駆動される回路である。

デジタル信号演算ブロック８１は、外部デジタルＬＳＩからのＥＦＭ変調、８−１６変調などのデジタル信号の長さをランレングスデテクタ８２で検出し、検出した長さに応じたストラテジパラメータをストラテジメモリ８３より読み出す。そして、読み出したパラメータを基に、ＬＤ駆動、ＬＤ発光電流のタイミングを波形生成回路８４で生成し、生成した波形信号を内部ＬＶＤＳ送信側ブロック８８に送る。デジタル演算用ＬＳＩ８０とＬＤドライバ用ＬＳＩ９０間の信号伝送のインターフェースは、この実施形態においては、差動信号を用いたＬＶＤＳ回路で構成されている。即ち、デジタル演算用ＬＳＩ８０に設けた内部ＬＶＤＳ送信側ブロック８８とＬＤドライバ用ＬＳＩ９０に設けられた内部ＬＶＤＳ受信側ブロック９３でＬＶＤＳ回路を構成している。

波形生成回路８４で生成し、生成した波形信号が内部ＬＶＤＳ送信側ブロック８８に入力され、この内部ＬＶＤＳ送信側ブロック８８は、入力されたデジタル信号を差動信号に変換し、ＬＤドライバ用ＬＳＩ９０の内部ＬＶＤＳ受信側ブロック９３に出力する。内部ＬＶＤＳ受信側ブロック９３は、入力された差動信号を波形生成回路８４で生成されたデジタル信号に変換して、アナログ信号演算回路９２に与える。

ＰＬＬ回路８５は、電圧制御発振器（ＶＣＯ）を含み、デジタルＩ／Ｏ８６を通して、外部デジタルＬＳＩ２からの基準クロックを入力し、後述するＬＤドライバ用ＬＳＩ９０に設けられた電源回路９１から与えられる電圧（３．３Ｖ）とデジタル演算用ＬＳＩ８０の動作電圧（１．８Ｖ）に基づき、デジタル演算ブロック８１内の波形成形回路８４に内部クロックを供給する。

内蔵電源回路９１は、基準電圧／電流発生回路９４からの出力電圧（１．２Ｖ）を入力としたレギュレータ回路であり、５Ｖの電源電圧から３．３Ｖの電源電圧を生成し、この電源電圧をＰＬＬ回路８５にプリント基板の外部端子および配線を介して供給する。また、他の３．３Ｖで駆動する各ブロックへも電源を供給する。なお、それぞれのチップに設けた接続パッドに直接ワイヤーボンディングして電源を供給するように構成してもよい。

図５に、電源回路９１の一例を示す。コンパレータ９４ａの−入力に基準電圧（１．２Ｖ）が与えられ、＋入力に抵抗９４ｃと９４ｄで分圧された電圧が与えられる。トランジスタ９４ｂの一端には５Ｖの電源電圧が与えられ、このトランジスタ９４ｂのゲートにコンパレータ９４ａの出力が与えられる。トランジスタ９４ｂの他端は抵抗９４ｃと９４ｄを介して接地（ＧＮＤ）されている。そして、トランジスタ９４ｂと抵抗９４ｃの接続点から所定（３．３Ｖ）が出力される。

基準電圧／電流回路９４は、アナログ信号演算回路９２で作成する変調電流の基準となる電流を生成すると共に、内蔵電源回路９１の基準電圧を発生する。

アナログ信号演算回路９２は、デジタル信号演算回路９５で設定された変調電流をデジタル信号演算ブロック８１で作成されたタイミングで加算し、ＬＤ駆動信号を作成し、ＬＤ駆動回路９９に与える。ＬＤ駆動回路９９は、アナログ信号演算回路９２で生成された変調電流信号を増幅し、ＬＤを発生させる電流を出力する。

デジタル信号演算回路９５は、シリアルＩ／Ｏ９６を通じてメイン基板に搭載されたＣＰＵから与えられる制御信号を基に、変調電流の大きさを設定し、出力する。シリアルＩ／Ｏ９６は、ＭＣＭ外部のＣＰＵとＭＣＭのＩＣの各種送受信用バッファであり、デジタル演算用ＬＳＩ８０とＬＤドライバ用ＬＳＩ９０の２つの半導体チップのシリアルＩ／ＯはＭＣＭ内部で繋がっており、ＭＣＭ外部から見れば１組のシリアルＩ／Ｏで制御できる。デジタルＩ／Ｏ９７は、デジタル信号の入出力バッファ回路であり、アナログＩ／Ｏ９８はアナログ信号の入出力バッファ回路である。

図６に、上記したＰＬＬ回路８５の一例を示す。基準クロック（ｆｏｓｃ）を分周回路８５ａでＭ分周したものが位相周波数検出回路（Ｐ／Ｄ）８５ｂに与えられる。位相周波数検出回路８５ｂには出力信号周波数ｆ０を分周回路８５ｆでＮ分周された信号が与えられる。この位相周波数検出回路８５ｂは基準クロックをＭ分周した信号と出力信号周波数をＮ分周された信号を比較し、これらの信号の位相差を示すアップ信号またはダウン信号を出力し、ローパスフィルタ８５ｃでこの信号のレベルを制御し、ＶＣＯ８５ｄに与える。ＶＣＯ８５ｄはフィルタ８５ｃの信号に応じて発振信号の位相または周波数を制御し、バッファ回路８５ｅから出力信号周波数ｆ０を出力する。出力信号周波数ｆ０は分周回路８５ｆを経て位相周波数検出回路８５ｂフィードバックされる。両信号の位相が等しくなるように、ＶＣＯ８５ｄが制御される。所望の発振周波数ｆ０を出力するには、分周比Ｎ、Ｍを変えることで設定できる。

この実施形態においては、図６中の位相周波数検出回路（Ｐ／Ｄ）８５ｂ、ローパスフィルタ８５ｃ、ＶＣＯ８５ｄが電源電圧３．３Ｖで動作し、分周回路８５ａ、８５ｆ及びバッファ回路８５ｅが１．８Ｖで動作するようになっている。これは、ＶＣＯ８５ｄのダイナミックレンジを大きく取るためで、図７に示すように、入力電圧と出力発振周波数のグラフにおいて、所望の発振周波数範囲が同じである場合、入力電圧範囲が広い方が周波数感度を下げることが出来、より安定した出力が得られるからである。また、電源電圧が高い方が、電源変動に対するＶＣＯＩＮの電圧変化の割合が小さくなるのでさらによい。

上記したように、ＤＶＤへの書き込みを高倍速化すると、半導体チップ８０，９０間の信号伝送スピードがＧＨｚ帯に近くなる。半導体チップ間の接続がプリント配線基板で配線される場合に比較してかなり短配線長となるＭＣＭであっても、配線による寄生容量や抵抗によって伝送信号の歪みや反射波の影響等により高速伝送が難しくなる。そこで、この実施形態においては、差動信号を使用したインタフェースにより、半導体チップ８０，９０間の信号伝送を行っている。即ち、半導体チップ８０と９０間の信号伝送に差動信号を用いたＬＶＤＳ回路で構成し、差動信号の伝送を行う各信号線に、半導体チップ間を接続するボンディングワイヤを用い、これらボンディングワイヤが等長になる位置に接続用パッドを配置している。

図８に配線構造を示す。デジタル演算用ＬＳＩ８０とＬＤドライバ用ＬＳＩ９０間の信号伝送のインターフェースは、差動信号を用いたＬＶＤＳ回路で構成されている。即ち、デジタル演算用ＬＳＩ８０に設けた内部ＬＶＤＳ送信側ブロック８８とＬＤドライバ用ＬＳＩ９０に設けられた内部ＬＶＤＳ受信側ブロック９３でＬＶＤＳ回路を構成している。図８は、内部ＬＶＤＳ送信側ブロック８８と内部ＬＶＤＳ受信側ブロック９３との間をボンディングワイヤで接続した例を示す図である。この図においては、内部ＬＶＤＳ送信側ブロック８８と内部ＬＶＤＳ受信側ブロック９３の一対の信号伝送ラインを示している。実際には２×ｎ個の信号伝送ラインで構成されている。内部ＬＶＤＳ送信側ブロック８８は、入力された信号の信号レベルを反転させた信号を生成することにより一対の差動信号を生成して出力し、内部ＬＶＤＳ受信側ブロック９３でこの差動信号の電圧差を比較し、比較結果に応じた信号レベルの信号を生成し、内部ＬＶＤＳ送信側ブロック８８に入力された信号を復元させる。このため内部ＬＶＤＳ送信側ブロック８８と内部ＬＶＤＳ受信側ブロック９３と内部ＬＶＤＳ受信側ブロック９３を接続する一対の信号線８０ａ、８０ｂ間のスキューは可能な限り抑える方がよい。このためデジタル演算用ＬＳＩ８０とＬＤドライバ用ＬＳＩ９０間の接続も等長配線を行う方がよい。

図８に示すように、デジタル演算用ＬＳＩ８０の内部ＬＶＤＳ送信側ブロック８８の差動信号用Ｉ／Ｏセル８８ａ上に接続パッドＰ１ａが、差動信号用Ｉ／Ｏセル８８ｂ上に接続パッドＰ１ｂがそれぞれ接続されている。同様に、ＬＤドライバ用ＬＳＩ９０の内部ＬＶＤＳ受信側ブロック８８の差動信号用Ｉ／Ｏセル９３ａ上に接続パッドＰ２ａが、差動信号用Ｉ／Ｏセル９３ｂ上に接続パッドＰ２ｂがそれぞれ接続されている。デジタル演算用ＬＳＩ８０の接続パッドＰ１ａとＬＤドライバ用ＬＳＩ９０の接続パッドＰ２ａが、信号線をなすボンディングワイヤ８０ａで接続され、デジタル演算用ＬＳＩ８０の接続パッドＰ１ｂとＬＤドライバ用ＬＳＩ９０の接続パッドＰ２ｂが、信号線をなすボンディングワイヤ８０ｂで接続されている。

デジタル演算用ＬＳＩ８０の接続パッドＰ１ａ及びＰ１ｂとＬＤドライバ用ＬＳＩ９０の接続パッドＰ２ａ及びＰ２ｂとの配置において、図中水平軸がそれぞれ平行で、且つ垂直軸がそれぞれ平行になるように、各デジタル演算用ＬＳＩ８０の接続パッドとＬＤドライバ用ＬＳＩ９０の接続パッドの座標を決定する。接続パッドＰ１ａの座標を（Ｘａ，Ｙａ）、接続パッドＰ１ｂの座標を（Ｘｂ，Ｙｂ）、接続パッドＰ２ａの座標を（Ｘｃ，Ｙｃ）、接続パッドＰ２ｂの座標を（Ｘｄ，Ｙｄ）とそれぞれする。

図８において、ＭＣＭ内のアッセンブリ基準点Ｐに対して、各接続パッドＰ１ａ、Ｐ２ａ、Ｐ２ａ、Ｐ２ｂの座標が、垂直軸座標方向に絶対値｜Ｙａ−Ｙｃ｜と絶対値｜Ｙｂ−Ｙｄ｜が等しく、水平軸座標方向に絶対値｜Ｘａ−Ｘｃ｜と絶対値｜Ｘｂ−Ｘｄ｜が等しくなるように、接続用パッドＰ１ａ、Ｐ１ｂ、Ｐ２ａ、Ｐ２ｂを各半導体チップ８０，９０内では位置されるようにレイアウトする。このようにすれば、接続用パッドＰ１ａとＰ２ａの間と、接続用パッドＰ１ｂとＰ２ｂとの間、製造時に特別なアッセンブリ装置を使用することなく、通常の接続を行っても等長配線が可能となる。このように、等長配線を行うことによって、差動信号における各信号間のスキューを最小限に抑えることができ、精度の良い高速な信号伝送が行える。

図９は、図３ないし図８に示したＭＣＭ８を用いた光ディスク記録装置の構成例を示した概略のブロック図である。尚、図１に示す従来例と同一部分には同一符号を付し、説明の重複を避けるために、ここではその説明を割愛する。

図９において、スピンドルモータ１０２により光ディスク１０１が回転される。ディスクコントローラ１０３は、スピンドルモータ１０２の駆動を制御して、記録再生するトラックの線速度がディスク上のどの半径位置においても一定となるようにしている。光ディスク１０１は、スピンドルモータ１０２の駆動により一定速度で回転する。このときスピンドルモータ１０２はディスクコントローラ１０３によって、等倍、２倍速、４倍速、８倍速、１２倍速、１６倍速、３２倍速等の所定の回転速度となるように、ディスクの回転がＰＬＬ制御される。

光ピックアップ１０４は、半導体レーザ、光学系、光検出器等により構成され、光ディスク１０１にレーザ光を集光・照射して記録、再生を行う。

各回路ブロックは、システムのメイン基板とピックアップ基板とに分けられ、メイン基板１とピックアップ基板５とがフレキシブルケーブルで接続されている。メイン基板には、上記したシステムを構成するブロックのＬＳＩ、例えば、ディスクコントローラ１０３、サーボコントローラ１０８、エンコーダ１０５、ＲＦ回路１０９、デコーダ１１０、ＡＴＩＰデコーダ１１１、システムコントローラ１１２などを構成するための制御用ＬＳＩが搭載される。そして、ピックアップ基板には、この発明の特徴とするストラテジ生成回路を構成するデジタル演算用ＬＳＩチップ８０とＬＤドライバ用ＬＳＩチップ９０を１つのモジュールに形成したＭＣＭ８が搭載されている。そして、デジタル演算用ＬＳＩチップ８０に内蔵したＰＬＬ回路５５に、ＬＤドライバ用ＬＳＩ９０の内部に内蔵した電源回路９１から電源が供給されるように構成されている。

サーボコントローラ１０８は、光ピックアップ１０４内の半導体レーザから照射されるレーザ光のフォーカス及びトラッキングを制御する。デコーダ１１０は、ＲＦ回路１０９によって波形演算され２値化されたＲＦ信号をＥＦＭ復調または８−１６復調して復調データを生成し、誤り訂正、ディインターリブ等のデータ処理を行う。ＡＴＩＰデコーダ１１１は、ＲＦ回路１０９からのＴＥ信号を復調してウォブル信号を生成する。ＡＴＩＰデコーダ１１１において、ＴＥ信号はバンドパスフィルタによってノイズ成分が除去された後、２値化回路によってデジタル化され、ＦＳＫ復調回路によって復調されてウォブル信号が生成される。このウォブル信号が所定の値となるように、ＣＬＶコントローラ１０３はディスクの回転制御を行う。

光ディスクにデータを書き込む場合、記録すべきデータは、装置外部からホストＩ／Ｆ１１３を介してエンコーダ１０５に入力される。この入力されたデータにインターリブ、エラーチェックコード等の所定のデータ処理を施した後、これをＥＦＭ変調や８−１６変調し、さらにＭＣＭ８のストラテジ生成回路を構成するデジタル演算回路８０によりライトストラテジパラメータが考慮されて所定のパルス長のライトパルスが生成される。書き込み中は、定期的にＡＴＥＲが監視され、ＡＴＥＲが所定のエラー率以上となったことを検出した場合、ライトパルス幅を通常より若干短くする。そして、本来のピット長を確保するため、ライトパルス幅を短くした分だけそのライトパルスの立下り直前のパワーを強くする。このライトパルスは、ＬＤドライバ９０に入力され、形成すべきピット長に応じた駆動電流が生成される。駆動電流は光ピックアップ１０４に入力されて半導体レーザを駆動し、半導体レーザにより出射されたレーザ光が光学系により集光され、一定速度で回転する光ディスク１０１の記録面に光スポットを形成することにより所定の長さのピットが形成される。

図１０は、この発明の他の実施形態を示す構成図である。上記した実施形態においては、３．３Ｖ用の電源回路９１をＬＤドライバ用ＬＳＩ９０内部に設け、５Ｖと１．８Ｖの電源はプリント基板５上に別個電源用ＬＳＩを準備した。この図１０に示す実施形態は、ＬＤドライバ用ＬＳＩ９０内に１．８Ｖ用の電源回路９１ｂも内蔵させたものである。このように構成することで、ＭＣＭ８の外部に必要な電源用ＬＳＩは５Ｖ用の電源用ＬＳＩ６の１つで済む。

尚、上記した実施形態においては、１．８Ｖ、３．３Ｖ、５Ｖの電源電圧を例にとり説明しているが、電源電圧はこの種類に限られるものではなく、他の組み合わせも同様に構成できる。

また、上記した実施形態においては、デジタル演算用ＬＳＩチップとＬＤドライバ用チップとを別プロセスで製造し、ＭＣＭ化したものについて説明している。製造プロセスを改良して、高圧駆動用のＬＤドライバ部と、低圧駆動用のデジタル演算部とを１チップ化した場合には、高圧駆動部に電源回路を内蔵し、この電源回路から低圧のデジタル演算部のＰＬＬ回路に電圧を与えるように構成すれば同様の効果が期待できる。

また、上記した実施形態においては、電源電圧回路９１で作成した３．３Ｖの電源をＰＬＬ回路に与えているが、上記した１チップ化が可能なプロセス等においては、基準電圧電流回路で５Ｖの電圧を生成し、その電源電圧をＰＬＬ回路に与えるように構成することも考えられる。

従来の光ディスク記録装置のシステム構成を示すブロック図である。 従来の光ディスク記録装置の制御部の構成を示すブロック図である。 この発明が適用される光ディスク記録装置の制御部の構成を示すブロック図である。 この発明の実施形態にかかる光ピックアップ用基板に搭載するＭＣＭの具体的な構成の一例を示すブロック図である。 この発明に用いられる電源回路の一例を示す回路図である。 この発明に用いられるＰＬＬ回路の一例を示す回路図である。 入力電圧と出力発振周波数との関係を示す特性図である。 この発明の実施形態における内部ＬＶＤＳ送信側ブロックと内部ＬＶＤＳ受信側ブロックとの間をボンディングワイヤで接続した例を示す図である。 この発明の光ディスク記録装置のシステム構成を示すブロック図である。 この発明の他の実施形態にかかる光ピックアップ用基板に搭載するＭＣＭの具体的な構成の一例を示すブロック図である。

符号の説明

１ システムメイン基板
２ 制御用ＬＳＩ
３ 電源用ＬＳＩ
４ フレキシブルケーブル
５ ピックアップ基板
８ ＭＣＭ
８０ ストラテジ生成回路を構成するデジタル演算用ＬＳＩ
８５ ＰＬＬ回路
９０ ＬＤドライバ用ＬＳＩ
９１ 電源回路

Claims (9)

1. 高電圧で駆動される高電圧駆動回路部と、該高電圧駆動回路部よりは低電圧で駆動されるデジタル信号演算回路部とを備え、
   該デジタル信号演算回路部にＰＬＬ回路部が内蔵され、前記高電圧駆動回路部に、前記ＰＬＬ回路部に電源を供給するための電源回路部が設けられ、
   前記ＰＬＬ回路部が、前記デジタル信号演算回路部を駆動する前記低電圧、および、該低電圧と前記高電圧駆動回路部を駆動する前記高電圧とは異なる両者の中間の電圧の２種類の異なる電圧で動作するものとされ、
   前記電源回路部が、前記高電圧駆動回路部を駆動する前記高電圧から、前記中間の電圧を生成して、前記ＰＬＬ回路部に、前記中間の電圧を供給するように構成され、
   更に、前記高電圧駆動回路部と、デジタル信号演算回路部とを別の半導体チップで構成し、これら半導体チップを１つのパッケージに搭載したことを特徴とする半導体集積回路。
2. 前記ＰＬＬ回路部が、前記中間の電圧で動作する、位相周波数検出回路と、ローパスフィルタと、ＶＣＯとを備え、前記ＰＬＬ回路部の上記以外の部分が前記デジタル信号演算回路部を駆動する前記低電圧で動作するように構成されたことを特徴とする請求項１記載の半導体集積回路。
3. 前記高電圧駆動回路部は、半導体レーザ駆動制御部回路であり、前記デジタル信号演算回路部は、ストラテジ生成回路であることを特徴とする請求項１または２に記載の半導体集積回路。
4. 前記半導体チップ間の信号伝送を行うインターフェース回路に差動電圧を用いたＬＶＤＳ回路を用いることを特徴とする請求項１ないし３のいずれか１項に記載の半導体集積回路。
5. 前記ＬＶＤＳ回路における差動信号の伝送を行う各信号線に、半導体チップ間を接続するボンディングワイヤが用いられ、各半導体チップは、前記ボンディングワイヤが等長となる位置に接続用パッドが配置されていることを特徴とする請求項４に記載の半導体集積回路。
6. ホスト装置から入力された光ディスクへの書き込み用データを所定の方法でエンコードし、エンコードした信号に基づきストラジ生成を行うデジタル信号演算回路部と、このデジタル信号演算回路部からの信号に基づいて光ディスクにレーザ光を照射する半導体レーザの駆動制御を行う半導体レーザ駆動制御部とを備え、ホスト装置から入力されたデータを光ディスク記録装置に記録する光ディスク記録装置において、
   前記半導体レーザ駆動制御部が高電圧で駆動され、前記デジタル信号演算回路部が、前記半導体レーザ駆動制御部よりは低電圧で駆動され、
   前記デジタル信号演算回路部にＰＬＬ回路部が内蔵され、前記半導体レーザ駆動制御部に、前記ＰＬＬ回路部に電源を供給するための電源回路部が設けられ、
   前記ＰＬＬ回路部が、前記デジタル信号演算回路部を駆動する前記低電圧、および、該低電圧と前記半導体レーザ駆動制御部を駆動する前記高電圧とは異なる両者の中間の電圧の２種類の異なる電圧で動作するものとされ、
   前記電源回路部が、前記半導体レーザ駆動制御部を駆動する前記高電圧から、前記中間の電圧を生成して、前記ＰＬＬ回路部に、前記中間の電圧を供給するように構成され、
   更に、前記半導体レーザ駆動制御部と、デジタル信号演算回路部とを別の半導体チップで構成し、これら半導体チップを１つのパッケージに搭載したことを特徴とする光ディスク記録装置。
7. 前記ＰＬＬ回路部が、前記中間の電圧で動作する、位相周波数検出回路と、ローパスフィルタと、ＶＣＯとを備え、前記ＰＬＬ回路部の上記以外の部分が前記デジタル信号演算回路部を駆動する前記低電圧で動作するように構成されたことを特徴とする請求項６記載の光ディスク記録装置。
8. 前記半導体チップ間の信号伝送を行うインターフェース回路に差動電圧を用いたＬＶＤＳ回路を用いることを特徴とする請求項６または７に記載の光ディスク記録装置。
9. 前記ＬＶＤＳ回路における差動信号の伝送を行う各信号線に、半導体チップ間を接続するボンディングワイヤが用いられ、各半導体チップは、前記ボンディングワイヤが等長となる位置に接続用パッドが配置されていることを特徴とする請求項８に記載の光ディスク記録装置。

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