JP6519972B2 - ハイパスフィルタ回路及びバンドパスフィルタ回路 - Google Patents
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Description
入力信号を入力するキャパシタと、
上記キャパシタの出力端子と所定のバイアス電圧との間に接続された抵抗体と、
上記キャパシタの出力端子に接続され、上記入力信号を緩衝増幅して出力する信号出力回路とを備えたハイパスフィルタ回路であって、
上記抵抗体は、SOI半導体基板に形成され、かつ互いに逆方向に並列接続された2個のPN接合ダイオードを備えて構成され、
上記2個のPN接合ダイオードのアノードとカソードの電位差が略0となるように構成されることを特徴とする。
図1は本発明の実施形態1に係るハイパスフィルタ回路の構成を示す回路図である。図1のハイパスフィルタ回路はSOI半導体基板上に形成された半導体集積回路であって、キャパシタ1と、第一及び第二のPN接合ダイオード3,4を含む抵抗体2と、演算増幅器5aを含む信号出力回路5とを備えて構成される。
図2は本発明の実施形態2に係るハイパスフィルタ回路の構成を示す回路図である。実施形態2に係るハイパスフィルタ回路は、図1の実施形態1に係るハイパスフィルタ回路に比較して、以下の点が異なる。
(1)抵抗体2に代えて、互いに逆方向で並列接続された第一及び第二のMOSトランジスタ6,7からなる抵抗体2Aを備えたこと。すなわち、図1の第一及び第二のPN接合ダイオード3,4をそれぞれ第一及び第二のMOSトランジスタ6,7で構成したもので、第一及び第二のMOSトランジスタ6,7はエンハンスメント型NチャネルMOSトランジスタである。
以下、相違点について以下に説明する。
図3は本発明の実施形態3に係るハイパスフィルタ回路の構成を示す回路図である。実施形態3に係るハイパスフィルタ回路は、図1の実施形態1に係るハイパスフィルタ回路に比較して、以下の点が異なる。
(1)抵抗体2に代えて、第三及び第四のMOSトランジスタ8,9からなる抵抗体2Bを備えたこと。すなわち、図1の第一及び第二のPN接合ダイオード3,4をそれぞれ第三及び第四のMOSトランジスタ8,9で構成したもので、第三及び第四のMOSトランジスタ8,9はエンハンスメント型PチャネルMOSトランジスタである。
以下、相違点について以下に説明する。
図4は比較例に係る、MOSトランジスタを抵抗器として用いた電圧比較回路の構成を示す回路図であり、特許文献1に開示された電圧比較回路の一例を示す。比較例1に係る電圧比較回路は、電圧比較器33、MOSトランジスタM1,M2、及びキャパシタ32とを備えて構成される。信号源31からの信号電圧Vsgの入力信号はキャパシタ32を介して入力され、MOSトランジスタM1,M2は抵抗器として用いられている。
図6Aは比較例で用いるバルク半導体ウエハ上に形成されるNチャネルMOSトランジスタの構成を示す縦断面図である。また、図6Bは実施形態で用いるSOI半導体ウエハ上に形成されるNチャネルMOSトランジスタの構成を示す縦断面図である。図6A及び図6Bを参照して、バルク構造を有するMOSトランジスタと、SOI構造を有するMOSトランジスタとの構造の違いについて以下説明する。
図7は本発明の実施形態4に係るバンドパスフィルタ回路の構成を示す回路図である。実施形態4に係るバンドパスフィルタ回路は、
(1)実施形態2に係るハイパスフィルタ回路における、キャパシタ1と抵抗体2Aとを備えて構成される第一のハイパスフィルタ10と、
(2)実施形態3に係るハイパスフィルタ回路における、キャパシタ1と抵抗体2Bとを備えて構成される第二のハイパスフィルタ20と、
(3)演算増幅器5aを含む信号出力回路5Aと
を備えて構成されることを特徴とする。
S0=0 (6)
以上の実施形態の構成素子のうち、各抵抗体2,2A,2Bは少なくともSOI半導体基板上に形成される必要があり、その他の構成素子は外部回路で形成してもよい。
第一の態様に係るハイパスフィルタ回路は、
入力信号を入力するキャパシタと、
上記キャパシタの出力端子と所定のバイアス電圧との間に接続された抵抗体と、
上記キャパシタの出力端子に接続され、上記入力信号を緩衝増幅して出力する信号出力回路とを備えたハイパスフィルタ回路であって、
上記抵抗体は、SOI半導体基板に形成され、かつ互いに逆方向に並列接続された2個のPN接合ダイオードを備えて構成され、
上記2個のPN接合ダイオードのアノードとカソードの電位差が略0となるように構成されることを特徴とする。
上記2個のPN接合ダイオードは第一及び第二のPN接合ダイオードを含み、
上記第一のPN接合ダイオードのカソード及び上記第二のPN接合ダイオードのアノードは上記キャパシタの出力端子に接続され、
上記第一のPN接合ダイオードのアノード及び上記第二のPN接合ダイオードのカソードは上記バイアス電圧に接続されることを特徴とする。
入力信号を入力するキャパシタと、
上記キャパシタの出力端子と所定のバイアス電圧との間に接続された抵抗体と、
上記キャパシタの出力端子に接続され、上記入力信号を緩衝増幅して出力する信号出力回路とを備えたハイパスフィルタ回路であって、
上記抵抗体は、SOI半導体基板に形成され、かつ互いに逆方向に並列接続された2個のMOSトランジスタを備えて構成され、
上記2個のMOSトランジスタをその遮断領域で動作するように構成されることを特徴とする。
上記2個のMOSトランジスタはNチャネルの第一及び第二のMOSトランジスタを含み、
上記第一のMOSトランジスタのドレイン、並びに上記第二のMOSトランジスタのゲート、ソース及びバックゲートは上記キャパシタの出力端子に接続され、
上記第一のMOSトランジスタのゲート、ソース及びバックゲート、並びに上記第二のMOSトランジスタのドレインは上記バイアス電圧に接続されることを特徴とする。
上記2個のMOSトランジスタはPチャネルの第三及び第四のMOSトランジスタを含み、
上記第三のMOSトランジスタのゲート、ソース及びバックゲート、並びに上記第四のMOSトランジスタのドレインは上記キャパシタの出力端子に接続され、
上記第三のMOSトランジスタのドレイン、並びに上記第四のMOSトランジスタのゲート、ソース及びバックゲートは上記バイアス電圧に接続されることを特徴とする。
第四の態様に係るハイパスフィルタ回路である第一のハイパスフィルタ回路と、
上記第一のハイパスフィルタ回路の周波数特性とは異なる周波数特性を有する、第五の態様に係るハイパスフィルタ回路である第二のハイパスフィルタ回路とを備え、
上記信号出力回路は、上記第一のハイパスフィルタ回路から出力される信号と、上記第二のハイパスフィルタ回路から出力される信号との差分信号を生成して出力することを特徴とする。
上記第一及び第二のハイパスフィルタ回路の四個のMOSトランジスタのうち少なくとも1つのMOSトランジスタのゲート電圧を変化させて、上記第一のハイパスフィルタ回路の周波数特性と、上記第二のハイパスフィルタ回路の周波数特性とを互いに異なるように構成する。
2,2A,2B…抵抗体、
3…第一のPN接合ダイオード、
4…第二のPN接合ダイオード、
5…信号出力回路、
5a…演算増幅器、
6…第一のMOSトランジスタ、
7…第二のMOSトランジスタ、
8…第三のMOSトランジスタ、
9…第四のMOSトランジスタ、
10…第一のハイパスフィルタ、
20…第二のハイパスフィルタ、
50…p型半導体基板、
IN…信号入力端子、
N,N1,N2…接続点、
NL,NL1,NL2…低インピーダンス点、
OUT…信号出力端子。
Claims (4)
- 入力信号を入力するキャパシタと、
上記キャパシタの出力端子に接続された非反転入力を有する演算増幅器を含む第一の信号出力回路であって、上記入力信号を緩衝増幅して出力する第一の信号出力回路と、
上記キャパシタの出力端子と所定の第一のバイアス電圧との間に接続された抵抗体であって、上記演算増幅器の非反転入力と前記第一のバイアス電圧との間に接続された抵抗体とを備えたハイパスフィルタ回路であって、
上記抵抗体は、SOI半導体基板に形成され、かつ互いに逆方向に並列接続された2個のMOSトランジスタを備えて構成され、
上記2個のMOSトランジスタをその遮断領域で動作するように構成され、
上記2個のMOSトランジスタは、前記演算増幅器の非反転入力のバイアス点を所定の第二のバイアス電圧に設定し、
上記2個のMOSトランジスタはNチャネルの第一及び第二のMOSトランジスタを含み、
上記第一のMOSトランジスタのソース及びドレインのうちの一方、並びに上記第二のMOSトランジスタのゲート、ソース及びドレインのうちの一方、及びバックゲートは上記キャパシタの出力端子に接続され、
上記第一のMOSトランジスタのゲート、ソース及びドレインのうちの他方、及びバックゲート、並びに上記第二のMOSトランジスタのソース及びドレインのうちの他方は上記第一のバイアス電圧に接続されることを特徴とするハイパスフィルタ回路。 - 入力信号を入力するキャパシタと、
上記キャパシタの出力端子に接続された非反転入力を有する演算増幅器を含む第二の信号出力回路であって、上記入力信号を緩衝増幅して出力する第二の信号出力回路と、
上記キャパシタの出力端子と所定の第三のバイアス電圧との間に接続された抵抗体であって、上記演算増幅器の非反転入力と前記第三のバイアス電圧との間に接続された抵抗体とを備えたハイパスフィルタ回路であって、
上記抵抗体は、SOI半導体基板に形成され、かつ互いに逆方向に並列接続された2個のMOSトランジスタを備えて構成され、
上記2個のMOSトランジスタをその遮断領域で動作するように構成され、
上記2個のMOSトランジスタは、前記演算増幅器の非反転入力のバイアス点を所定の第四のバイアス電圧に設定し、
上記2個のMOSトランジスタはPチャネルの第三及び第四のMOSトランジスタを含み、
上記第三のMOSトランジスタのゲート、ソース及びドレインのうちの一方、及びバックゲート、並びに上記第四のMOSトランジスタのソース及びドレインのうちの一方は上記キャパシタの出力端子に接続され、
上記第三のMOSトランジスタのソース及びドレインのうちの他方、並びに上記第四のMOSトランジスタのゲート、ソース及びドレインのうちの他方、及びバックゲートは上記第三のバイアス電圧に接続されることを特徴とするハイパスフィルタ回路。 - 請求項1記載のハイパスフィルタ回路である第一のハイパスフィルタ回路と、
上記第一のハイパスフィルタ回路の周波数特性とは異なる周波数特性を有する、請求項2記載のハイパスフィルタ回路である第二のハイパスフィルタ回路とを備えたバンドパスフィルタ回路であって、
請求項1記載のハイパスフィルタ回路における第一の信号出力回路と、請求項2記載のハイパスフィルタ回路における第二の信号出力回路とに代えて設けられる第三の信号出力回路を備え、
上記第三の信号出力回路は、上記第一のハイパスフィルタ回路から出力される信号と、上記第二のハイパスフィルタ回路から出力される信号との差分信号を生成して出力することを特徴とするバンドパスフィルタ回路。 - 上記第一及び第二のハイパスフィルタ回路の四個のMOSトランジスタのうちの少なくとも1つのMOSトランジスタのゲートを可変電圧源に接続することで当該少なくとも1つのMOSトランジスタのゲート電圧を変化させて、上記第一のハイパスフィルタ回路の周波数特性と、上記第二のハイパスフィルタ回路の周波数特性とを互いに異なるように構成することを特徴とする請求項3記載のバンドパスフィルタ回路。
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