CN112332816B - 一种基于nmos晶体管的上拉或下拉延时消抖电路 - Google Patents

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Abstract

本发明属于集成电路技术领域，提出了一种基于NMOS晶体管的上拉或下拉延迟消抖电路，其特征包括以下步骤：1.将n个NMOS晶体管的栅极接GND，衬底接源极；2.下拉电路将第一个NMOS晶体管的的漏极连接到待处理信号输入端口，上拉电路连接到VDD，源极连接到第二个NMOS晶体管的漏极，第二个NMOS晶体管的源极连接到第三个NMOS晶体管的漏极，依次连接n个NMOS晶体管，下拉电路最后一个NMOS晶体管的源极连接到GND，上拉电路连接到待处理信号输入端口；3.将脉冲整形电路模块的输入端连接到待处理信号输入端口，脉冲整形电路模块的输出端连接到整体电路的输出端口；4.调节NMOS晶体管的沟道宽长比、宽长积和脉冲整形电路中第一级负载大小，直至获得需要的延迟时间和消抖效果。

Description

一种基于NMOS晶体管的上拉或下拉延时消抖电路
技术领域
本发明属于集成电路技术领域，具体涉及一种基于NMOS晶体管的上拉或下拉延时电路。
背景技术
NMOS英文全称为N-Metal-Oxide-Semiconductor。意思为N型金属-氧化物-半导体，而拥有这种结构的晶体管我们称之为NMOS晶体管。MOS晶体管有P型MOS晶体管和N型MOS晶体管之分。在一块掺杂浓度较低的P型硅衬底上，制作两个高掺杂浓度的N+区，并引出两个电极，分别作漏极D和源极S。然后在半导体表面覆盖一层很薄的二氧化硅(SiO2)绝缘层，在漏-源极间的绝缘层上再引出一个电极(通常是多晶硅)，作为栅极G。在衬底上也引出一个电极B，这就构成了一个NMOS晶体管。
在数字电路的世界中只能识别“0”和“1”，加入上拉电路，可以把未知状态的电路钳制为高电平“1”；加入下拉电路，可以把未知状态的电路钳制为低电平“0”，可以有效的防止意外发生。一般的上拉或下拉电路通常会使用上拉或下拉电阻。
在一种按键输入的场景中，按键可能长时间处于闭合状态，此时上拉或下拉电路处于导通状态，电路功耗变大。如需减小功耗，则需要增大上拉或下拉电阻的阻值，阻值越大，所需的版图面积也越大。
对于延时电路，最简单的就是RC电路。电路虽然结构简单，但是要实现较大的延迟就需要选用大容量的电容，因此会占用较大的版图面积。
消抖电路主要应用于按键输入的场景，目前通常会有四种方法，一个是软件消抖，当按键按下时，延迟一段时间，越过信号不稳定的抖动时间，再次判断键盘是不是按下。另三个是硬件消抖，一是用一个计数器，对松键和按键的抖动脉冲计数，然后分析按键的习惯，设定一个阈值，通过这个阈值就可以判断出是否是真的抖动；二是使用由两个与非门或者或非门的输入和输出交叉耦合组成的基本RS触发器，此种电路拥有两个输入端，分别对应按键的“开”和“关”两种状态，按键的两端需要分别连接至电路的两个输入端；三是设计状态转换电路，通过状态转换来达到消抖效果。
对于硬件消抖，在版图面积有限的情况下，计数器、状态转换电路会使用较多的晶体管，因而相对复杂而庞大，而使用由两个与非门或者或非门组成的RS触发器来消抖，则会有一些限制，按键的两端需要分别连接至电路的两个输入端，对于单刀双掷开关，可以使用，而对于单刀单掷开关来说，则无法使用。
针对上述问题，提出了一种基于NMOS晶体管的上拉或下拉延时消抖电路。其优点在于，只需使用少量晶体管而且亚阈值电流小，因此可以节约版图面积和降低功耗，并且在完成上拉或下拉电平的同时拥有优异的延迟和消抖性能。
发明内容
本发明的目的在于针对现有技术的缺陷，提出了一种基于NMOS晶体管的上拉或下拉延时消抖电路，其优点在于，只需使用少量晶体管而且亚阈值电流小，因此可以节约版图面积和降低功耗，并且在完成上拉或下拉电平的同时拥有优异的延迟和消抖性能。
技术方案
一种基于NMOS晶体管的上拉或下拉延时消抖电路，其原理如下。
1)在NMOS晶体管管理想的电流-电压特性中，当Vgs(栅源电压)小于Vt(阈值电压)时，漏极电流Id为0。而实际情况是，当Vgs<Vt时，NMOS晶体管处于表面弱反型状态或耗尽状态(与开启时的强反型有区别)，这个区域叫做亚阈值区；
2)NMOS晶体管工作在亚阈值区时，沟道中虽然存在反型载流子，但浓度较低，因而此时漏极电流Id很小，但不为0，此电流称为亚阈值电流。由于亚阈值电流很小，因此利用亚阈值电流来上拉或下拉电平会需要较长的时间，从而起到延迟和消抖的作用；
3)将NMOS晶体管的栅极、源极和衬底连接到GND，可以构建如图2所示的NMOS晶体管结构示意图。因为NMOS晶体管工作在亚阈值区，可进一步得到如图3所示的NMOS晶体管等效电路。在NMOS晶体管沟道宽长积不变的情况下，宽长比变大，等效电路中的电阻R变小，NPN三极管的基极电压变小，集电极电流变小，即NMOS晶体管的漏极电流Id变小。在NMOS晶体管沟道宽长比不变的情况下，宽长积变大，等效电路中的NPN三极管的基区长度变大，NPN三极管的电流放大倍数减小，集电极电流变小，即NMOS晶体管的漏极电流Id变小。
因此，一种基于NMOS晶体管的下拉延时消抖电路，其特征在于，包含以下所述步骤：
1)一种基于NMOS晶体管的下拉延时消抖电路，如图1，包含有n个NOMS晶体管(n大于等于1)，一个脉冲整形电路模块，一个待处理信号输入端口，一个经延迟消抖处理的信号输出端口；
2)将n个NMOS晶体管的栅极接GND，衬底接源极。栅极接GND是为了使NMOS晶体管工作在亚阈值区，衬底接源极是为了使衬底与源极之间没有电压差，从而减小衬底与源极之间的泄漏电流；
3)按步骤2)连接好后，将第一个NMOS晶体管的漏极连接到待处理信号输入端口，源极连接到第二个NMOS晶体管的漏极，第二个NMOS晶体管的源极连接到第三个NMOS晶体管的漏极，依次连接n个NMOS晶体管，最后一个NMOS晶体管的源极连接到GND。使用的NMOS晶体管数量越多，延迟时间越长，可消除的抖动宽度也越长；
4)将脉冲整形电路模块的输入端连接到待处理信号输入端口，脉冲整形电路模块的输出端连接到整体电路的输出端口；
5)调节NMOS晶体管的沟道宽长比、宽长积和脉冲整形电路中第一级负载大小，直至获得需要的延迟时间和消抖效果。沟道宽长比不变时，沟道宽长积越大，延迟时间越长，可消除的抖动宽度也越长。沟道宽长积不变时，沟道宽长比越大，延迟时间越长，可消除的抖动宽度也越长。脉冲整形电路中第一级负载越大，延迟时间越长，可消除的抖动宽度也越长。
同理，一种基于NMOS晶体管的上拉延时消抖电路，如图1，与下拉延时消抖电路的不同点在于步骤3)中的第一个NMOS晶体管的漏极连接到电源VDD，最后一个NMOS晶体管的源极连接到整体电路的输入端口。
本发明的有益效果主要包括：
1.本发明具备通用性，适用的应用场景有作为上拉或下拉电路使用、作为消抖电路使用、作为延时电路使用；
2.本发明相比同类电路可以节约版图面积且仅需要少量晶体管；
3.本发明消除抖动的宽度可调节范围大，延迟时间可调节范围大。
附图说明
图1为一种基于NMOS晶体管的上拉或下拉延时消抖电路
图2为NMOS晶体管结构示意图
图3为工作在亚阈值区的NMOS晶体管等效电路
图4为实施例1、4、5、6的电路图
图5为实施例1的仿真效果图
图6为实施例2
图7为实施例2的仿真效果图
图8为实施例3
图9为实施例3的仿真效果图
图10为实施例4的仿真效果图
图11为实施例5的仿真效果图
图12为实施例6的仿真效果图
具体实施方式
下面结合具体附图和实施例对本发明做进一步详细说明：
本发明可在多个应用场景中使用，可以根据需求选择NMOS晶体管数量，也可以根据需求选择脉冲整形电路的构成，也可以根据需求调整第一级负载的大小。实施例1至6均选取按键输入为场景假设。
具体实施例1：实施例1的电路结构如图4所示，使用了2个NMOS晶体管，NMOS晶体管的沟道宽度和长度都为1um，宽长比为1，宽长积为1um2，使用4个反相器组成脉冲整形电路，4个反相器的PMOS沟道宽度和长度分别为4um和450nm，NMOS沟道宽度和长度分别为2um和450nm。
图5是实施例1基于华虹工艺库通过集成电路仿真软件FineSim仿真得到的仿真效果图。仿真效果图中key一栏是模拟的按键输入，从断开到闭合有两次抖动，宽度5ms，闭合到断开也有两次抖动，宽度也是5ms。从仿真效果图看，可以消除10.1ms内的抖动，对于这4次抖动均可以很好地消除。
具体实施例2：实施例2的电路结构如图6所示，与实施例1相比，区别在于NMOS晶体管数量，实施例2使用了1个NMOS晶体管，其余与实施例1相同。
图7是实施例2的仿真效果图，模拟的按键输入同实施例1。从仿真效果图看，可以消除4.7ms内的抖动，对于5ms宽度的抖动并不能完全消除。相比实施例1，延迟时间和可消除抖动的宽度都要小得多。
具体实施例3：实施例3的电路结构如图8所示，与实施例1相比，区别在于实施例1是下拉电路，实施例3是上拉电路，其余与实施例1相同。
图9是实施例3的仿真效果图，模拟的按键输入同实施例1。从仿真效果图看，可以消除11.9ms内的抖动，对于这4次抖动均可以很好地消除。
具体实施例4：实施例4的电路结构同实施例1，区别在于NMOS晶体管的沟道宽度和长度都为2um，宽长比为1，宽长积为4um2，其余与实施例1相同。
图10是实施例4的仿真效果图，模拟的按键输入同实施例1。从仿真效果图看，可以消除12.2ms内的抖动，对于这4次抖动均可以很好地消除。相比实施例1，延迟时间和可消除抖动的宽度都要大一些。
具体实施例5：实施例5的电路结构也同实施例1，区别在于NMOS晶体管的沟道宽度和长度分别为2um和0.5um，宽长比为4，宽长积为1um2，其余与实施例1相同。
图11是实施例5的仿真效果图，模拟的按键输入同实施例1。从仿真效果图看，可以消除10.4ms内的抖动，对于这4次抖动均可以很好地消除。相比实施例1，延迟时间和可消除抖动的宽度都有一定程度的变大。
具体实施例6：实施例6的电路结构也同实施例1，区别在于脉冲整形电路的第一级负载的大小，本实施例中的第一个反相器的PMOS沟道宽度和长度分别为8um和450nm，NMOS沟道宽度和长度分别为4um和450nm，其余与实施例1相同。
图12是实施例6的仿真效果图，模拟的按键输入同实施例1。从仿真效果图看，可以消除19ms内的抖动，对于这4次抖动均可以很好地消除。相比实施例1，延迟时间和可消除抖动的宽度有很大程度的变大。
上述实施例已经充分说明了本发明的必要技术内容，普通技术人员能够依据说明加以实施，故不再赘述其他技术细节。
以上所述，仅是本发明的具体实施例方式，本说明书所公开的任一特征，除非特征叙述，均可被其他等效或具体类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。

Claims (2)

1.一种基于NMOS晶体管的下拉延时消抖电路，其特征在于，包括以下步骤：
步骤1、一种基于NMOS晶体管的下拉延时消抖电路，包含有n个NOMS晶体管，n大于等于1，一个脉冲整形电路模块，一个待处理信号输入端口，一个经延迟消抖处理的信号输出端口；
步骤2、将n个NMOS晶体管的栅极接GND，衬底接源极，栅极接GND是为了使NMOS晶体管工作在亚阈值区，衬底接源极是为了使衬底与源极之间没有电压差，从而减小衬底与源极之间的泄漏电流；
步骤3、按步骤2连接好后，将第一个NMOS晶体管的漏极连接到处理信号输入端口，源极连接到第二个NMOS晶体管的漏极，第二个NMOS晶体管的源极连接到第三个NMOS晶体管的漏极，依次连接n个NMOS晶体管，最后一个NMOS晶体管的源极连接到GND，使用的NMOS晶体管数量越多，延迟时间越长，可消除的抖动宽度也越长；
步骤4、将脉冲整形电路模块的输入端连接到待处理信号输入端口，脉冲整形电路模块的输出端连接到整体电路的输出端口；
步骤5、调节NMOS晶体管的沟道宽长比、宽长积和脉冲整形电路中第一级负载大小，直至获得需要的延迟时间和消抖效果；沟道宽长比不变时，沟道宽长积越大，延迟时间越长，可消除的抖动宽度也越长；沟道宽长积不变时，沟道宽长比越大，延迟时间越长，可消除的抖动宽度也越长；脉冲整形电路中第一级负载越大，延迟时间越长，可消除的抖动宽度也越长。
2.一种基于NMOS晶体管的上拉延时消抖电路，其特征在于，包括以下步骤：
步骤1、一种基于NMOS晶体管的上拉延时消抖电路，包含有n个NOMS晶体管，n大于等于1，一个脉冲整形电路模块，一个待处理信号输入端口，一个经延迟消抖处理的信号输出端口；
步骤2、将n个NMOS晶体管的栅极接GND，衬底接源极，栅极接GND是为了使NMOS晶体管工作在亚阈值区，衬底接源极是为了使衬底与源极之间没有电压差，从而减小衬底与源极之间的泄漏电流；
步骤3、按步骤2连接好后，将第一个NMOS晶体管的漏极连接到电源VDD，源极连接到第二个NMOS晶体管的漏极，第二个NMOS晶体管的源极连接到第三个NMOS晶体管的漏极，依次连接n个NMOS晶体管，最后一个NMOS晶体管的源极连接到整体电路的输入端口，使用的NMOS晶体管数量越多，延迟时间越长，可消除的抖动宽度也越长；
步骤4、将脉冲整形电路模块的输入端连接到待处理信号输入端口，脉冲整形电路模块的输出端连接到整体电路的输出端口；
步骤5、调节NMOS晶体管的沟道宽长比、宽长积和脉冲整形电路中第一级负载大小，直至获得需要的延迟时间和消抖效果；沟道宽长比不变时，沟道宽长积越大，延迟时间越长，可消除的抖动宽度也越长；沟道宽长积不变时，沟道宽长比越大，延迟时间越长，可消除的抖动宽度也越长；脉冲整形电路中第一级负载越大，延迟时间越长，可消除的抖动宽度也越长。
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