CN108649927B - 一种低功耗d触发器 - Google Patents

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Abstract

本发明公开了一种低功耗D触发器，该D触发器是由N型管构成的低功耗D触发器。D触发器由六个或非门组成，其中一个三输入或非门、五个二输入或非门。或非门采用的伪cmos结构，以提高输出电压的摆幅。通过反馈实现低功耗的功能，解决了由于全N型管设计所带来的高功耗问题。该D触发器由于只使用N型管，所以降低了工艺步骤的复杂度，有利于控制成本。

Description

一种低功耗D触发器
技术领域
本发明涉及半导体集成电路技术领域，具体涉及一种由N型管构成的低功耗D触发器。
背景技术
D触发器在数字集成电路中应用非常广泛，在许多IC芯片内包含成千上万的D触发器，因此要求使用的D触发器具有非常低的功耗。常用的结构是采用与非门或者或非门构成的D触发器。
金属氧化物薄膜晶体管器件因其良好的均匀性、较高的场迁移率成为了近年来热门研究对象。但薄膜晶体管目前以N型器件为主，存在两个问题：1、缺乏互补的P型器件，导致由N型管构成的D触发器功耗高。因此使用了反馈控制技术，降低功耗。2、缺乏互补的P型器件，导致或非门输出摆幅不够，影响电路逻辑功能。因此使用伪cmos技术以及电容自举技术来提高输出摆幅。
分析传统D触发器的状态表，在状态S2、S5、S6节点c输出为低电平，节点a输出也为低电平。用节点a而不是电源VDD连接三输入或非门中晶体管M1的栅极。因此在状态S2、S5、S6可以关断D触发器三输入或非门中晶体管M1，从而切断了电源到地的直流路径，进一步降低了D触发器的静态功耗。因此在改进的D触发器中，三输入或非门中晶体管M1的栅极连接节点a。
发明内容
本发明的目的是为了解决现有技术中的上述缺陷，提供一种低功耗D触发器。
本发明的目的可以通过采取如下技术方案达到：
一种基于薄膜晶体管的低功耗D触发器，由六个或非门构成，六个或非门分别为五个二输入或非门和一个三输入或非门，其中，五个二输入或非门分别为第一或非门X1、第二或非门X2、第四或非门X4、第五或非门X5、第六或非门X6，三输入或非门为第三或非门X3；
所述的D触发器包括正向输出Q端口和反向输出Qb端口、电源VDD、接地端GND、用于输入信号的时钟信号CLK和数据信号Data；
其中，第一或非门X1的一输入端与第四或非门X4的输出端相连，另一输入端与第二或非门X2的输出端相连，其输出端与第二或非门X2的输入端相连。第二或非门X2的一输入端与第一或非门X1的输出端相连，另一输入端与时钟信号CLK相连，其输出端与第一或非门X1的输入端相连。第三或非门X3的第一输入端与第二或非门X2的输出端相连，其第二输入端与时钟信号CLK相连，其第三输入端与第四或非门X4的输出端相连，其控制端ctr与第一或非门X1的输出端相连，其输出端与第四或非门X4输入端相连。第四或非门X4的一输入端与第三或非门X3的输出端相连，另一输入端与数据信号Data相连，其输出端与第三或非门X3输入端相连。第五或非门X5的一输入端与第二或非门X2的输出端相连，另一输入端与第六或非门X6的输出端相连，其输出端与第六或非门X6的输入端相连。第六或非门X6的一输入端与第三或非门X3的输出端相连，另一输入端与第五或非门X5的输出端相连，其输出端与第五或非门X5的输入端相连。
第六或非门X6的输出端作为D触发器的正向输出Q端口，第五或非门X5的输出端作为D触发器的反向输出Qb端口；
所述的二输入或非门由第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、电容C构成。第一晶体管M1漏极和栅极与电源端VDD相连，其源极与第二晶体管M2的栅极连接。第二晶体管M2的漏极与电源端VDD相连，栅极与第一晶体管M1的源极连接，其源极与第五晶体管M5、第六晶体管M6的漏极连接。第三晶体管M3的栅极与输入信号IN1连接，其漏极与第四晶体管M4的漏极、第一晶体管M1的源极连接，其源极与接地端GND相连。第四晶体管M4的栅极与输入信号IN2连接，其漏极与第三晶体管M3的漏极、第一晶体管M1的源极连接，其源极与接地端GND相连。第五晶体管M5的栅极与输入信号IN2连接，其漏极与第六晶体管M6的漏极、第二晶体管M2的源极连接，其源极与接地端GND相连。第六晶体管M6的栅极与输入信号IN1连接，其漏极与第五晶体管M5的漏极、第二晶体管M2的源极连接，其源极与接地端GND相连。电容C的一端与第一晶体管M1的源极相连，另一端与第二晶体管M2的源极相连。
所述的三输入或非门由第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、电容C构成。第七晶体管M7的栅极与控制信号Ctr相连，其漏极与电源端VDD相连，其源极与第八晶体管M8的栅极连接。第八晶体管M8的漏极与电源端VDD相连，其栅极与第七晶体管M7的源极相连，其源极与第十二晶体管M12、第十三晶体管M13、第十四晶体管M14的漏极相连。第九晶体管M9的漏极与第七晶体管M7的源极相连，其栅极与输入信号IN5相连，其源极与接地端GND相连。第十晶体管M10的漏极与第七晶体管M7的源极相连，其栅极与输入信号IN4相连，其源极与接地端GND相连。第十一晶体管M11的漏极与第七晶体管M7的源极相连，其栅极与输入信号IN3相连，其源极与接地端GND相连。第十二晶体管M12的漏极与第八晶体管M8的源极相连，其栅极与输入信号IN3相连，其源极与接地端GND相连。第十三晶体管M13的漏极与第八晶体管M8的源极相连，其栅极与输入信号IN4相连，其源极与接地端GND相连。第十四晶体管M14的漏极与第八晶体管M8的源极相连，其栅极与输入信号IN5相连，其源极与接地端GND相连。电容C的一端与第七晶体管M7的源极相连，另一端与第八晶体管M8的源极相连。
本发明相对于现有技术具有如下的优点及效果：
(1)、本发明提出的D触发器通过反馈连线的方法，有效的降低了三输入或非门的功耗，从而降低了整个D触发器的功耗；
(2)、本发明通过伪cmos的或非门设计，以及电容自举技术，有效增加了或非门的输出摆幅。
附图说明
图1是本发明实施例中的二输入或非门的电路原理图；
图2是本发明实施例中的三输入或非门的电路原理图；
图3是本发明实施例中的传统D触发器结构示意图；
图4是本发明实施例中的改进D触发器结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例
本实施例公开了一种低功耗D触发器，由六个或非门组成，其中，一个三输入或非门、五个二输入或非门。上述或非门采用的伪cmos结构，从而提高输出摆幅，通过反馈降低整个D触发器的功耗。
如图1所示，所述的二输入或非门由第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、电容C构成。第一晶体管M1的漏极和栅极与电源端VDD相连，其源极与第二晶体管M2的栅极连接。第二晶体管M2的漏极与电源端VDD相连，其栅极与第一晶体管M1的源极连接，其源极与第五晶体管M5、第六晶体管M6的漏极连接。第三晶体管M3的栅极与输入信号IN1连接，其漏极与第四晶体管M4的漏极、第一晶体管M1的源极连接，其源极与接地端GND相连。第四晶体管M4的栅极与输入信号IN2连接，其漏极与第三晶体管M3的漏极、第一晶体管M1的源极连接，其源极与接地端GND相连。第五晶体管M5的栅极与输入信号IN2连接，其漏极与第六晶体管M6的漏极、第二晶体管M2的源极连接，其源极与接地端GND相连。第六晶体管M6的栅极与输入信号IN1连接，其漏极与第五晶体管M5的漏极、第二晶体管M2的源极连接，其源极与接地端GND相连。电容C的一端与第一晶体管M1的源极相连，另一端与第二晶体管M2的源极相连。
如图2所述，所述的三输入或非门由第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、电容C构成。第七晶体管M7的栅极与控制信号Ctr相连，其漏极与电源端VDD相连，其源极与第八晶体管M8的栅极连接。第八晶体管M8的漏极与电源端VDD相连，其栅极与第七晶体管M7的源极相连，其源极与第十二晶体管M12、第十三晶体管M13、第十四晶体管M14的漏极相连。第九晶体管M9的漏极与第七晶体管M7的源极相连，其栅极与输入信号IN5相连，其源极与接地端GND相连。第十晶体管M10的漏极与第七晶体管M7的源极相连，其栅极与输入信号IN4相连，其源极与接地端GND相连。第十一晶体管M11的漏极与第七晶体管M7的源极相连，其栅极与输入信号IN3相连，其源极与接地端GND相连。第十二晶体管M12的漏极与第八晶体管M8的源极相连，其栅极与输入信号IN3相连，其源极与接地端GND相连。第十三晶体管M13的漏极与第八晶体管M8的源极相连，其栅极与输入信号IN4相连，其源极与接地端GND相连。第十四晶体管M14的漏极与第八晶体管M8的源极相连，其栅极与输入信号IN5相连，其源极与接地端GND相连。电容C的一端与第七晶体管M7的源极相连，另一端与第八晶体管M8的源极相连。
以上各晶体管均为N型薄膜晶体管。
如图3和图4所示，图3是传统D触发器结构示意图，下表1是传统D触发器的状态表：
表1.传统D触发器的状态表
Data CLK a b c d Q
S1 1 1 1 0 0 0 hold
S2 0 1 0 0 0 1 hold
S3 1 0 1 0 1 0 1
S4 0 0 1 0 1 0 1
S5 0 0 0 1 0 1 0
S6 1 0 0 1 0 0 0
图4中，所述的低功耗D触发器由第一或非门X1、第二或非门X2、第三或非门X3、第四或非门X4、第五或非门X5、第六或非门X6构成。第一或非门X1的一输入端与第四或非门X4的输出端相连，另一输入端与第二或非门X2的输出端相连，其输出端与第二或非门X2的输入端相连。第二或非门X2的一输入端与第一或非门X1的输出端相连，另一输入端与时钟信号CLK相连，其输出端与第一或非门X1的输入端相连。第三或非门X3的第一输入端与第二或非门X2的输出端相连，其第二输入端与时钟信号CLK相连，其第三输入端与第四或非门X4的输出端相连，其控制端Ctr与第一或非门X1的输出端相连，其输出端与第四或非门X4输入端相连。第四或非门X4的一输入端与第三或非门X3的输出端相连，另一输入端与数据信号Data相连，其输出端与第三或非门X3输入端相连。第五或非门X5的一输入端与第二或非门X2的输出端相连，另一输入端与第六或非门X6的输出端相连，其输出端与第六或非门X6的输入端相连。第六或非门X6的一输入端与第三或非门X3的输出端相连，另一输入端与第五或非门X5的输出端相连，其输出端与第五或非门X5的输入端相连。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (2)

1.一种低功耗D触发器，其特征在于，所述的D触发器包括六个或非门构成，其中，六个或非门分别为五个二输入或非门和一个三输入或非门，其中，五个二输入或非门分别为第一或非门X1、第二或非门X2、第四或非门X4、第五或非门X5、第六或非门X6，三输入或非门为第三或非门X3，
所述的D触发器还包括正向输出端口Q端口和反向输出端口Qb端口、电源VDD、接地端GND、用于输入信号的时钟信号CLK和数据信号Data；
其中，第一或非门X1的一输入端与第四或非门X4的输出端相连，另一输入端与第二或非门X2的输出端相连，其输出端与第二或非门X2的输入端相连；第二或非门X2的一输入端与第一或非门X1的输出端相连，另一输入端与时钟信号CLK相连，其输出端与第一或非门X1的输入端相连；第三或非门X3的第一输入端与第二或非门X2的输出端相连，其第二输入端与时钟信号CLK相连，其第三输入端与第四或非门X4的输出端相连，其控制端ctr与第一或非门X1的输出端相连，其输出端与第四或非门X4输入端相连；第四或非门X4的一输入端与第三或非门X3的输出端相连，另一输入端与数据信号Data相连，其输出端与第三或非门X3输入端相连；第五或非门X5的一输入端与第二或非门X2的输出端相连，另一输入端与第六或非门X6的输出端相连，其输出端与第六或非门X6的输入端相连；第六或非门X6的一输入端与第三或非门X3的输出端相连，另一输入端与第五或非门X5的输出端相连，其输出端与第五或非门X5的输入端相连；
第六或非门X6的输出端作为D触发器的正向输出Q端口，第五或非门X5的输出端作为D触发器的反向输出Qb端口；
所述的二输入或非门由第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、电容C构成，其中，
第一晶体管M1漏极和栅极与电源端VDD相连，其源极与第二晶体管M2的栅极连接；第二晶体管M2的漏极与电源端VDD相连，栅极与第一晶体管M1的源极连接，其源极与第五晶体管M5、第六晶体管M6的漏极连接；第三晶体管M3的栅极与输入信号IN1连接，其漏极与第四晶体管M4的漏极、第一晶体管M1的源极连接，其源极与接地端GND相连；第四晶体管M4的栅极与输入信号IN2连接，其漏极与第三晶体管M3的漏极、第一晶体管M1的源极连接，其源极与接地端GND相连；第五晶体管M5的栅极与输入信号IN2连接，其漏极与第六晶体管M6的漏极、第二晶体管M2的源极连接，其源极与接地端GND相连；第六晶体管M6的栅极与输入信号IN1连接，其漏极与第五晶体管M5的漏极、第二晶体管M2的源极连接，其源极与接地端GND相连；电容C的一端与第一晶体管M1的源极相连，另一端与第二晶体管M2的源极相连；
所述的三输入或非门由第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、电容C构成，其中，
第七晶体管M7的栅极与控制信号Ctr相连，其漏极与电源端VDD相连，其源极与第八晶体管M8的栅极连接；第八晶体管M8的漏极与电源端VDD相连，其栅极与第七晶体管M7的源极相连，其源极与第十二晶体管M12、第十三晶体管M13、第十四晶体管M14的漏极相连；第九晶体管M9的漏极与第七晶体管M7的源极相连，其栅极与输入信号IN5相连，其源极与接地端GND相连；第十晶体管M10的漏极与第七晶体管M7的源极相连，其栅极与输入信号IN4相连，其源极与接地端GND相连；第十一晶体管M11的漏极与第七晶体管M7的源极相连，其栅极与输入信号IN3相连，其源极与接地端GND相连；第十二晶体管M12的漏极与第八晶体管M8的源极相连，其栅极与输入信号IN3相连，其源极与接地端GND相连；第十三晶体管M13的漏极与第八晶体管M8的源极相连，其栅极与输入信号IN4相连，其源极与接地端GND相连；第十四晶体管M14的漏极与第八晶体管M8的源极相连，其栅极与输入信号IN5相连，其源极与接地端GND相连；电容C的一端与第七晶体管M7的源极相连，另一端与第八晶体管M8的源极相连。
2.根据权利要求1所述的一种低功耗D触发器，其特征在于，二输入或非门和三输入或非门中采用的晶体管均为N型薄膜晶体管。
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