CN113422503B

CN113422503B - 电源钳位电路及esd保护电路

Info

Publication number: CN113422503B
Application number: CN202110710930.6A
Authority: CN
Inventors: 谭波
Original assignee: Shenzhen Wood Core Technology Co ltd
Current assignee: Shenzhen Wood Core Technology Co ltd
Priority date: 2021-06-25
Filing date: 2021-06-25
Publication date: 2023-01-13
Anticipated expiration: 2041-06-25
Also published as: CN113422503A

Abstract

本申请实施例提供了一种电源钳位电路，包括第一场效应管、第一电容、第一电阻、第二电容及第二电阻。第一场效应管连接于电源与地之间。第一电容连接于电源。第一电阻一端连接于第一电容与第一场效应管，另一端接地。第二电容连接于电源。第二电阻一端连接于第二电容与第一场效应管，另一端接地。当有ESD事件发生时，第一电容与第一电阻用于控制第一场效应管从截止状态进入导通状态，第二电容与第二电阻用于给第一场效应管的衬底提供偏置电压，以使第一场效应管进入导通状态的阈值电压降低。本申请实施例提供了一种ESD保护电路。本申请实施例提供的技术方案可以在保持足够强的ESD放电能力的同时，还能有效缩小电路面积，而且漏电更低。

Description

电源钳位电路及ESD保护电路

技术领域

本发明涉及芯片的静电释放(Electronic Static Discharge，ESD)保护技术领域，尤其涉及一种电源钳位电路及ESD保护电路。

背景技术

ESD保护电路是每颗芯片中不可缺少的部分，在芯片的某两个输入输出(InputOutput，IO)引脚之间发生ESD事件时，需要电源钳位电路将ESD电荷从其中一个IO引脚泄放到另一个IO引脚，避免让ESD电荷进入到芯片内部而损坏芯片。

对于ESD保护电路的核心要求是，当ESD事件发生时，电路开启要及时，并且传导电流的能力要足够强，从而保障对应的ESD电压等级。

然而，传统的电源钳位电路为了保持足够强的ESD放电能力，却会产生相当大的漏电，而且会消耗更多的电路面积。

发明内容

本发明的目的在于提供一种电源钳位电路及ESD保护电路，可以解决以下技术问题：为了保持足够强的ESD放电能力，却会产生相当大的漏电，而且会消耗更多的电路面积。

本申请实施例的一个方面提供了一种电源钳位电路，所述电源钳位电路包括：第一场效应管，连接于电源与地之间，用于释放ESD电流；第一电容，连接于所述电源；第一电阻，所述第一电阻一端连接于所述第一电容与所述第一场效应管，所述第一电阻另一端连接于所述地；第二电容，连接于所述电源；及第二电阻，所述第二电阻一端连接于所述第二电容与所述第一场效应管，所述第二电阻另一端连接于所述地；当有ESD事件发生时，所述第一电容与所述第一电阻用于控制所述第一场效应管从截止状态进入导通状态，所述第二电容与所述第二电阻用于给所述第一场效应管的衬底提供偏置电压，以使所述第一场效应管进入所述导通状态的阈值电压降低。

可选的，所述第一场效应管为n沟道的场效应管。

可选的，所述第一场效应管的栅极连接于所述第一电容与所述第一电阻，所述第一场效应管的漏极连接于所述电源，所述第一场效应管的源极连接于所述地，所述第一场效应管的衬底连接于所述第二电容与所述第二电阻。

可选的，所述的电源钳位电路还包括第二场效应管，连接于所述第一场效应管、所述第一电容、所述第一电阻及所述地。

可选的，所述第二场效应管为p沟道的场效应管，所述第二场效应管的栅极连接于所述地，所述第二场效应管的源极连接于所述第一电容与所述第一场效应管的栅极，所述第二场效应管的漏极连接于所第一电阻。

可选的，在所述ESD事件的瞬态过程中，所述第一场效应管的栅极电压是所述第一电容与所述第一电阻在瞬态信号下的线性分压，所述第二场效应管用于加快所述第一场效应管的栅极电压上升的速度，从而加速所述第一场效应管的导通速度，加强ESD放电能力。

可选的，所述的电源钳位电路还包括第三场效应管，连接于所述第一场效应管、所述第二电容、所述第二电阻及所述地。

可选的，所述第三场效应管为p沟道的场效应管，所述第三场效应管的栅极连接于所述地，所述第三场效应管的源极连接于所述第二电容与所述第一场效应管的衬底，所述第三场效应管的漏极连接于所述第二电阻。

可选的，所述第三场效应管用于加快所述第一场效应管的衬底电压上升的速度，从而加速所述第一场效应管的导通速度，加强ESD放电能力。

本申请实施例的一个方面又提供了一种ESD保护电路，包括：第一二极管，连接于电源与第一IO引脚之间；第二二极管，连接于所述第一IO引脚与地之间；第三二极管，连接于所述电源与第二IO引脚之间；第四二极管，连接于所述第二IO引脚与所述地之间；如上所述的电源钳位电路，连接于所述电源与所述地之间。

本申请实施例提供的电源钳位电路及ESD保护电路，通过所述第二电容与所述第二电阻给所述第一场效应管的衬底提供偏置电压，以使所述第一场效应管进入所述导通状态的阈值电压降低，因而，可以在保持足够强的ESD放电能力的同时，还能有效缩小电路面积，而且漏电更低。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明实施方式的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1示意性示出了传统ESD保护电路的电路图。

图2示意性示出了根据本申请实施例一的电源钳位电路的电路图。

图3示意性示出了根据本申请实施例二的电源钳位电路的电路图。

图4示意性示出了使用图2中电源钳位电路的ESD保护电路的电路图。

图5示意性未出了使用图3中电源钳位电路的ESD保护电路的电路图。

图6示意性示出了图2-图5中电源钳位电路与ESD保护电路中电路结点的时序示意图。

主要元件符号说明：

电源	VCC	地	GND
				第一IO引脚	A1	第一IO引脚	A2
第一二极管	D1	第二二极管	D2
				第三二极管	D3	第四二极管	D4
第一电容	C1	第一电阻	R1
				第二电容	C2	第二电阻	R2
第一场效应管	N1	第二场效应管	P1
				第三场效应管	P2

具体实施方式

下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“电连接”应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。

下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

本申请涉及的术语解释：

ESD：静电释放(Electronic Static Discharge，ESD)。

IO引脚：输入输出(Input Output，IO)引脚。

NMOS：N型MOS管，N沟道的场效应管(N-metal-oxide semiconductor，NMOS)。

PMOS：P型MOS管，P沟道的场效应管(P-metal-oxide semiconductor，PMOS)。

DNW：深N阱(deep N-well)。

power clamp：电源钳位，用于钳位和释放ESD电流。

图1示意性示出了传统ESD保护电路的电路图。

传统的ESD保护电路包括多个二极管和电源VDD到地GND之间的电源钳位电路10(比如：power clamp放电模块)。其中，多个二极管包括第一二极管D1、第二二极管D2、第三二极管D3及第四二极管D4。电源钳位电路10由一个尺寸巨大的第一场效应管(NMOS管)N1和一个RC支路组成。

如图1所示，黑色虚线框中的电源钳位电路10即为power clamp放电模块。当第一IO引脚A1和第二IO引脚A2这两个IO引脚之间发生ESD事件时，假设ESD电流从第一IO引脚A1进入，依次会经过第一二极管D1、NMOS管N1、第四二极管D4，然后从第二IO引脚A2流出，ESD保护电路传导电流的轨迹如带箭头的虚线S1所示。

在先进工艺下，例如28nm以下的工艺，MOS管的漏电越来越大，因此一个尺寸巨大的NMOS管连接在电源(VDD)和地(GND)之间时，会产生相当大的漏电。而为了保持足够强的ESD放电能力，NMOS管N1的尺寸又必须做到足够大来保持相应的导通电流的能力，所以难以实现ESD放电能力和漏电之间的折中。

在power clamp放电模块中，一般通过设计第一电阻R1和第一电容C1的大小来实现相应的时间常数，从而使得当ESD事件发生时，NMOS管N1能够及时开启。如果第一电阻R1和第一电容C1都很小，那么R1*C1的时间常数就很小，相应的NMOS管N1的开启就会较慢，削弱ESD放电能力；反之，如果第一电阻R1和第一电容C1都很大，那么R1*C1的时间常数就很大，相应的NMOS管N1的开启就会较快，增强ESD放电能力。然而当R1和C1取值过大时，又存在NMOS管N1在芯片上电过程中异常开启的风险，从而产生巨大的漏电，而且会消耗更多的电路面积。

本申请的实施例提供的电源钳位电路及ESD保护电路，可以在保持ESD放电能力的同时，还能够有效缩小NMOS管N1的面积，因此电路在静态时候的漏电更低。

图2示意性示出了根据本申请实施例一的电源钳位电路20的电路图。作为示例，所述电源钳位电路20可以包括第一场效应管N1、第一电容C1、第一电阻R1、第二电容C2及第二电阻R2。

如图2所示，第一场效应管N1连接于电源与地之间，用于释放ESD电流。第一电容C1连接于所述电源VDD，第一电阻R1一端连接于所述第一电容C1与所述第一场效应管N1，所述第一电阻R1另一端连接于所述地GND。第二电容C2连接于所述电源VDD，第二电阻R2一端连接于所述第二电容C2与所述第一场效应管N1，所述第二电阻R2另一端连接于所述地GND。

当有ESD事件发生时，所述第一电容C1与所述第一电阻R1用于控制所述第一场效应管N1从截止状态进入导通状态，所述第二电容C2与所述第二电阻R2用于给所述第一场效应管N1的衬底提供偏置电压VB1，以使所述第一场效应管N1进入所述导通状态的阈值电压降低。

在本实施例中，所述第一场效应管可以为n沟道的场效应管。在其他实施方式中，也可以根据电路设计的需要，在电源钳位电路中，以不同类型的场效应管或者晶体管对本电路设计加以修改。

作为示例，如图2所示，所述第一场效应管N1的栅极连接于所述第一电容C1与所述第一电阻R1，所述第一场效应管N1的漏极连接于所述电源VDD，所述第一场效应管N1的源极连接于所述地GND，所述第一场效应管N1的衬底连接于所述第二电容C2与所述第二电阻R2。

图3示意性示出了根据本申请实施例二的电源钳位电路30的电路图。本实施例中的电源钳位电路30与图2中电源钳位电路20相似，差别在于：本实施例中的电源钳位电路30增加了第二场效应管P1与第三场效应管P2。

需要说明的是，图3仅是示例性的实施例，第二场效应管P1与第三场效应管P2也可以根据实际设计需要，只保留其中任意一个，并不影响本申请的效果。

如图3所示，第二场效应管P1连接于所述第一场效应管N1、第一电容C1、第一电阻R1及所述地GND。

作为示例，所述第二场效应管可以为p沟道的场效应管，所述第二场效应管P1的栅极连接于所述地GND，所述第二场效应管P1的源极连接于所述第一电容C1与所述第一场效应管N1的栅极，所述第二场效应管P1的漏极连接于所第一电阻R1。

如图3所示，第三场效应管P2连接于所述第一场效应管N1、所述第二电容C2、所述第二电阻R2及所述地GND。

作为示例，所述第三场效应管P2可以为p沟道的场效应管，所述第三场效应管P2的栅极连接于所述地GND，所述第三场效应管P2的源极连接于所述第二电容C2与所述第一场效应管N1的衬底，所述第三场效应管P2的漏极连接于所述第二电阻R2。

在其他实施方式中，也可以根据电路设计的需要，在电源钳位电路中，以不同类型的场效应管或者晶体管对本电路设计加以修改。

作为示例，在ESD事件的瞬态过程中，所述第一场效应管N1的栅极电压是第一电容C1与第一电阻R1在瞬态信号下的线性分压，所述第二场效应管P1用于加快所述第一场效应管的栅极电压VG2上升的速度，从而加速所述第一场效应管N1的导通速度，加强ESD放电能力。所述第三场效应管P2用于加快所述第一场效应管N1的衬底电压VB2上升的速度，从而加速所述第一场效应管N1的导通速度，加强ESD放电能力。

图4示意性示出了使用图2中电源钳位电路20的ESD保护电路40的电路图。作为示例，ESD保护电路40可以包括第一二极管D1、第二极管D2、第三二极管D3、第四二极管D4及图2中的电源钳位电路20。

如图4所示，第一二极管D1连接于电源VDD与第一IO引脚A1之间；第二二极管D2连接于所述第一IO引脚A1与地GND之间；第三二极管D3连接于所述电源VDD与第二IO引脚A2之间；第四二极管D4连接于所述第二IO引脚A1与所述地GND之间；图2中电源钳位电路20连接于所述电源VDD与所述地GND之间。

图5示意性示出了使用图3中电源钳位电路30的ESD保护电路50的电路图。作为示例，ESD保护电路50可以包括第一二极管D1、第二极管D2、第三二极管D3、第四二极管D4及图3中电源钳位电路30。

如图5所示，第一二极管D1连接于电源VDD与第一IO引脚A1之间；第二二极管D2连接于所述第一IO引脚A1与地GND之间；第三二极管D3连接于所述电源VDD与第二IO引脚A2之间；第四二极管D4连接于所述第二IO引脚A1与所述地GND之间；图3中电源钳位电路30连接于所述电源VDD与所述地GND之间。

本申请的ESD保护电路40、50可以是低电压ESD保护电路，主要在于优化对电源钳位电路20、30(如：power clamp放电模块)的优化设计，如图2所示，在原有N1、R1、C1的基础上增加了R2和C2，用来给N1的衬底提供偏置电压VB1。当ESD事件发生时，N1的栅极电压VG1和衬底电压VB1同时快速升高，VG1的升高让N1从截止进入导通状态，而VB1的升高则让N1进入导通状态的阈值电压降低，因此在同样的尺寸下N1的过电流能力更强。电流能力提升的原理如下：

I_D＝K*(W/L)*(V_GS-V_TH)^2 (1)

V_TH＝V_TH0+γ*[(2*ψ_F+V_SB)^0.5-(2*ψ_F)^0.5] (2)

表达式(1)是NMOS管的饱和电流计算公式。由表达式(1)可以看到，N1的导通电流跟NMOS管的宽长比W/L和栅源电压V_GS成正比，跟阈值电压V_TH成反比。增大电流的方式可以是增加W/L，增加V_GS和减小V_TH。作为ESD放电器件的N1在工作时需要释放巨大的电流，然而受限于器件栅极的耐压特性V_GS的上限基本是固定的，V_TH在通常情况下由工艺决定的，因此常规做法是采用巨大的W/L来实现增大N1的导通电流。

表达式(2)是NMOS管的阈值电压表达式，其中V_TH0、γ和ψ_F分别是由工艺或器件的物理特性决定的常数，而V_SB是源衬电压，阈值电压V_TH跟V_SB成正比。在图1的常规电路中，N1的源极和衬底都是默认接地的，因此V_SB＝0V。如果将衬底电压VB1适当的提升一些而源极电压依然为0V，那么源衬电压为负数，可以降低阈值电压V_TH。

例如在常规工艺下，假设NMOS管N1的阈值电压为0.7V。当ESD事件发生时，在常规的ESD保护电路中V_SB＝0V，假设V_GS需要升高到1.4V的时候才能充分的导通达到放电电流的峰值。而在本申请的低电压ESD保护电路中，当ESD事件发生时，VDD上的电压脉冲会通过C2和R2分压耦合到VB1，使得V_SB为负电压从而将N1的阈值电压降低，通过设计合适的C2和R2的数值，可以让此时N1的阈值电压降低至0.5V。那么当V_GS同样升高到1.4V时，要达到同样的放电峰值电流I_D，本申请的电路中的N1管的尺寸仅为常规电路中的60.5％。这是因为根据(1)式可知，当I_D固定时，如果(V_GS-V_TH)^2由(1.4-0.7)^2变为(1.4-0.5)^2，相当于提高到165.3％，那么对应的W/L则可以降低至60.5％。N1尺寸的降低，等比例的缩小了电路面积，以及其自身产生的漏电。

在图2中，VG1和VB1两个控制电压分别来自C1、R1和C2、R2这两个RC支路。在ESD事件的瞬态过程中，VG1的电压是C1和R1在瞬态信号下的线性分压。更进一步的，如图3所示，可以在第一电阻R1和电压结点VG2之间串接PMOS管P1，用来加快VG2上升的速度，从而加速N1的导通速度，整体进一步加强了N1的ESD放电能力。相应的，在C2、R2支路，也可以在第二电阻R2和电压结点VB2之间串接PMOS管P2，用来加快VB2上升的速度。理论上P1和P2的引入会通过抬升VG2和VB2进一步减小N1的面积。

图6给出了VG1和VG2的瞬态波形对比，可以看到加入了P1之后，在ESD瞬态脉冲的作用下VG2的上升速度明显快于VG1。VB2和VG2的波形趋势非常相似，这里不再赘述。VG2上升速度加快之后，可以使用更小的RC时间常数，也能实现同样的ESD放电能力，即可以缩小C1和R1的尺寸。因此，在进一步节省电路面积的同时，也大大降低了N1在芯片上电过程中异常开启的风险。

图5是本申请的较佳实施例，当然P1和P2也可以根据实际设计需要，只保留其中任意一个，这并不影响本申请的效果。

由于N1的衬底VB1或VB2需要能够单独连接出来，因此需要将N1管放在DNW中进行隔离处理，在先进制程下，很多器件都会使用到DNW，所以并不会对电路设计造成太大的困扰。

本申请实施例提供的电源钳位电路及ESD保护电路，通过所述第二电容C2与所述第二电阻R2给所述第一场效应管N1的衬底提供偏置电压，以使所述第一场效应管进入所述导通状态的阈值电压降低，因而，可以在保持足够强的ESD放电能力的同时，还能有效缩小电路面积，而且漏电更低。

进一步的，通过所述第二场效应管P1可以加快所述第一场效应管N1的栅极电压上升的速度，所述第三场效应管P2可以加快所述第一场效应管N1的衬底电压上升的速度，从而加速所述第一场效应管N1的导通速度，加强ESD放电能力。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种电源钳位电路，其特征在于，包括：

第一场效应管，连接于电源与地之间，用于释放ESD电流；

第一电容，连接于所述电源；

第一电阻，所述第一电阻一端连接于所述第一电容与所述第一场效应管，所述第一电阻另一端连接于所述地；

第二电容，连接于所述电源；及

第二电阻，所述第二电阻一端连接于所述第二电容与所述第一场效应管，所述第二电阻另一端连接于所述地；

当有ESD事件发生时，所述第一电容与所述第一电阻用于控制所述第一场效应管从截止状态进入导通状态，所述第二电容与所述第二电阻用于给所述第一场效应管的衬底提供偏置电压，以使所述第一场效应管进入所述导通状态的阈值电压降低；

还包括：

第三场效应管，连接于所述第一场效应管、所述第二电容、所述第二电阻及所述地，所述第三场效应管为p沟道的场效应管，所述第三场效应管的栅极连接于所述地，所述第三场效应管的源极连接于所述第二电容与所述第一场效应管的衬底，所述第三场效应管的漏极连接于所述第二电阻；所述第三场效应管用于加快所述第一场效应管的衬底电压上升的速度，从而加速所述第一场效应管的导通速度，加强ESD放电能力。

2.根据权利要求1所述的电源钳位电路，其特征在于，所述第一场效应管为n沟道的场效应管。

3.根据权利要求2所述的电源钳位电路，其特征在于，所述第一场效应管的栅极连接于所述第一电容与所述第一电阻，所述第一场效应管的漏极连接于所述电源，所述第一场效应管的源极连接于所述地，所述第一场效应管的衬底连接于所述第二电容与所述第二电阻。

4.根据权利要求1-3任一项所述的电源钳位电路，其特征在于，还包括第二场效应管，连接于所述第一场效应管、第一电容、第一电阻及所述地。

5.根据权利要求4所述的电源钳位电路，其特征在于，所述第二场效应管为p沟道的场效应管，所述第二场效应管的栅极连接于所述地，所述第二场效应管的源极连接于所述第一电容与所述第一场效应管的栅极，所述第二场效应管的漏极连接于所第一电阻。

6.根据权利要求5所述的电源钳位电路，其特征在于，在所述ESD事件的瞬态过程中，所述第一场效应管的栅极电压是所述第一电容与所述第一电阻在瞬态信号下的线性分压，所述第二场效应管用于加快所述第一场效应管的栅极电压上升的速度，从而加速所述第一场效应管的导通速度，加强ESD放电能力。

7.一种ESD保护电路，其特征在于，包括：

第一二极管，连接于电源与第一IO引脚之间；

第二二极管，连接于所述第一IO引脚与地之间；

第三二极管，连接于所述电源与第二IO引脚之间；

第四二极管，连接于所述第二IO引脚与所述地之间；

如权利要求1-6任一项所述的电源钳位电路，连接于所述电源与所述地之间。