JP3764158B2 - データ出力回路 - Google Patents
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Description
これにより、出力回路の出力端に過電圧が印加された場合でも、上記のカスコードトランジスタをそなえることで、前記差動対およびカスコードトランジスタに加わる電圧を低減するように働き、出力回路が過電圧から保護される。
そして、前記第1カスコードトランジスタ(4)のゲートと、前記第2カスコードトランジスタ(5)のゲートの各々には、前記第1Pチャネルトランジスタ(18)または前記第2Pチャネルトランジスタ(19)の、少なくとも一方に流れるドレイン―ソース間電流により、特定バイアスが供給されるようにする。この特定バイアスによって、上記のカスコードトランジスタは、前記差動対およびカスコードトランジスタに加わる電圧を低減するように、出力回路が過電圧から保護される。
そして、前記第3Pチャネルトランジスタ(16)は、半導体領域がドレインに短絡されているものとする。そのうえで、前記第1Pチャネルトランジスタ(18)の半導体領域と、前記第2Pチャネルトランジスタ(19)の半導体領域の各々は、前記第3Pチャネルトランジスタ(16)の前記ドレインに接続されるように回路を構成する。
1…第1NMOSトランジスタ、2…第2NMOSトランジスタ
3…第3NMOSトランジスタ、4…第4NMOSトランジスタ
5…第5NMOSトランジスタ、15…第6NMOSトランジスタ
6…第1抵抗素子、7…第2抵抗素子
8…第1PMOSトランジスタ、
11…第3抵抗素子、12…第4抵抗素子
13…第2PMOSトランジスタ
14…インバータ
16…第3PMOSトランジスタ、
17…インバータ
18…第4PMOSトランジスタ、19…第5PMOSトランジスタ
31…第6PMOSトランジスタ、32…第7PMOSトランジスタ
21〜26…ノード
20…差動増幅器
30…抵抗分圧回路
40…基板電位供給回路
50…過電圧保護回路
60…特定過電圧保護回路
Vdd…電源線
gnd…接地線
IN、INB…入力端子
OUT、OUTB…出力端子
Claims (4)
- 第1入力電圧と第2入力電圧とをそれぞれ受ける第1トランジスタと第2トランジスタとを有する差動対と、
前記第1トランジスタにカスコード接続される第1カスコードトランジスタと、
前記第2トランジスタにカスコード接続される第2カスコードトランジスタと、
接地線に接続される第1抵抗成分と、
電源線に接続される第2抵抗成分と
を備え、
前記第1カスコードトランジスタのゲートと、前記第2カスコードトランジスタのゲートは互いに接続され、
各々の前記ゲートには、第1抵抗成分と第2抵抗成分との抵抗分圧によって定まる電位のバイアスが供給され、
前記第1トランジスタは、前記第1カスコードトランジスタを介して第1出力信号を出力し、
前記第2トランジスタは、前記第2カスコードトランジスタを介して第2出力信号を出力する
出力回路。 - 請求項1に記載の出力回路において、さらに、
前記電源線に接続されるゲートを有し、前記第1カスコードトランジスタのドレインとゲートとの間に介接される第1Pチャネルトランジスタと、
前記電源線に接続されるゲートを有し、前記第2カスコードトランジスタのドレインとゲートとの間に介接される第2Pチャネルトランジスタと
を備える
出力回路。 - 請求項1または2に記載の出力回路において、
前記電源線に接続された第3Pチャネルトランジスタを備え、
前記第3Pチャネルトランジスタは、半導体領域がドレインに短絡され、
前記第1Pチャネルトランジスタの半導体領域と、前記第2Pチャネルトランジスタの半導体領域の各々は、前記第3Pチャネルトランジスタの前記ドレインに接続される
出力回路。 - 請求項1乃至3に記載の出力回路において、
前記第1抵抗成分または前記第2抵抗成分の少なくとも一方は、Pチャネルトランジスタで構成され、前記Pチャネルトランジスタの半導体領域は、前記第3Pチャネルトランジスタの前記ドレインに接続される
出力回路。
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