JP3404723B2 - 突入電流防止装置と方法 - Google Patents
突入電流防止装置と方法Info
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- JP3404723B2 JP3404723B2 JP16461994A JP16461994A JP3404723B2 JP 3404723 B2 JP3404723 B2 JP 3404723B2 JP 16461994 A JP16461994 A JP 16461994A JP 16461994 A JP16461994 A JP 16461994A JP 3404723 B2 JP3404723 B2 JP 3404723B2
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- cpu
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- boards
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Description
【０００１】
【産業上の利用分野】本発明は、複数のＣＰＵボードお
よびＩ／Ｏボードを備えたシステムの電源投入時の過大
電流である突入電流を防止する装置および方法に関す
る。
よびＩ／Ｏボードを備えたシステムの電源投入時の過大
電流である突入電流を防止する装置および方法に関す
る。
【０００２】
【従来の技術】従来、複数のＣＰＵボードおよびＩ／Ｏ
ボードを備えたマイクロコンピュータにおいて、同時に
ＣＰＵボードに電源を投入すると、瞬時の電流が過大と
なる、いわゆる突入電流が流れ、マイクロコンピュータ
の誤動作を引き起こすノイズの原因となっていた。この
ような突入電流を防止する方法として、複数のシステム
クロック信号を発生するシステムクロック信号発生回路
と、スタンバイ信号を発生するスタンバイ信号発生回路
と、スタンバイモードを発生する際に、スタンバイ信号
に基づいて前記複数のシステムクロック信号を一定レベ
ルに順次保持する一定レベル保持回路とを設け、順次出
力されるシステムクロック信号に応じてマイクロコンピ
ュータを駆動するものが開示されている（例えば、実開
平１−１４２０３１号）。また、電源と複数の電気機器
との間に設けられたスイッチ手段に接続された制御部
が、スイッチ手段を所定時間の間隔を置いて順次接続状
態に制御することにより、各電気機器に順次電源電力を
供給し、順次起動するものが開示されている（例えば、
実開平４−８８３３７号）。
ボードを備えたマイクロコンピュータにおいて、同時に
ＣＰＵボードに電源を投入すると、瞬時の電流が過大と
なる、いわゆる突入電流が流れ、マイクロコンピュータ
の誤動作を引き起こすノイズの原因となっていた。この
ような突入電流を防止する方法として、複数のシステム
クロック信号を発生するシステムクロック信号発生回路
と、スタンバイ信号を発生するスタンバイ信号発生回路
と、スタンバイモードを発生する際に、スタンバイ信号
に基づいて前記複数のシステムクロック信号を一定レベ
ルに順次保持する一定レベル保持回路とを設け、順次出
力されるシステムクロック信号に応じてマイクロコンピ
ュータを駆動するものが開示されている（例えば、実開
平１−１４２０３１号）。また、電源と複数の電気機器
との間に設けられたスイッチ手段に接続された制御部
が、スイッチ手段を所定時間の間隔を置いて順次接続状
態に制御することにより、各電気機器に順次電源電力を
供給し、順次起動するものが開示されている（例えば、
実開平４−８８３３７号）。
【０００３】
【発明が解決しようとする課題】ところが、前者の従来
技術では、各システムクロック信号の長さは一定とな
り、後者の従来技術についても、順次接続される時間間
隔は一定となっているため、リセットから処理開始まで
のイニシャライズ時間が異なる複数のＣＰＵを順次起動
すると、各ＣＰＵの処理可能となる時間はばらばらとな
り、全部のＣＰＵの処理が開始するまでに各ＣＰＵに待
ち時間が発生し、全部のＣＰＵの開始時間が遅れるとい
う問題があった。本発明は、各ＣＰＵのイニシャライズ
時間に応じてリセット信号を出力し、待ち時間を少なく
して突入電流を防止することを目的とするものである。
技術では、各システムクロック信号の長さは一定とな
り、後者の従来技術についても、順次接続される時間間
隔は一定となっているため、リセットから処理開始まで
のイニシャライズ時間が異なる複数のＣＰＵを順次起動
すると、各ＣＰＵの処理可能となる時間はばらばらとな
り、全部のＣＰＵの処理が開始するまでに各ＣＰＵに待
ち時間が発生し、全部のＣＰＵの開始時間が遅れるとい
う問題があった。本発明は、各ＣＰＵのイニシャライズ
時間に応じてリセット信号を出力し、待ち時間を少なく
して突入電流を防止することを目的とするものである。
【０００４】
【課題を解決するための手段】この問題を解決するた
め、本発明は、複数のＣＰＵボードとＩ／Ｏボードがバ
ックプレーンボードを介して電源と接続されてその電源
から電力を入力するシステムの突入電流防止装置におい
て、前記複数のＣＰＵボードはそれぞれ前記バックプレ
ーンボードとの間に遅延回路ボードが設けられており、
イニシャライズ時間がもっとも長いＣＰＵボードのイニ
シャライズ時間がＴ A 、そのＣＰＵに接続された遅延回
路ボードの遅延時間をＤ A とすると、他の遅延回路ボー
ドの遅延時間は、Ｔ A ＋Ｄ A から当該遅延回路ボードに接
続されたＣＰＵボードのイニシャライズ時間を差引いた
時間に設定されていることを特徴とするものである。ま
た、複数のＣＰＵボードとＩ／Ｏボードがバックプレー
ンボードを介して電源と接続されてその電源から電力を
入力するシステムの突入電流防止方法において、前記複
数のＣＰＵボードはそれぞれ前記バックプレーンボード
との間に遅延回路ボードが設けられており、イニシャラ
イズ時間がもっとも長いＣＰＵボードのイニシャライズ
時間がＴ A 、そのＣＰＵに接続された遅延回路ボードの
遅延時間をＤ A とすると、他の遅延回路ボードの遅延時
間を、Ｔ A ＋Ｄ A から当該遅延回路ボードに接続されたＣ
ＰＵボードのイニシャライズ時間を差引いた時間に設定
することを特徴とするものである。
め、本発明は、複数のＣＰＵボードとＩ／Ｏボードがバ
ックプレーンボードを介して電源と接続されてその電源
から電力を入力するシステムの突入電流防止装置におい
て、前記複数のＣＰＵボードはそれぞれ前記バックプレ
ーンボードとの間に遅延回路ボードが設けられており、
イニシャライズ時間がもっとも長いＣＰＵボードのイニ
シャライズ時間がＴ A 、そのＣＰＵに接続された遅延回
路ボードの遅延時間をＤ A とすると、他の遅延回路ボー
ドの遅延時間は、Ｔ A ＋Ｄ A から当該遅延回路ボードに接
続されたＣＰＵボードのイニシャライズ時間を差引いた
時間に設定されていることを特徴とするものである。ま
た、複数のＣＰＵボードとＩ／Ｏボードがバックプレー
ンボードを介して電源と接続されてその電源から電力を
入力するシステムの突入電流防止方法において、前記複
数のＣＰＵボードはそれぞれ前記バックプレーンボード
との間に遅延回路ボードが設けられており、イニシャラ
イズ時間がもっとも長いＣＰＵボードのイニシャライズ
時間がＴ A 、そのＣＰＵに接続された遅延回路ボードの
遅延時間をＤ A とすると、他の遅延回路ボードの遅延時
間を、Ｔ A ＋Ｄ A から当該遅延回路ボードに接続されたＣ
ＰＵボードのイニシャライズ時間を差引いた時間に設定
することを特徴とするものである。
【０００５】
【作用】上記手段により、各ＣＰＵボードに接続する各
遅延回路ボードのそれぞれの遅延時間を各ＣＰＵボード
のイニシャライズ時間に応じて変え、各ＣＰＵボードに
電力が入力される時間をずらすので、突入電流を防止す
ることができる。また、すべてのＣＰＵボードの処理開
始時間は一致するとともに、最初のリセット信号が入力
された時から並列処理が開始するまでの待ち時間が少な
くなり、コンピュータの処理開始時間が早くなる。
遅延回路ボードのそれぞれの遅延時間を各ＣＰＵボード
のイニシャライズ時間に応じて変え、各ＣＰＵボードに
電力が入力される時間をずらすので、突入電流を防止す
ることができる。また、すべてのＣＰＵボードの処理開
始時間は一致するとともに、最初のリセット信号が入力
された時から並列処理が開始するまでの待ち時間が少な
くなり、コンピュータの処理開始時間が早くなる。
【０００６】
【実施例】以下、本発明を図に示す実施例について説明
する。図１は本発明の実施例を示すブロック図である。
図において、説明を簡単にするために、ＣＰＵボードを
３枚使用した例について説明する。１は複数のＣＰＵボ
ード、２はバックプレーンボード、３は電源、４はＩ／
Ｏボード、５は遅延回路ボードである。各ＣＰＵボード
（１Ａ，１Ｂ，１Ｃ）にはバックプレーンボード２を介
して電源３から電力を供給すると共に、ＣＰＵ１相互間
のデータ伝送およびＩ／Ｏボード４からの指令信号を伝
送するようにしてある。バックプレーンボード２と各Ｃ
ＰＵボード１Ａ，１Ｂ，１Ｃとの間には、それぞれＣＰ
Ｕボードに電源を再投入するリセット信号を遅延させる
遅延回路を搭載した遅延回路ボード５（５Ａ，５Ｂ，５
Ｃ）を接続してある。遅延回路ボード５は、図２に示す
ように、リセット信号の入力側と出力側の間に複数の遅
延素子６（６１、６２、６３…６ｎ）を設け、ジャンパ
端子７の接続により、複数の遅延素子６の中から任意に
選択して、直列に接続し、各遅延素子の遅延時間を加算
して遅延時間を任意に設定できるようにしてある。遅延
回路ボード５の遅延時間を設定するときは、予め使用す
る複数ＣＰＵボード１のイニシャライズ時間を測定して
おき、その時間を比較して複数のＣＰＵボードのイニシ
ャライズ時間のうち最長のイニシャライズ時間と、その
イニシャライズ時間が最長のＣＰＵボードに接続する遅
延回路ボードの遅延時間を加えた時間から、各ＣＰＵの
イニシャライズ時間を減じた時間を各遅延時間として設
定する。例えば、複数ＣＰＵボード１のうち、イニシャ
ライズ時間の最も長いＣＰＵボード１がＣＰＵボード１
Ａで、そのイニシャライズ時間をＴA、次に長いのがＣ
ＰＵボード１Ｂで、そのイニシャライズ時間をＴB、そ
の次がＣＰＵボード１Ｃで、そのイニシャライズ時間を
ＴCとする。この場合、各ＣＰＵボードへのリセット信
号の入力タイミングを、イニシャライズ時間の最も長い
ＣＰＵボード１がＣＰＵボード１Ａに接続する遅延回路
ボード５Ａの遅延時間ＤAを基準（０または微小時間）
とし、ＣＰＵボード１Ｂに接続する遅延回路ボード５Ｂ
の遅延時間ＤBをＴ A ＋Ｄ A −Ｔ B 、ＣＰＵボード１Ｃに接
続する遅延回路ボード５Ｃの遅延時間ＤC をＴ A ＋Ｄ A −
Ｔ C とする。なお、イニシャライズ時間が同じＣＰＵボ
ードがある時は、互いに遅延時間を僅かにずらしておけ
ばよい。このように遅延時間を設定することにより、各
ＣＰＵボードに電力が入力される時間がずれるので、突
入電流が流れることはない。また、すべてのＣＰＵボー
ド１の処理開始時間は一致するとともに、最初のリセッ
ト信号が入力された時から並列処理が開始するまでの待
ち時間が少なくなり、コンピュータの処理開始時間が早
くなる。
する。図１は本発明の実施例を示すブロック図である。
図において、説明を簡単にするために、ＣＰＵボードを
３枚使用した例について説明する。１は複数のＣＰＵボ
ード、２はバックプレーンボード、３は電源、４はＩ／
Ｏボード、５は遅延回路ボードである。各ＣＰＵボード
（１Ａ，１Ｂ，１Ｃ）にはバックプレーンボード２を介
して電源３から電力を供給すると共に、ＣＰＵ１相互間
のデータ伝送およびＩ／Ｏボード４からの指令信号を伝
送するようにしてある。バックプレーンボード２と各Ｃ
ＰＵボード１Ａ，１Ｂ，１Ｃとの間には、それぞれＣＰ
Ｕボードに電源を再投入するリセット信号を遅延させる
遅延回路を搭載した遅延回路ボード５（５Ａ，５Ｂ，５
Ｃ）を接続してある。遅延回路ボード５は、図２に示す
ように、リセット信号の入力側と出力側の間に複数の遅
延素子６（６１、６２、６３…６ｎ）を設け、ジャンパ
端子７の接続により、複数の遅延素子６の中から任意に
選択して、直列に接続し、各遅延素子の遅延時間を加算
して遅延時間を任意に設定できるようにしてある。遅延
回路ボード５の遅延時間を設定するときは、予め使用す
る複数ＣＰＵボード１のイニシャライズ時間を測定して
おき、その時間を比較して複数のＣＰＵボードのイニシ
ャライズ時間のうち最長のイニシャライズ時間と、その
イニシャライズ時間が最長のＣＰＵボードに接続する遅
延回路ボードの遅延時間を加えた時間から、各ＣＰＵの
イニシャライズ時間を減じた時間を各遅延時間として設
定する。例えば、複数ＣＰＵボード１のうち、イニシャ
ライズ時間の最も長いＣＰＵボード１がＣＰＵボード１
Ａで、そのイニシャライズ時間をＴA、次に長いのがＣ
ＰＵボード１Ｂで、そのイニシャライズ時間をＴB、そ
の次がＣＰＵボード１Ｃで、そのイニシャライズ時間を
ＴCとする。この場合、各ＣＰＵボードへのリセット信
号の入力タイミングを、イニシャライズ時間の最も長い
ＣＰＵボード１がＣＰＵボード１Ａに接続する遅延回路
ボード５Ａの遅延時間ＤAを基準（０または微小時間）
とし、ＣＰＵボード１Ｂに接続する遅延回路ボード５Ｂ
の遅延時間ＤBをＴ A ＋Ｄ A −Ｔ B 、ＣＰＵボード１Ｃに接
続する遅延回路ボード５Ｃの遅延時間ＤC をＴ A ＋Ｄ A −
Ｔ C とする。なお、イニシャライズ時間が同じＣＰＵボ
ードがある時は、互いに遅延時間を僅かにずらしておけ
ばよい。このように遅延時間を設定することにより、各
ＣＰＵボードに電力が入力される時間がずれるので、突
入電流が流れることはない。また、すべてのＣＰＵボー
ド１の処理開始時間は一致するとともに、最初のリセッ
ト信号が入力された時から並列処理が開始するまでの待
ち時間が少なくなり、コンピュータの処理開始時間が早
くなる。
【０００７】
【発明の効果】以上述べたように、本発明によれば、複
数のＣＰＵボードのリセット信号の入力時間を各ＣＰＵ
ボードのイニシャライズ時間に応じて互いにずらして設
定してあるので、最初のリセット信号が入力された時か
ら並列処理が開始するまでの待ち時間を少なくして突入
電流を防止できる効果がある。
数のＣＰＵボードのリセット信号の入力時間を各ＣＰＵ
ボードのイニシャライズ時間に応じて互いにずらして設
定してあるので、最初のリセット信号が入力された時か
ら並列処理が開始するまでの待ち時間を少なくして突入
電流を防止できる効果がある。
【図１】 本発明の実施例を示すブロック図である。
【図２】 本発明の実施例の遅延回路ボードの構成を示
す接続図である。
す接続図である。
【図３】 本発明の実施例の動作を示すタイムチャート
である。
である。
１（１Ａ，１Ｂ，１Ｃ） ＣＰＵボード、２ バックプ
レーンボード、３ 電源、４ Ｉ／Ｏボード，５（５
Ａ，５Ｂ，５Ｃ） 遅延回路ボード
レーンボード、３ 電源、４ Ｉ／Ｏボード，５（５
Ａ，５Ｂ，５Ｃ） 遅延回路ボード
フロントページの続き
(56)参考文献 特開 平１−68818（ＪＰ，Ａ)
特開 平５−28152（ＪＰ，Ａ)
特開 昭59−99516（ＪＰ，Ａ)
特開 昭59−178512（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/24 - 1/32
Claims (2)
- 【請求項１】複数のＣＰＵボードとＩ／Ｏボードがバッ
クプレーンボードを介して電源と接続されてその電源か
ら電力を入力するシステムの突入電流防止装置におい
て、前記複数のＣＰＵボードはそれぞれ前記バックプレ
ーンボードとの間に遅延回路ボードが設けられており、
イニシャライズ時間がもっとも長いＣＰＵボードのイニ
シャライズ時間がＴ A 、そのＣＰＵに接続された遅延回
路ボードの遅延時間をＤ A とすると、他の遅延回路ボー
ドの遅延時間は、Ｔ A ＋Ｄ A から当該遅延回路ボードに接
続されたＣＰＵボードのイニシャライズ時間を差引いた
時間に設定されていることを特徴とする突入電流防止装
置。 - 【請求項２】複数のＣＰＵボードとＩ／Ｏボードがバッ
クプレーンボードを介して電源と接続されてその電源か
ら電力を入力するシステムの突入電流防止方法におい
て、前記複数のＣＰＵボードはそれぞれ前記バックプレ
ーンボードとの間に遅延回路ボードが設けられており、
イニシャライズ時間がもっとも長いＣＰＵボードのイニ
シャライズ時間がＴ A 、そのＣＰＵに接続された遅延回
路ボードの遅延時間をＤ A とすると、他の遅延回路ボー
ドの遅延時間を、Ｔ A ＋Ｄ A から当該遅延回路ボードに接
続されたＣＰＵボードのイニシャライズ時間を差引いた
時間に設定することを特徴とする突入電流防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16461994A JP3404723B2 (ja) | 1994-06-22 | 1994-06-22 | 突入電流防止装置と方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16461994A JP3404723B2 (ja) | 1994-06-22 | 1994-06-22 | 突入電流防止装置と方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH086676A JPH086676A (ja) | 1996-01-12 |
| JP3404723B2 true JP3404723B2 (ja) | 2003-05-12 |
Family
ID=15796645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16461994A Expired - Fee Related JP3404723B2 (ja) | 1994-06-22 | 1994-06-22 | 突入電流防止装置と方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3404723B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102213991A (zh) * | 2010-04-07 | 2011-10-12 | 英业达股份有限公司 | 服务器待机电压供应系统 |
| CN102478944A (zh) * | 2010-11-30 | 2012-05-30 | 英业达股份有限公司 | 一种用于向多台服务器提供电源的供电方法 |
| CN102480233A (zh) * | 2010-11-29 | 2012-05-30 | 英业达股份有限公司 | 伺服器系统 |
| CN103064500A (zh) * | 2011-09-22 | 2013-04-24 | 株式会社东芝 | 控制设备和控制方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3764158B2 (ja) | 2004-03-30 | 2006-04-05 | Ｎｅｃエレクトロニクス株式会社 | データ出力回路 |
| JP2008148385A (ja) * | 2006-12-06 | 2008-06-26 | Seiko Epson Corp | 電子機器、その制御方法及びその制御プログラム |
| CN102480359B (zh) * | 2010-11-30 | 2014-07-23 | 英业达股份有限公司 | 一种用于向多台服务器提供电源的供电方法 |
-
1994
- 1994-06-22 JP JP16461994A patent/JP3404723B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102213991A (zh) * | 2010-04-07 | 2011-10-12 | 英业达股份有限公司 | 服务器待机电压供应系统 |
| CN102480233A (zh) * | 2010-11-29 | 2012-05-30 | 英业达股份有限公司 | 伺服器系统 |
| CN102480233B (zh) * | 2010-11-29 | 2014-04-02 | 英业达股份有限公司 | 伺服器系统 |
| CN102478944A (zh) * | 2010-11-30 | 2012-05-30 | 英业达股份有限公司 | 一种用于向多台服务器提供电源的供电方法 |
| CN102478944B (zh) * | 2010-11-30 | 2014-07-23 | 英业达股份有限公司 | 一种用于向多台服务器提供电源的供电方法 |
| CN103064500A (zh) * | 2011-09-22 | 2013-04-24 | 株式会社东芝 | 控制设备和控制方法 |
| CN103064500B (zh) * | 2011-09-22 | 2015-07-22 | 株式会社东芝 | 控制设备和控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH086676A (ja) | 1996-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090307 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090307 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100307 Year of fee payment: 7 |
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| LAPS | Cancellation because of no payment of annual fees |