JP3012556B2 - プロセッサ電源制御方式 - Google Patents
プロセッサ電源制御方式Info
- Publication number
- JP3012556B2 JP3012556B2 JP9149242A JP14924297A JP3012556B2 JP 3012556 B2 JP3012556 B2 JP 3012556B2 JP 9149242 A JP9149242 A JP 9149242A JP 14924297 A JP14924297 A JP 14924297A JP 3012556 B2 JP3012556 B2 JP 3012556B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- voltage
- power supply
- signal
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Power Sources (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサ電源制
御方式に関し、特に、過電圧防止回路を内蔵した電源モ
ジュールを備えるプロセッサ電源制御方式に関する。
御方式に関し、特に、過電圧防止回路を内蔵した電源モ
ジュールを備えるプロセッサ電源制御方式に関する。
【０００２】
【従来の技術】従来、この種のは、コンピュータ装置の
マイクロプロセッサやそのＩ／Ｆ（インターフェイス）
回路の破壊防止を目的として用いられている。また、こ
のような過電圧防止回路の一例として、例えば、特開平
６−１４９６１０号公報には、ターゲット電源の電圧を
常時監視し、ターゲット動作電圧に合わせた電圧を得る
ことができる可変型電圧レギュレータ回路に関する技術
が開示されている。
マイクロプロセッサやそのＩ／Ｆ（インターフェイス）
回路の破壊防止を目的として用いられている。また、こ
のような過電圧防止回路の一例として、例えば、特開平
６−１４９６１０号公報には、ターゲット電源の電圧を
常時監視し、ターゲット動作電圧に合わせた電圧を得る
ことができる可変型電圧レギュレータ回路に関する技術
が開示されている。
【０００３】
【発明が解決しようとする課題】上述した従来の過電圧
防止回路では、プロセッサリセット動作により高周波数
動作から低周波数動作への切り替えによる電流変化に起
因する電圧上昇が生じることがあり、この電圧上昇がマ
イクロプロセッサの最大定格電圧を超える場合には、回
路構成素子が破壊するという危険性があった。
防止回路では、プロセッサリセット動作により高周波数
動作から低周波数動作への切り替えによる電流変化に起
因する電圧上昇が生じることがあり、この電圧上昇がマ
イクロプロセッサの最大定格電圧を超える場合には、回
路構成素子が破壊するという危険性があった。
【０００４】また、このような過電圧防止回路を備えた
マイクロプロセッサを複数個搭載するコンピュータシス
テムでは、マイクロプロセッサの実装数が増加するに従
って、プロセッサリセット時の電圧上昇が高くなるた
め、マイクロプロセッサを破壊する危険性がより高くな
る。
マイクロプロセッサを複数個搭載するコンピュータシス
テムでは、マイクロプロセッサの実装数が増加するに従
って、プロセッサリセット時の電圧上昇が高くなるた
め、マイクロプロセッサを破壊する危険性がより高くな
る。
【０００５】本発明の目的は、回路規模を小さくして電
圧上昇を抑制し、マイクロプロセッサの破壊を防ぐとと
もに、マイクロプロセッサの増設時において電圧調整を
不要とする過電圧防止回路およびこれを用いたプロセッ
サ電源制御方式を提供することにある。
圧上昇を抑制し、マイクロプロセッサの破壊を防ぐとと
もに、マイクロプロセッサの増設時において電圧調整を
不要とする過電圧防止回路およびこれを用いたプロセッ
サ電源制御方式を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、コンピュータ
システムのＣＰＵ内に、外部信号により出力電圧が制御
される過電圧防止回路を内蔵した電源モジュールを備え
るプロセッサ電源制御方式において、前記電源モジュー
ルから電源供給を受けプロセッサリセットにより電圧上
昇を生じるマイクロプロセッサと、コンピュータシステ
ムからの命令を基に前記マイクロプロセッサに対するプ
ロセッサ初期化信号／プロセッサリセット信号の出力お
よび前記電源モジュールに対する電圧制御信号を出力す
る制御回路部とを備え、システムリセットに伴い発行さ
れるプロセッサリセット期間における電源出力電圧を制
御することを特徴とする。
システムのＣＰＵ内に、外部信号により出力電圧が制御
される過電圧防止回路を内蔵した電源モジュールを備え
るプロセッサ電源制御方式において、前記電源モジュー
ルから電源供給を受けプロセッサリセットにより電圧上
昇を生じるマイクロプロセッサと、コンピュータシステ
ムからの命令を基に前記マイクロプロセッサに対するプ
ロセッサ初期化信号／プロセッサリセット信号の出力お
よび前記電源モジュールに対する電圧制御信号を出力す
る制御回路部とを備え、システムリセットに伴い発行さ
れるプロセッサリセット期間における電源出力電圧を制
御することを特徴とする。
【０００７】そして、制御回路部は、コンピュータシス
テムから電圧確定信号とシステムリセット信号とを入力
し、マイクロプロセッサに対しプロセッサ初期化信号お
よびプロセッサリセットを出力し、かつ前記電圧電源モ
ジュールに電圧制御信号を出力することを特徴とし、ま
た、常時システムリセット信号を監視し、プロセッサリ
セット時は、マイクロプロセッサへの給電電圧を通常よ
りも低くすることを特徴とする。
テムから電圧確定信号とシステムリセット信号とを入力
し、マイクロプロセッサに対しプロセッサ初期化信号お
よびプロセッサリセットを出力し、かつ前記電圧電源モ
ジュールに電圧制御信号を出力することを特徴とし、ま
た、常時システムリセット信号を監視し、プロセッサリ
セット時は、マイクロプロセッサへの給電電圧を通常よ
りも低くすることを特徴とする。
【０００８】さらに、これらの電源モジュールおよび制
御回路部を、各ＣＰＵ単位に備えることを特徴とする。
御回路部を、各ＣＰＵ単位に備えることを特徴とする。
【０００９】本発明は、常時、システムリセット信号を
監視し、プロセッサリセット時はマイクロプロセッサへ
の給電電圧を通常と比較して低くすることで過電圧によ
るプロセッサ破壊を防止する。また、本発明では、この
ような作用をＣＰＵ単位で実現できるため、ＣＰＵの数
に関係なく過電圧防止が可能である。
監視し、プロセッサリセット時はマイクロプロセッサへ
の給電電圧を通常と比較して低くすることで過電圧によ
るプロセッサ破壊を防止する。また、本発明では、この
ような作用をＣＰＵ単位で実現できるため、ＣＰＵの数
に関係なく過電圧防止が可能である。
【００１０】
【発明の実施の形態】次に、本発明ついて図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１１】図１は、本発明の一実施の形態を示すブロ
ック図である。図１を参照すると、本発明のプロセッサ
電源制御方式は、コンピュータシステム１のＣＰＵ１１
内に、マイクロプロセッサ１２と、このマイクロプロセ
ッサ１２へ給電するための可変出力電圧電源モジュール
１３と、コンピュータシステム１とＣＰＵ１１間のイン
タフェース制御を行う制御回路部１４とを備えている。
制御回路部１４は、コンピュータシステム１から電圧確
定信号ａとシステムリセット信号ｂとを入力し、マイク
ロプロセッサ１２にプロセッサ初期化信号ｃとプロセッ
サリセット信号ｄとを出力し、可変出力電圧電源モジュ
ール１３に電圧制御信号ｅを出力する。
ック図である。図１を参照すると、本発明のプロセッサ
電源制御方式は、コンピュータシステム１のＣＰＵ１１
内に、マイクロプロセッサ１２と、このマイクロプロセ
ッサ１２へ給電するための可変出力電圧電源モジュール
１３と、コンピュータシステム１とＣＰＵ１１間のイン
タフェース制御を行う制御回路部１４とを備えている。
制御回路部１４は、コンピュータシステム１から電圧確
定信号ａとシステムリセット信号ｂとを入力し、マイク
ロプロセッサ１２にプロセッサ初期化信号ｃとプロセッ
サリセット信号ｄとを出力し、可変出力電圧電源モジュ
ール１３に電圧制御信号ｅを出力する。
【００１２】図２は、図１の制御回路部１４の詳細を示
すブロック図である。図２を参照すると、制御回路部１
４は、３つのＡＮＤ回路１０１，１０６，１０７と、２
つのカウンタ回路１０２ ，１０４と、２つのフリップ
フロップ（Ｆ／Ｆ回路）１０３，１０５とから構成され
る。
すブロック図である。図２を参照すると、制御回路部１
４は、３つのＡＮＤ回路１０１，１０６，１０７と、２
つのカウンタ回路１０２ ，１０４と、２つのフリップ
フロップ（Ｆ／Ｆ回路）１０３，１０５とから構成され
る。
【００１３】次に、制御回路部１４の動作について説明
すると、コンピュータシステム１から入力した電圧確定
信号aとシステムリセット信号ｂは、ＡＮＤ回路１０１
にて論理積されＡＮＤ回路１０６とカウンタ回路１０２
，１０４とに出力される。また、プロセッサ初期化信
号ｃとプロセッサリセット信号ｄは、それぞれカウンタ
回路１０２ ，１０４にて所定の時間をカウントした
後、Ｆ／Ｆ回路１０３ ，１０５をセットすることで出
力される。
すると、コンピュータシステム１から入力した電圧確定
信号aとシステムリセット信号ｂは、ＡＮＤ回路１０１
にて論理積されＡＮＤ回路１０６とカウンタ回路１０２
，１０４とに出力される。また、プロセッサ初期化信
号ｃとプロセッサリセット信号ｄは、それぞれカウンタ
回路１０２ ，１０４にて所定の時間をカウントした
後、Ｆ／Ｆ回路１０３ ，１０５をセットすることで出
力される。
【００１４】カウンタ回路１０２，１０４のカウンタ値
は、あらかじめカウンタ回路１０２のカウンタ値＜カウ
ンタ回路１０４のカウンタ値となるように設定されてお
り、プロセッサリセット信号ｄは、ＡＮＤ回路１０７に
よりプロセッサ初期化信号ｃが“０”のとき“０”であ
る。また、電圧制御信号ｅは、 ＡＮＤ回路１０６によ
りＡＮＤ回路１０１の出力とプロセッサ初期化信号ｃの
出力との論理積が出力される。
は、あらかじめカウンタ回路１０２のカウンタ値＜カウ
ンタ回路１０４のカウンタ値となるように設定されてお
り、プロセッサリセット信号ｄは、ＡＮＤ回路１０７に
よりプロセッサ初期化信号ｃが“０”のとき“０”であ
る。また、電圧制御信号ｅは、 ＡＮＤ回路１０６によ
りＡＮＤ回路１０１の出力とプロセッサ初期化信号ｃの
出力との論理積が出力される。
【００１５】ここで、プロセッサ初期化信号ｃは、マイ
クロプロセッサ１２の内部設定用の信号であって、これ
により、プロセッサ１２の動作周波数が設定される。そ
して、“０”から“１”のときが内部設定の読み込みで
あり、“１”から“０”のときが内部設定の解除であ
る。また、プロセッサリセット信号ｄは、プロセッサ１
２が通常動作開始指示であって、“０”のときはリセッ
ト中であり、“１”のときは通常動作中である。
クロプロセッサ１２の内部設定用の信号であって、これ
により、プロセッサ１２の動作周波数が設定される。そ
して、“０”から“１”のときが内部設定の読み込みで
あり、“１”から“０”のときが内部設定の解除であ
る。また、プロセッサリセット信号ｄは、プロセッサ１
２が通常動作開始指示であって、“０”のときはリセッ
ト中であり、“１”のときは通常動作中である。
【００１６】次に、本実施例の動作について、図１ ，
図２および図３に示す本実施例の動作を説明するタイミ
ングチャートを参照して詳細に説明する。
図２および図３に示す本実施例の動作を説明するタイミ
ングチャートを参照して詳細に説明する。
【００１７】通常、ＣＰＵ１１内のマイクロプロセッサ
１２は、プロセッサ初期化信号ｃの“０”から“１”の
変化時にマイクロプロセッサ１２内部の設定を行い、こ
のときに動作周波数を設定する。それ以前の動作周波数
は、通常の動作周波数よりも大幅に低い周波数にて動作
している。そして、パワーオン時に、コンピュータシス
テム１はシステムＤＣ電源電圧が安定すると、電圧確定
信号aを“０”から“１”に変化させるとともに、シス
テムリセット信号ｂを“０”から“１”に変化させる。
１２は、プロセッサ初期化信号ｃの“０”から“１”の
変化時にマイクロプロセッサ１２内部の設定を行い、こ
のときに動作周波数を設定する。それ以前の動作周波数
は、通常の動作周波数よりも大幅に低い周波数にて動作
している。そして、パワーオン時に、コンピュータシス
テム１はシステムＤＣ電源電圧が安定すると、電圧確定
信号aを“０”から“１”に変化させるとともに、シス
テムリセット信号ｂを“０”から“１”に変化させる。
【００１８】これにより、ＡＮＤ回路１０１の出力は
“１”となり、カウンタ回路１０２およびカウンタ回路
１０４がセットされる。また、このときカウンタ回路１
０２のカウンタ値は３００ｍｓ、カウンタ回路１０４の
カウンタ値は５００ｍｓに設定されているため、Ｆ／Ｆ
回路１０３が先にセットされ、プロセッサ初期化信号ｃ
が出力される。そして、ＡＮＤ回路１０１出力の信号
は、ＡＮＤ回路１０６にてプロセッサ初期化信号ｃとの
論理積がとられ、電圧制御信号ｅを“０”電圧ＬＯＷか
ら“１”電圧Ｎｏｒｍａｌに変化させる。
“１”となり、カウンタ回路１０２およびカウンタ回路
１０４がセットされる。また、このときカウンタ回路１
０２のカウンタ値は３００ｍｓ、カウンタ回路１０４の
カウンタ値は５００ｍｓに設定されているため、Ｆ／Ｆ
回路１０３が先にセットされ、プロセッサ初期化信号ｃ
が出力される。そして、ＡＮＤ回路１０１出力の信号
は、ＡＮＤ回路１０６にてプロセッサ初期化信号ｃとの
論理積がとられ、電圧制御信号ｅを“０”電圧ＬＯＷか
ら“１”電圧Ｎｏｒｍａｌに変化させる。
【００１９】可変出力電圧電源モジュール１３は、電圧
制御信号ｅ“１”電圧Ｎｏｒｍａｌを受け、Ｎｏｒｍａ
ｌ出力電圧をマイクロプロセッサ１２に対し出力する。
そして、マイクロプロセッサ１２の内部クロック、およ
び可変出力電圧電源モジュール１３の出力電圧が安定す
るために、電圧制御信号ｅおよびプロセッサ初期化信号
ｃを出力してから２００ｍｓ後にプロセッサリセット信
号ｄをマイクロプロセッサ１２に対して出力する。
制御信号ｅ“１”電圧Ｎｏｒｍａｌを受け、Ｎｏｒｍａ
ｌ出力電圧をマイクロプロセッサ１２に対し出力する。
そして、マイクロプロセッサ１２の内部クロック、およ
び可変出力電圧電源モジュール１３の出力電圧が安定す
るために、電圧制御信号ｅおよびプロセッサ初期化信号
ｃを出力してから２００ｍｓ後にプロセッサリセット信
号ｄをマイクロプロセッサ１２に対して出力する。
【００２０】次に、リセット時、コンピュータシステム
１は、システムリセット信号ｂを“１”から“０”とす
る。そうすると、制御回路部１４は、ＡＮＤ回路１０１
出力が“０”となり、ＡＮＤ回路１０６出力である電圧
制御信号ｅが“０”電圧ＬＯＷを出力する。そして、電
圧ＬＯＷの指示を受けた可変出力電圧電源モジュール１
３は、マイクロプロセッサ１２に対して出力電圧ＬＯＷ
の電圧供給を行う。
１は、システムリセット信号ｂを“１”から“０”とす
る。そうすると、制御回路部１４は、ＡＮＤ回路１０１
出力が“０”となり、ＡＮＤ回路１０６出力である電圧
制御信号ｅが“０”電圧ＬＯＷを出力する。そして、電
圧ＬＯＷの指示を受けた可変出力電圧電源モジュール１
３は、マイクロプロセッサ１２に対して出力電圧ＬＯＷ
の電圧供給を行う。
【００２１】また、カウンタ回路１０２は、ＡＮＤ回路
１０１の出力が“０”になってから可変出力電圧電源モ
ジュール１３の出力電圧が安定する３００ｍｓ後に出力
を“０”とし、Ｆ／Ｆ回路１０３の出力であるプロセッ
サ初期化信号ｃ、およびＡＮＤ回路１０７の出力である
プロセッサリセット信号ｃを“０”とする。リセット解
除時はパワーオン時と同様の動作を行う。
１０１の出力が“０”になってから可変出力電圧電源モ
ジュール１３の出力電圧が安定する３００ｍｓ後に出力
を“０”とし、Ｆ／Ｆ回路１０３の出力であるプロセッ
サ初期化信号ｃ、およびＡＮＤ回路１０７の出力である
プロセッサリセット信号ｃを“０”とする。リセット解
除時はパワーオン時と同様の動作を行う。
【００２２】次に、別の実施の形態（変形例）について
説明する。
説明する。
【００２３】図４は、別の実施の形態を示すブロック図
である。図４を参照すると、複数のＣＰＵ（ＣＰＵ１１
〜ＣＰＵｎ１）が存在するコンピュータシステム２の場
合は、各ＣＰＵ（ＣＰＵ１１〜ＣＰＵｎ１）上のマイク
ロプロセッサ（マイクロプロセッサ１２〜マイクロプロ
セッサｎ２）への給電電源として、可変出力電圧電源モ
ジュール（可変出力電圧電源モジュール１３〜可変出力
電圧電源モジュールｎ３）と、それらの制御に制御回路
部（制御回路部１４〜制御回路部ｎ４）とをそれぞれ備
える。これにより、各ＣＰＵ（ＣＰＵ１１〜ＣＰＵｎ
１）ごとにプロセッサリセット時の電圧制御を行うこと
ができる。
である。図４を参照すると、複数のＣＰＵ（ＣＰＵ１１
〜ＣＰＵｎ１）が存在するコンピュータシステム２の場
合は、各ＣＰＵ（ＣＰＵ１１〜ＣＰＵｎ１）上のマイク
ロプロセッサ（マイクロプロセッサ１２〜マイクロプロ
セッサｎ２）への給電電源として、可変出力電圧電源モ
ジュール（可変出力電圧電源モジュール１３〜可変出力
電圧電源モジュールｎ３）と、それらの制御に制御回路
部（制御回路部１４〜制御回路部ｎ４）とをそれぞれ備
える。これにより、各ＣＰＵ（ＣＰＵ１１〜ＣＰＵｎ
１）ごとにプロセッサリセット時の電圧制御を行うこと
ができる。
【００２４】
【発明の効果】以上説明したように、本発明のプロセッ
サ電源制御方式では、既存の可変出力電圧電源モジュー
ルを使用し、その電圧制御用信号を可変出力電圧電源モ
ジュールの外部で生成しているため、比較的小さい規模
の回路であり、サーバ等の小型コンピュータにも適用で
きる。
サ電源制御方式では、既存の可変出力電圧電源モジュー
ルを使用し、その電圧制御用信号を可変出力電圧電源モ
ジュールの外部で生成しているため、比較的小さい規模
の回路であり、サーバ等の小型コンピュータにも適用で
きる。
【００２５】また、プロセッサ動作周波数の変化するプ
ロセッサリセット時に電圧調整を行うため、マイクロプ
ロセッサの破壊を招く電圧上昇を軽減するとともに、Ｃ
ＰＵごとに可変出力電圧電源モジュールを使用して制御
を行うため、ＣＰＵの増設時に電圧調整が不要になると
いう効果がある。
ロセッサリセット時に電圧調整を行うため、マイクロプ
ロセッサの破壊を招く電圧上昇を軽減するとともに、Ｃ
ＰＵごとに可変出力電圧電源モジュールを使用して制御
を行うため、ＣＰＵの増設時に電圧調整が不要になると
いう効果がある。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】図１の制御回路部の詳細を示すブロック図であ
る。
る。
【図３】本実施例の動作を説明するタイミングチャート
である。
である。
【図４】別の実施の形態を示すブロック図である。
１，２ コンピュータシステム １１，ｎ１ ＣＰＵ １２，ｎ２ マイクロプロセッサ １３，ｎ３ 可変出力電圧電源モジュール １４，ｎ４ 制御回路部 １０１，１０６，１０７ ＡＮＤ回路 １０２，１０４ カウンタ回路 ａ 電圧確定信号 ｂ システムリセット信号 ｃ プロセッサ初期化信号 ｄ プロセッサリセット信号 ｅ 電圧制御信号
Claims (4)
- 【請求項１】 コンピュータシステムのＣＰＵ内に、外
部信号により出力電圧が制御される過電圧防止回路を内
蔵した電源モジュールを備えるプロセッサ電源制御方式
において、 前記電源モジュールから電源供給を受けプロセッサリセ
ットにより電圧上昇を生じるマイクロプロセッサと、コ
ンピュータシステムからの命令を基に前記マイクロプロ
セッサに対するプロセッサ初期化信号／プロセッサリセ
ット信号の出力および前記電源モジュールに対する電圧
制御信号を出力する制御回路部とを備え、システムリセ
ットに伴い発行されるプロセッサリセット期間における
電源出力電圧を制御することを特徴とするプロセッサ電
源制御方式。 - 【請求項２】 制御回路部は、コンピュータシステムか
ら電圧確定信号とシステムリセット信号とを入力し、マ
イクロプロセッサに対しプロセッサ初期化信号およびプ
ロセッサリセットを出力し、かつ前記電圧電源モジュー
ルに電圧制御信号を出力することを特徴とする請求項１
記載のプロセッサ電源制御方式。 - 【請求項３】 制御回路部は、常時システムリセット信
号を監視し、システムリセットに伴い発行されるプロセ
ッサリセット期間は、マイクロプロセッサへの給電電圧
を通常よりも低くすることを特徴とする請求項２記載の
プロセッサ電源制御方式。 - 【請求項４】 電源モジュールおよび制御回路部を、各
ＣＰＵ単位に備えることを特徴とする請求項１から３の
いずれか１項記載のプロセッサ電源制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9149242A JP3012556B2 (ja) | 1997-06-06 | 1997-06-06 | プロセッサ電源制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9149242A JP3012556B2 (ja) | 1997-06-06 | 1997-06-06 | プロセッサ電源制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340140A JPH10340140A (ja) | 1998-12-22 |
| JP3012556B2 true JP3012556B2 (ja) | 2000-02-21 |
Family
ID=15470996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9149242A Expired - Fee Related JP3012556B2 (ja) | 1997-06-06 | 1997-06-06 | プロセッサ電源制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3012556B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102476304B1 (ko) * | 2020-09-11 | 2022-12-09 | 김명순 | 조립식 다단 화환대 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6748545B1 (en) * | 2000-07-24 | 2004-06-08 | Advanced Micro Devices, Inc. | System and method for selecting between a voltage specified by a processor and an alternate voltage to be supplied to the processor |
| US8856564B2 (en) * | 2009-12-18 | 2014-10-07 | Intel Corporation | Method and apparatus for power profile shaping using time-interleaved voltage modulation |
-
1997
- 1997-06-06 JP JP9149242A patent/JP3012556B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102476304B1 (ko) * | 2020-09-11 | 2022-12-09 | 김명순 | 조립식 다단 화환대 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10340140A (ja) | 1998-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5630110A (en) | Method and apparatus for enhancing performance of a processor | |
| EP1836545B1 (en) | Method and apparatus for on-demand power management | |
| US5451892A (en) | Clock control technique and system for a microprocessor including a thermal sensor | |
| US8719600B2 (en) | Dynamic voltage transitions | |
| US8935546B2 (en) | Dynamic voltage transitions | |
| US7730334B2 (en) | Method and apparatus for on-demand power management | |
| EP0784811B1 (en) | An improved variable-voltage cpu voltage regulator | |
| JP3419784B2 (ja) | 電圧スケーリングと周波数スケーリングの両方を通じて電力消費量を削減する装置および方法 | |
| US7908468B2 (en) | Method and control circuit for reducing instantaneous startup current of a computer system | |
| US20030237008A1 (en) | Multiple server in-rush current reduction | |
| EP2051156B1 (en) | Electrical power sharing circuit | |
| JP3012556B2 (ja) | プロセッサ電源制御方式 | |
| KR100672989B1 (ko) | 파워다운 모드에서 레귤레이터에 의한 전력 소모를방지하는 전자장치 및 전력 소모 방지 방법 | |
| TW200521648A (en) | Method and apparatus for tuning over lock and tuning method for sub-stable state with high performance | |
| JP2004114319A (ja) | 電源供給装置 | |
| US7325085B2 (en) | Motherboard and control method thereof | |
| JP2004029983A (ja) | 半導体装置または上記半導体装置の消費電力を削減するプログラム | |
| KR20050115015A (ko) | 전원제어장치 및 방법 | |
| JP2001236147A (ja) | 電源制御装置 | |
| JP2009238119A (ja) | メインボード用電力管理方法及びシステム | |
| KR19980015399A (ko) | 퍼스널 컴퓨터의 저소음 모드 및 제어 방법 | |
| JPH07107553B2 (ja) | 電子時計 | |
| JPH02171813A (ja) | 温度自動調節電子制御装置並びに電子制御装置のための温度自動調節装置および方法 | |
| JPS6298416A (ja) | 起動方式 | |
| JPS61128309A (ja) | リセツト制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991124 |
|
| LAPS | Cancellation because of no payment of annual fees |