JP2001236147A - 電源制御装置 - Google Patents
電源制御装置Info
- Publication number
- JP2001236147A JP2001236147A JP2000048401A JP2000048401A JP2001236147A JP 2001236147 A JP2001236147 A JP 2001236147A JP 2000048401 A JP2000048401 A JP 2000048401A JP 2000048401 A JP2000048401 A JP 2000048401A JP 2001236147 A JP2001236147 A JP 2001236147A
- Authority
- JP
- Japan
- Prior art keywords
- regulator
- voltage level
- signal
- power supply
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Power Sources (AREA)
- Microcomputers (AREA)
- Direct Current Feeding And Distribution (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】ＣＰＵの不定状態時における制御信号のヒゲ状
のスパイクによるレギュレータの誤動作を防止する。 【解決手段】各集積回路を制御するＣＰＵ１１と、ＣＰ
Ｕ１１に安定した定電圧を供給するレギュレータ１０
と、レギュレータ１０の定電圧出力をＯＮ／ＯＦＦさせ
る制御信号を出力するＦＦ７、８と、基準電圧６の電圧
レベルと電源電圧レベルを比較してＦＦ７、８のリセッ
トを解除する制御信号を出力するコンパレータ３と、基
準電圧６の電圧レベルと電源電圧レベルを比較してＦＦ
７のクロック信号を発生するコンパレータ４と、基準電
圧６の電圧レベルとレギュレータ１０の出力電圧レベル
を比較して制御信号を出力するコンパレータ回路１５
と、ＣＰＵ１１からの制御信号をマスクする回路１３、
１４を有することで、ＣＰＵ１１からのヒゲ状のスパイ
クにマスクを掛け、レギュレータ１０の誤動作を防止す
ることができる。
のスパイクによるレギュレータの誤動作を防止する。 【解決手段】各集積回路を制御するＣＰＵ１１と、ＣＰ
Ｕ１１に安定した定電圧を供給するレギュレータ１０
と、レギュレータ１０の定電圧出力をＯＮ／ＯＦＦさせ
る制御信号を出力するＦＦ７、８と、基準電圧６の電圧
レベルと電源電圧レベルを比較してＦＦ７、８のリセッ
トを解除する制御信号を出力するコンパレータ３と、基
準電圧６の電圧レベルと電源電圧レベルを比較してＦＦ
７のクロック信号を発生するコンパレータ４と、基準電
圧６の電圧レベルとレギュレータ１０の出力電圧レベル
を比較して制御信号を出力するコンパレータ回路１５
と、ＣＰＵ１１からの制御信号をマスクする回路１３、
１４を有することで、ＣＰＵ１１からのヒゲ状のスパイ
クにマスクを掛け、レギュレータ１０の誤動作を防止す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は電源制御装置に関す
るものである。
るものである。
【０００２】
【従来の技術】従来の電源制御装置では中央処理装置
（以降ＣＰＵと略す）の不定状態時に制御信号にヒゲ状
のスパイクが生じるため、レギュレータが誤動作する可
能性が有った。以下に従来の制御装置について説明す
る。
（以降ＣＰＵと略す）の不定状態時に制御信号にヒゲ状
のスパイクが生じるため、レギュレータが誤動作する可
能性が有った。以下に従来の制御装置について説明す
る。
【０００３】図３は従来の制御装置の構成を示すブロッ
ク図である。１は電源電圧、２はグランド、６は基準電
圧、３は基準電圧６の電圧レベルと比較して電源電圧レ
ベルを検出し、全フリップフロップ（以降ＦＦと略す）
にリセット信号を出力するコンパレータ、１１はＣＰ
Ｕ、１０はＣＰＵ１１に安定した定電圧を供給するレギ
ュレータ、４は基準電圧６の電圧レベルと比較して電源
電圧レベルを検出し、ＦＦ７にクロック信号を出力する
コンパレータ、７はコンパレータ４からのクロック信号
のタイミングでレギュレータ１０の制御信号を出力する
ＦＦ、８はＣＰＵ１１からの制御信号のタイミングでレ
ギュレータ１０の制御信号を出力するＦＦ、９はＦＦ
７、８からの両方の制御信号でレギュレータ１０を制御
する信号を出力するＯＲ回路、１２はコンパレータ３と
ＣＰＵ１１からの両方の制御信号によってＦＦ７、８に
リセットをかける信号を出力するＯＲ回路、Ｒ１、Ｒ
２、Ｒ３は電源電圧を抵抗分割する抵抗である。
ク図である。１は電源電圧、２はグランド、６は基準電
圧、３は基準電圧６の電圧レベルと比較して電源電圧レ
ベルを検出し、全フリップフロップ（以降ＦＦと略す）
にリセット信号を出力するコンパレータ、１１はＣＰ
Ｕ、１０はＣＰＵ１１に安定した定電圧を供給するレギ
ュレータ、４は基準電圧６の電圧レベルと比較して電源
電圧レベルを検出し、ＦＦ７にクロック信号を出力する
コンパレータ、７はコンパレータ４からのクロック信号
のタイミングでレギュレータ１０の制御信号を出力する
ＦＦ、８はＣＰＵ１１からの制御信号のタイミングでレ
ギュレータ１０の制御信号を出力するＦＦ、９はＦＦ
７、８からの両方の制御信号でレギュレータ１０を制御
する信号を出力するＯＲ回路、１２はコンパレータ３と
ＣＰＵ１１からの両方の制御信号によってＦＦ７、８に
リセットをかける信号を出力するＯＲ回路、Ｒ１、Ｒ
２、Ｒ３は電源電圧を抵抗分割する抵抗である。
【０００４】また、図４は電源電圧立ち上がり時の各出
力信号の波形であり、信号名は図３内の符号に対応して
いる。以上のように構成された電源制御装置について、
以下にその動作を説明する。
力信号の波形であり、信号名は図３内の符号に対応して
いる。以上のように構成された電源制御装置について、
以下にその動作を説明する。
【０００５】基準電圧６は電源電圧（ａ信号）が変動し
ても一定の電圧レベルを出力する。そこで、電源電圧を
変動させた際に電源電圧を抵抗分割することで得られる
電圧（ｘ、ｙ信号）と基準電圧６を比較し、同じ電圧レ
ベルになった時に、コンパレータの出力（ｂ、ｃ信号）
が切り換わるコンパレータを形成することができる。つ
まり、コンパレータの出力（ｂ、ｃ信号）を切り換える
電源電圧は、抵抗分割の比（抵抗Ｒ１、Ｒ２、Ｒ３）で
設定することができる。本電源制御装置内のコンパレー
タ３、４においては、直列に接続された抵抗（抵抗Ｒ
１、Ｒ２、Ｒ３）で抵抗分割しているため、ｘ信号の電
圧レベルの方がｙ信号の電圧レベルより高いので、コン
パレータ３の方がコンパレータ４よりも高い電源電圧で
出力が切り換わる。
ても一定の電圧レベルを出力する。そこで、電源電圧を
変動させた際に電源電圧を抵抗分割することで得られる
電圧（ｘ、ｙ信号）と基準電圧６を比較し、同じ電圧レ
ベルになった時に、コンパレータの出力（ｂ、ｃ信号）
が切り換わるコンパレータを形成することができる。つ
まり、コンパレータの出力（ｂ、ｃ信号）を切り換える
電源電圧は、抵抗分割の比（抵抗Ｒ１、Ｒ２、Ｒ３）で
設定することができる。本電源制御装置内のコンパレー
タ３、４においては、直列に接続された抵抗（抵抗Ｒ
１、Ｒ２、Ｒ３）で抵抗分割しているため、ｘ信号の電
圧レベルの方がｙ信号の電圧レベルより高いので、コン
パレータ３の方がコンパレータ４よりも高い電源電圧で
出力が切り換わる。
【０００６】電源電圧（ａ信号）の立ち上がり時、ま
ず、コンパレータ３が電源電圧１の立ち上がりを検出し
てｂ信号（Ｈｉｇｈ→Ｌｏｗ）を出力する。その際、レ
ギュレータ１０は立ち上がっていないので、ＣＰＵ１１
からの制御信号も無く、ＯＲ回路１２は、ｂ信号をその
ままｈ信号として出力し、ＦＦ７、８のリセットが解除
される。更にａ信号が立ち上がると、コンパレータ４が
ｃ信号（Ｌｏｗ→Ｈｉｇｈ）を出力し、ＦＦ７にクロッ
ク信号が入力される。その時点でａ信号は“Ｈｉｇｈ”
レベルに達しているので、クロック信号の立ち上がりに
反応してｄ信号（Ｌｏｗ→Ｈｉｇｈ）を出力し、レギュ
レータ１０を立ち上げることで、ＣＰＵ１１を起動させ
る。
ず、コンパレータ３が電源電圧１の立ち上がりを検出し
てｂ信号（Ｈｉｇｈ→Ｌｏｗ）を出力する。その際、レ
ギュレータ１０は立ち上がっていないので、ＣＰＵ１１
からの制御信号も無く、ＯＲ回路１２は、ｂ信号をその
ままｈ信号として出力し、ＦＦ７、８のリセットが解除
される。更にａ信号が立ち上がると、コンパレータ４が
ｃ信号（Ｌｏｗ→Ｈｉｇｈ）を出力し、ＦＦ７にクロッ
ク信号が入力される。その時点でａ信号は“Ｈｉｇｈ”
レベルに達しているので、クロック信号の立ち上がりに
反応してｄ信号（Ｌｏｗ→Ｈｉｇｈ）を出力し、レギュ
レータ１０を立ち上げることで、ＣＰＵ１１を起動させ
る。
【０００７】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、図５においてレギュレータ１０の出力
（ｍ信号）の立ち上がり時にＣＰＵ１１が不定状態とな
り、制御信号（ｆ、ｊ信号）にヒゲ状のスパイクが生じ
る可能性がある。このヒゲ状のスパイクの信号レベルが
高いとＯＲ回路１２がヒゲ状のスパイクを検出してＦＦ
７、８のリセット信号（ｈ信号）を出力し、ＦＦ７、８
のリセットがかかって出力が“Ｌｏｗ”になり、レギュ
レータ１０を立ち下げるという問題点があった。
来の構成では、図５においてレギュレータ１０の出力
（ｍ信号）の立ち上がり時にＣＰＵ１１が不定状態とな
り、制御信号（ｆ、ｊ信号）にヒゲ状のスパイクが生じ
る可能性がある。このヒゲ状のスパイクの信号レベルが
高いとＯＲ回路１２がヒゲ状のスパイクを検出してＦＦ
７、８のリセット信号（ｈ信号）を出力し、ＦＦ７、８
のリセットがかかって出力が“Ｌｏｗ”になり、レギュ
レータ１０を立ち下げるという問題点があった。
【０００８】
【課題を解決するための手段】上記問題を解決するため
に本発明の電源制御装置は、各集積回路を制御するＣＰ
Ｕと、ＣＰＵに安定した定電圧を供給するレギュレータ
と、レギュレータの定電圧出力をＯＮ／ＯＦＦさせる制
御信号を出力するＦＦと、基準電圧レベルと電源電圧レ
ベルを比較してＦＦのリセットを解除する制御信号を出
力する第１コンパレータと、基準電圧レベルと電源電圧
レベルを比較してＦＦのクロック信号を発生する第２コ
ンパレータと、基準電圧レベルとレギュレータの出力電
圧レベルを比較して制御信号を出力する第３コンパレー
タ回路と、ＣＰＵからの制御信号をマスクする回路を有
している。この構成によって、ＣＰＵからのヒゲ状のス
パイクにマスクを掛け、レギュレータの誤動作を防止す
ることができる。
に本発明の電源制御装置は、各集積回路を制御するＣＰ
Ｕと、ＣＰＵに安定した定電圧を供給するレギュレータ
と、レギュレータの定電圧出力をＯＮ／ＯＦＦさせる制
御信号を出力するＦＦと、基準電圧レベルと電源電圧レ
ベルを比較してＦＦのリセットを解除する制御信号を出
力する第１コンパレータと、基準電圧レベルと電源電圧
レベルを比較してＦＦのクロック信号を発生する第２コ
ンパレータと、基準電圧レベルとレギュレータの出力電
圧レベルを比較して制御信号を出力する第３コンパレー
タ回路と、ＣＰＵからの制御信号をマスクする回路を有
している。この構成によって、ＣＰＵからのヒゲ状のス
パイクにマスクを掛け、レギュレータの誤動作を防止す
ることができる。
【０００９】
【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しながら説明する。図１は本発明の実施
の形態における電源制御装置の構成を示すものである。
て、図面を参照しながら説明する。図１は本発明の実施
の形態における電源制御装置の構成を示すものである。
【００１０】１は電源電圧、２はグランド、１１はＣＰ
Ｕ、１０はＣＰＵ１１に安定した定電圧を供給するレギ
ュレータ、６は基準電圧、４は基準電圧６の電圧レベル
と比較して電源電圧レベルを検出し、ＦＦ７にクロック
信号を出力するコンパレータ、７はコンパレータ４から
のクロック信号のタイミングでレギュレータ１０の制御
信号を出力するＦＦ、８はＣＰＵからの制御信号のタイ
ミングでレギュレータ１０の制御信号を出力するＦＦ、
３は基準電圧６の電圧レベルと比較して電源電圧レベル
を検出し、ＦＦ７、８にリセット信号を出力するコンパ
レータ、５は基準電圧６の電圧レベルと比較してレギュ
レータ１０の出力電圧レベルを検出し、レギュレータ１
０が十分に立ち上がってない時は“Ｌｏｗ”を、十分立
ち上がっている時は“Ｈｉｇｈ”を出力するコンパレー
タ、９はＦＦ７、８からの両方の制御信号でレギュレー
タ１０を制御する信号を出力するＯＲ回路、１２はコン
パレータ３とＣＰＵ１１の両方の制御信号によってＦＦ
７、８にリセットをかける信号を出力するＯＲ回路、１
３と１４はレギュレータが十分に立ち上がってない時に
コンパレータ５からの出力信号によってＣＰＵ１１から
の制御信号にマスクをかけるためのＡＮＤ回路、１５は
コンパレータ５によりレギュレータの出力電圧レベルの
立ち上がりを検出する回路、Ｒ１、Ｒ２、Ｒ３は電源電
圧を抵抗分割する抵抗、Ｒ４、Ｒ５はレギュレータの出
力電圧を抵抗分割する抵抗である。
Ｕ、１０はＣＰＵ１１に安定した定電圧を供給するレギ
ュレータ、６は基準電圧、４は基準電圧６の電圧レベル
と比較して電源電圧レベルを検出し、ＦＦ７にクロック
信号を出力するコンパレータ、７はコンパレータ４から
のクロック信号のタイミングでレギュレータ１０の制御
信号を出力するＦＦ、８はＣＰＵからの制御信号のタイ
ミングでレギュレータ１０の制御信号を出力するＦＦ、
３は基準電圧６の電圧レベルと比較して電源電圧レベル
を検出し、ＦＦ７、８にリセット信号を出力するコンパ
レータ、５は基準電圧６の電圧レベルと比較してレギュ
レータ１０の出力電圧レベルを検出し、レギュレータ１
０が十分に立ち上がってない時は“Ｌｏｗ”を、十分立
ち上がっている時は“Ｈｉｇｈ”を出力するコンパレー
タ、９はＦＦ７、８からの両方の制御信号でレギュレー
タ１０を制御する信号を出力するＯＲ回路、１２はコン
パレータ３とＣＰＵ１１の両方の制御信号によってＦＦ
７、８にリセットをかける信号を出力するＯＲ回路、１
３と１４はレギュレータが十分に立ち上がってない時に
コンパレータ５からの出力信号によってＣＰＵ１１から
の制御信号にマスクをかけるためのＡＮＤ回路、１５は
コンパレータ５によりレギュレータの出力電圧レベルの
立ち上がりを検出する回路、Ｒ１、Ｒ２、Ｒ３は電源電
圧を抵抗分割する抵抗、Ｒ４、Ｒ５はレギュレータの出
力電圧を抵抗分割する抵抗である。
【００１１】また、図２は電源電圧立ち上がり時の各出
力信号の波形である。以上のように構成された電源制御
装置について、以下にその動作を説明する。電源電圧
（ａ信号）の立ち上がり時、まず、コンパレータ３が電
源電圧１の立ち上がりを検出してｂ信号（Ｈｉｇｈ→Ｌ
ｏｗ）を出力する。その際、レギュレータ１０は立ち上
がっていないので、コンパレータ５の出力ｎ信号は“Ｌ
ｏｗ”であり、ＡＮＤ回路１３、１４によりＣＰＵ１１
からの制御信号（ｆ、ｊ信号）はマスクされているた
め、ＯＲ回路１２は、ｂ信号をそのままｈ信号として出
力し、ＦＦ７、８のリセットが解除される。更にａ信号
が立ち上がると、コンパレータ４がｃ信号（Ｌｏｗ→Ｈ
ｉｇｈ）を出力し、ＦＦ７にクロック信号が送られる。
その時点でａ信号は“Ｈｉｇｈ”レベルに達しているの
で、クロック信号の立ち上がりに反応してｄ信号（Ｌｏ
ｗ→Ｈｉｇｈ）を出力し、レギュレータ１０を起動させ
る。コンパレータ５はレギュレータの立ち上がりを検出
してｎ信号（Ｌｏｗ→Ｈｉｇｈ）を出力する。レギュレ
ータ１０の出力の立ち上がり時にＣＰＵ１１が不安定に
なり制御信号にヒゲ状のスパイクが生じても、ＣＰＵ１
１からの制御信号（ｆ、ｊ信号）は、コンパレータ５の
ｎ信号によりＡＮＤ回路１３、１４によってマスクされ
るので、レギュレータ１０が立ち上がらない限り制御信
号（ｇ、ｋ信号）にヒゲ状のスパイクが生じない。
力信号の波形である。以上のように構成された電源制御
装置について、以下にその動作を説明する。電源電圧
（ａ信号）の立ち上がり時、まず、コンパレータ３が電
源電圧１の立ち上がりを検出してｂ信号（Ｈｉｇｈ→Ｌ
ｏｗ）を出力する。その際、レギュレータ１０は立ち上
がっていないので、コンパレータ５の出力ｎ信号は“Ｌ
ｏｗ”であり、ＡＮＤ回路１３、１４によりＣＰＵ１１
からの制御信号（ｆ、ｊ信号）はマスクされているた
め、ＯＲ回路１２は、ｂ信号をそのままｈ信号として出
力し、ＦＦ７、８のリセットが解除される。更にａ信号
が立ち上がると、コンパレータ４がｃ信号（Ｌｏｗ→Ｈ
ｉｇｈ）を出力し、ＦＦ７にクロック信号が送られる。
その時点でａ信号は“Ｈｉｇｈ”レベルに達しているの
で、クロック信号の立ち上がりに反応してｄ信号（Ｌｏ
ｗ→Ｈｉｇｈ）を出力し、レギュレータ１０を起動させ
る。コンパレータ５はレギュレータの立ち上がりを検出
してｎ信号（Ｌｏｗ→Ｈｉｇｈ）を出力する。レギュレ
ータ１０の出力の立ち上がり時にＣＰＵ１１が不安定に
なり制御信号にヒゲ状のスパイクが生じても、ＣＰＵ１
１からの制御信号（ｆ、ｊ信号）は、コンパレータ５の
ｎ信号によりＡＮＤ回路１３、１４によってマスクされ
るので、レギュレータ１０が立ち上がらない限り制御信
号（ｇ、ｋ信号）にヒゲ状のスパイクが生じない。
【００１２】以上までに、図１の回路構成を例として説
明をしてきたが、レギュレータに入力される制御信号を
生成する回路は、ＣＰＵから出力する制御信号によって
変わってくるため、レギュレータの出力電圧レベルと基
準電圧レベルを比較するコンパレータの出力でＣＰＵか
らの制御信号をマスクする回路なら、ＦＦ、ＡＮＤ回
路、ＯＲ回路などは様々な構成で実現することができ
る。
明をしてきたが、レギュレータに入力される制御信号を
生成する回路は、ＣＰＵから出力する制御信号によって
変わってくるため、レギュレータの出力電圧レベルと基
準電圧レベルを比較するコンパレータの出力でＣＰＵか
らの制御信号をマスクする回路なら、ＦＦ、ＡＮＤ回
路、ＯＲ回路などは様々な構成で実現することができ
る。
【００１３】さらに、供給される電源の立ち上がり時に
制御信号にヒゲ状のスパイクが生じる様な装置の場合で
も同様の不具合が生じる可能性があるので、本電源制御
装置は、ＣＰＵ以外、例えばディジタル・シグナル・プ
ロセッサやフロッピーディスク・コントローラなどの装
置においても有効である事は明らかである。
制御信号にヒゲ状のスパイクが生じる様な装置の場合で
も同様の不具合が生じる可能性があるので、本電源制御
装置は、ＣＰＵ以外、例えばディジタル・シグナル・プ
ロセッサやフロッピーディスク・コントローラなどの装
置においても有効である事は明らかである。
【００１４】
【発明の効果】以上のように本発明の電源装置は、各集
積回路を制御するＣＰＵと、ＣＰＵに安定した定電圧を
供給するレギュレータと、レギュレータの定電圧出力を
ＯＮ／ＯＦＦさせる制御信号を出力するＦＦと、基準電
圧レベルと電源電圧レベルを比較してＦＦのリセットを
解除する制御信号を出力する第１コンパレータと、基準
電圧レベルと電源電圧レベルを比較してＦＦのクロック
信号を発生する第２コンパレータと、基準電圧レベルと
レギュレータの出力電圧レベルを比較して制御信号を出
力する第３コンパレータ回路と、ＣＰＵからの制御信号
をマスクする回路を有することで、ＣＰＵからのヒゲ状
のスパイクにマスクを掛け、レギュレータの誤動作を防
止することができる電源制御装置を実現できるものであ
る。
積回路を制御するＣＰＵと、ＣＰＵに安定した定電圧を
供給するレギュレータと、レギュレータの定電圧出力を
ＯＮ／ＯＦＦさせる制御信号を出力するＦＦと、基準電
圧レベルと電源電圧レベルを比較してＦＦのリセットを
解除する制御信号を出力する第１コンパレータと、基準
電圧レベルと電源電圧レベルを比較してＦＦのクロック
信号を発生する第２コンパレータと、基準電圧レベルと
レギュレータの出力電圧レベルを比較して制御信号を出
力する第３コンパレータ回路と、ＣＰＵからの制御信号
をマスクする回路を有することで、ＣＰＵからのヒゲ状
のスパイクにマスクを掛け、レギュレータの誤動作を防
止することができる電源制御装置を実現できるものであ
る。
【図1】本発明の第1の実施形態における電源制御装置を
示す図
示す図
【図2】本発明の第1の実施形態における各点での動作波
形図
形図
【図3】従来の電源制御装置を示す図
【図4】従来の電源制御装置の各点での動作波形図
【図5】従来の電源制御装置で誤動作した際の各点での
動作波形図
動作波形図
１ 電源 ２ グランド ３ コンパレータ ４ コンパレータ ５ コンパレータ ６ 基準電源 ７ ＦＦ回路 ８ ＦＦ回路 ９ ＯＲ回路 １０ レギュレータ １１ ＣＰＵ １２ ＯＲ回路 １３ ＡＮＤ回路 １４ ＡＮＤ回路 １５ コンパレータ回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B011 DB02 EA08 GG04 MB01 MB11 5B062 HH03 HH08 5G065 AA05 DA06 EA01 GA06 HA04 HA05 JA02 JA07 KA03 LA01 MA04 MA09 NA02 5J039 BB13 KK09 KK10 KK20
Claims (1)
- 【請求項１】各集積回路を制御する中央処理装置と、前
記中央処理装置に安定した定電圧を供給するレギュレー
タと、前記レギュレータの定電圧出力をＯＮ／ＯＦＦさ
せる制御信号を出力するフリップフロップと、基準電圧
レベルと電源電圧レベルを比較して前記フリップフロッ
プのリセットを解除する制御信号を出力する第１のコン
パレータと、基準電圧レベルと電源電圧レベルを比較し
て前記フリップフロップのクロック信号を発生する第２
のコンパレータと、基準電圧レベルと前記レギュレータ
の出力電圧レベルを比較して制御信号を出力する第３の
コンパレータ回路と、前記中央処理装置からの制御信号
をマスクする回路とからなることを特徴とする電源制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000048401A JP2001236147A (ja) | 2000-02-25 | 2000-02-25 | 電源制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000048401A JP2001236147A (ja) | 2000-02-25 | 2000-02-25 | 電源制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001236147A true JP2001236147A (ja) | 2001-08-31 |
Family
ID=18570489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000048401A Pending JP2001236147A (ja) | 2000-02-25 | 2000-02-25 | 電源制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001236147A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020141296A (ja) * | 2019-02-28 | 2020-09-03 | ファナック株式会社 | グリッチ除去回路及び電子装置 |
-
2000
- 2000-02-25 JP JP2000048401A patent/JP2001236147A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020141296A (ja) * | 2019-02-28 | 2020-09-03 | ファナック株式会社 | グリッチ除去回路及び電子装置 |
| JP7074699B2 (ja) | 2019-02-28 | 2022-05-24 | ファナック株式会社 | グリッチ除去回路及び電子装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5111791B2 (ja) | 低電圧検知リセット回路 | |
| JP2004046616A (ja) | 電源回路 | |
| JP2009253779A (ja) | 半導体集積回路装置 | |
| JP2004198335A (ja) | 電圧検出回路 | |
| JP2006338156A (ja) | 定電圧電源回路及び定電圧電源回路の動作制御方法 | |
| JP2001236147A (ja) | 電源制御装置 | |
| EP1148507A2 (en) | Supply voltage detection circuit | |
| JP2004120971A (ja) | 電源装置 | |
| JP2006246367A (ja) | 半導体集積回路及び半導体集積回路のリセット解除方法 | |
| JP3012556B2 (ja) | プロセッサ電源制御方式 | |
| JP2001034347A (ja) | 減過電圧検出回路 | |
| JPH11220871A (ja) | 電源装置 | |
| JP2003223229A (ja) | 安定化電源装置およびそれを用いた電子機器 | |
| JPH11214973A (ja) | リセット回路 | |
| JP2002023865A (ja) | 安定化電源装置及びそれを備えた電子機器 | |
| JP2007156641A (ja) | 電源回路 | |
| JP2541007B2 (ja) | 定電圧検出回路 | |
| JPH0934569A (ja) | レギュレータ回路 | |
| KR200299465Y1 (ko) | 마이크로프로세서의 파워 다운 웨이크 업 회로 | |
| JP2006115130A (ja) | 情報処理装置，及び、半導体集積回路 | |
| JP2024143732A (ja) | コントローラ回路 | |
| JPH03165617A (ja) | 初期時クロック発生回路 | |
| JP2580673B2 (ja) | 電源制御装置 | |
| JPH02201618A (ja) | システムリセット回路 | |
| JP2003318271A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040108 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060621 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061212 |