JP2541007B2 - 定電圧検出回路 - Google Patents
定電圧検出回路Info
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- JP2541007B2 JP2541007B2 JP2271046A JP27104690A JP2541007B2 JP 2541007 B2 JP2541007 B2 JP 2541007B2 JP 2271046 A JP2271046 A JP 2271046A JP 27104690 A JP27104690 A JP 27104690A JP 2541007 B2 JP2541007 B2 JP 2541007B2
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- Japan
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- constant voltage
- voltage detection
- detection circuit
- circuit
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- 238000001514 detection method Methods 0.000 title claims description 30
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 3
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 2
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- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路の定電圧検出回路に関す
る。
る。
従来の定電圧検出回路は、第４図で示すように電源１
とGND2と一定の電圧を検出する定電圧検出回路３とその
検出した結果によってリセットを掛けるリセット発生回
路４より構成されている。第５図は、その特性をグラフ
で表わしたものである。
とGND2と一定の電圧を検出する定電圧検出回路３とその
検出した結果によってリセットを掛けるリセット発生回
路４より構成されている。第５図は、その特性をグラフ
で表わしたものである。
Ｃは電源の立上りとその変動を表現したものでありＡ
点が電源電圧を表わし、Ｂ点が定電圧検出レベルであ
る。その時のRESET信号の発生タイミングで、区間Ｄが
リセットがかかっている期間であり区間Ｅがリセットが
解除され、動作可能な期間である。第６図は他の従来例
であり、これは一定電圧の検出レベルのレファレンス６
をコンパレータ５に印加して検出レベルを外部からある
いは内部で作成し、検出レベルを供給し、定電圧回路を
動作させる。第７図はその特性図である。
点が電源電圧を表わし、Ｂ点が定電圧検出レベルであ
る。その時のRESET信号の発生タイミングで、区間Ｄが
リセットがかかっている期間であり区間Ｅがリセットが
解除され、動作可能な期間である。第６図は他の従来例
であり、これは一定電圧の検出レベルのレファレンス６
をコンパレータ５に印加して検出レベルを外部からある
いは内部で作成し、検出レベルを供給し、定電圧回路を
動作させる。第７図はその特性図である。
このように従来のタイプの定電圧回路では回路定数、
しきい値によって検出レベルが決ってしまうため動作電
圧が広い半導体集積回路で、つまり電源VDD＝5.0V±10
％で動作させるように検出レベルを回路定数で決めて作
り込んでしまうと、電源VDD＝3.0±10％で動作させる
時、定電圧回路が正常動作しない場合がある。
しきい値によって検出レベルが決ってしまうため動作電
圧が広い半導体集積回路で、つまり電源VDD＝5.0V±10
％で動作させるように検出レベルを回路定数で決めて作
り込んでしまうと、電源VDD＝3.0±10％で動作させる
時、定電圧回路が正常動作しない場合がある。
そこで動作電圧範囲が広い、例えばVDD＝2.0V〜6.0V
まで動作可能な半導体集積回路において、そこに内蔵さ
れる定電圧検出回路とリセット発生回路にさらに定電圧
検出回路の動作，非動作を選択することができるフラグ
を内蔵していることを特徴としている。
まで動作可能な半導体集積回路において、そこに内蔵さ
れる定電圧検出回路とリセット発生回路にさらに定電圧
検出回路の動作，非動作を選択することができるフラグ
を内蔵していることを特徴としている。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例であり、電源1,GND2と定
電圧発生回路３とリセット信号発生回路４と該定電圧発
生回路３の動作，非動作を選択するフラグを設定するラ
ッチ７と、該ラッチにデータを設定するデータライン９
とそのデータをラッチに書き込むクロック８より構成さ
れている。
電圧発生回路３とリセット信号発生回路４と該定電圧発
生回路３の動作，非動作を選択するフラグを設定するラ
ッチ７と、該ラッチにデータを設定するデータライン９
とそのデータをラッチに書き込むクロック８より構成さ
れている。
第２図は、第１図のタイミングチャートであり、第２
図の記号は第５図で使用した意味と同じであり、期間Ｆ
は、定電圧回路３を動作状態に設定した期間であり、期
間Ｇはフラグ７に“0"をセットして定電圧回路３を非動
作とした期間である。これにより期間ＦでのレベルＢを
下まわるような電源変動に対しては、RESETが発生し、
期間Ｇにおいては、レベルＢを下まわる電源変動があっ
ても、期間Ｈがその時間であるが、定電圧検出回路３が
動作しないためRESET信号が発生しない。このように定
電圧検出動作，非動作フラグを設定することで、ソフト
ウェアによって定電圧検出回路を使ったり、使わなかっ
たりすることができ、電源電圧が定電圧検出回路のレベ
ルより低い電圧を電源電圧として使用する場合、フラグ
で非動作を設定でき、また外部で定電圧検出回路を構成
し、RESET信号を外部から印加する場合でも、フラグで
非動作状態に設定できる。
図の記号は第５図で使用した意味と同じであり、期間Ｆ
は、定電圧回路３を動作状態に設定した期間であり、期
間Ｇはフラグ７に“0"をセットして定電圧回路３を非動
作とした期間である。これにより期間ＦでのレベルＢを
下まわるような電源変動に対しては、RESETが発生し、
期間Ｇにおいては、レベルＢを下まわる電源変動があっ
ても、期間Ｈがその時間であるが、定電圧検出回路３が
動作しないためRESET信号が発生しない。このように定
電圧検出動作，非動作フラグを設定することで、ソフト
ウェアによって定電圧検出回路を使ったり、使わなかっ
たりすることができ、電源電圧が定電圧検出回路のレベ
ルより低い電圧を電源電圧として使用する場合、フラグ
で非動作を設定でき、また外部で定電圧検出回路を構成
し、RESET信号を外部から印加する場合でも、フラグで
非動作状態に設定できる。
第３図は、フラグの設定をマスクオプション10で設定
できるようにした構成となっている。つまり、１つのア
プリケーションにおいて定電圧検出回路は、使うか，使
わないかで使用中にオン，オフを繰り返すことはないた
めマスクオプションで設定しても有効に利用できる。
できるようにした構成となっている。つまり、１つのア
プリケーションにおいて定電圧検出回路は、使うか，使
わないかで使用中にオン，オフを繰り返すことはないた
めマスクオプションで設定しても有効に利用できる。
以上説明したように、本発明は、定電圧検出回路の動
作，非動作フラグを有することでアプリケーションに合
わせて、自由に、定電圧検出回路を利用，無効とするこ
とができる。
作，非動作フラグを有することでアプリケーションに合
わせて、自由に、定電圧検出回路を利用，無効とするこ
とができる。
第１図は本発明の一実施例図、第２図はその特性図、第
３図は他の実施例図、第４図は従来例図、第５図はその
特性図、第６図は他の従来例図、第７図はその特性図で
ある。 １……電源、２……GND、３……定電圧検出回路、４…
…リセット信号発生回路、５……コンパレータ、６……
レファレンス電圧入力端子、７……定電圧検出回路の動
作，非動作フラグ、８……ラッチへの書き込みクロッ
ク、９……データライン、10……マスクオプション、Ａ
……電源電圧レベル、Ｂ……定電圧検出レベル、Ｃ……
電源変動、Ｄ……リセット期間、Ｅ……動作可能期間、
Ｆ……定電圧検出回路の動作・非動フラグの“動作”期
間、Ｇ……定電圧検出回路の動作・非動フラグの“非動
作”期間、Ｈ……電源電圧が検出レベルを下まわってい
る期間。
３図は他の実施例図、第４図は従来例図、第５図はその
特性図、第６図は他の従来例図、第７図はその特性図で
ある。 １……電源、２……GND、３……定電圧検出回路、４…
…リセット信号発生回路、５……コンパレータ、６……
レファレンス電圧入力端子、７……定電圧検出回路の動
作，非動作フラグ、８……ラッチへの書き込みクロッ
ク、９……データライン、10……マスクオプション、Ａ
……電源電圧レベル、Ｂ……定電圧検出レベル、Ｃ……
電源変動、Ｄ……リセット期間、Ｅ……動作可能期間、
Ｆ……定電圧検出回路の動作・非動フラグの“動作”期
間、Ｇ……定電圧検出回路の動作・非動フラグの“非動
作”期間、Ｈ……電源電圧が検出レベルを下まわってい
る期間。
Claims (1)
- 【請求項１】一定電圧を検出する電圧検出回路と、該回
路により検出した結果でシステムにリセットをかけるリ
セット回路と、前記電圧検出回路の動作，非動作を選択
するフラグとを有することを特徴とする定電圧検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271046A JP2541007B2 (ja) | 1990-10-09 | 1990-10-09 | 定電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271046A JP2541007B2 (ja) | 1990-10-09 | 1990-10-09 | 定電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04149615A JPH04149615A (ja) | 1992-05-22 |
| JP2541007B2 true JP2541007B2 (ja) | 1996-10-09 |
Family
ID=17494653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2271046A Expired - Lifetime JP2541007B2 (ja) | 1990-10-09 | 1990-10-09 | 定電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541007B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7291107B2 (ja) * | 2020-07-22 | 2023-06-14 | 株式会社日立製作所 | 電子計算機、再現試験方法及びプログラム |
-
1990
- 1990-10-09 JP JP2271046A patent/JP2541007B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04149615A (ja) | 1992-05-22 |
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Legal Events
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