KR100266627B1

KR100266627B1 - 파워다운회로

Info

Publication number: KR100266627B1
Application number: KR1019970037499A
Authority: KR
Inventors: 최용환
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-08-06
Filing date: 1997-08-06
Publication date: 2000-09-15
Also published as: KR19990015394A

Abstract

본 발명은 파워다운회로에 관한 것으로, 종래의 파워다운회로는 파워다운 모드로 진입한 후, 다시 정상모드로 복귀하기 위해서는 하드웨어적인 리셋이 필요하게 되어 저장되지 않은 데이터가 손실되는 등 사용 효율이 감소하는 문제점과 아울러 전원에 잡음이 발생한 경우에는 파워다운 모드로의 진입이 불가능하여 잡음이 발생하는 경우 내부회로가 오동작하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 전원전압(EI)과 문턱전압(EREF)을 비교하여 전원전압(EI)에 이상이 있음을 검출하는 전압검출부(10)와; 상기 전압검출부(10)의 출력신호에 따라 파워다운 신호(PD)를 출력하고, 상기 전원전압(EI)에 이상이 없는 경우 다시 정상 모드로 복귀하도록 파워다운 신호(PD)를 반전하여 출력하는 파워다운 제어부(20)와; 상기 파워다운 제어부(20)의 출력신호에 따라 내부 클럭신호를 발생하여 내부회로에 인가하는 클럭발생부(30)로 구성하여 입력전원에 문턱전압을 넘는 잡음이 발생한 경우에도, 내부회로를 파워다운 모드로 동작시키는 것이 가능하며, 잡음이 없는 경우 다시 내부회로를 리셋하여 정상모드로 동작시킴으로써, 잡음에 의한 내부회로의 오동작을 방지하는 효과와 아울러 사용의 편이성을 증가시키는 효과가 있다.

Description

파워다운회로{POWER DOWN CIRCUIT}

본 발명은 파워다운회로에 관한 것으로, 특히 문턱전압 이상의 전압이 인가되는 경우 파워다운 모드로 진입하여 씨피유의 코어를 보호하고, 소정시간이 경과하면 다시 정상모드로 복귀함으로써 외부의 잡음에 대해 디지털 회로를 보호하는데 적당하도록 한 파워다운회로에 관한 것이다.

일반적으로, 파워다운회로는 공급되는 전원에 이상이 발생하여 그 이상이 발생한 값이 디지털 회로의 문턱전압값 이상일 때 또는 외부에서 디지털 회로의 전원을 차단하거나 사용자의 요구에 따라 파워다운 모드로 진입할 때, 레지스터에 저장된 파워다운 신호를 출력하여 클럭 발생기의 클럭신호가 씨피유 코어나 주변 회로에 공급되는 것을 차단시킨다. 이와 같은 동작으로 데이터 메모리와 내부 레지스터의 데이터는 백업이 되면서 아무런 동작을 하지 않는 파워다운 모드로 진입하게 된다. 이때의 소비전류는 정상상태의 약 10%정도이며, 다시 정상 모드로 복귀하기 위해서는 하드웨어적인 리셋이 있어야 한다. 이러한 동작으로 전원의 변화에 대해 데이터와 디지털 회로를 보호하며, 이와 같은 종래 파워다운회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 파워다운회로의 블록도로서, 이에 도시한 바와 같이 외부 클럭신호를 발생하는 제 1클럭발생부(1)와; 상기 제 1클럭발생부(1)에서 발생한 외부 클럭신호와 레지스터(도면생략)에 저장된 파워다운신호(PD)를 인가 받아 낸드조합하여 출력하는 낸드게이트(NAND1)와; 상기 낸드게이트(NAND1)의 출력신호를 입력받아 소정의 내부 클럭신호를 발생하는 제 2클럭발생부(2)로 구성된다.

이하, 상기와 같이 구성된 종래 파워다운회로의 동작을 설명한다.

먼저, 전원이 안정적으로 인가되고, 사용자의 파워다운 모드로의 진입 명령이 없으면, 파워다운신호(PD)는 고전위로 인가되고, 제 1클럭발생부(1)에서 발생한 클럭신호와 상기 파워다운신호(PD)를 인가 받은 낸드게이트(NAND1)는 상기 제 1클럭발생부(1)의 클럭신호를 반전하여 출력한다.

그 다음, 상기 낸드게이트(NAND1)의 출력신호를 인가 받은 제 2클럭발생부(2)는 소정의 클럭신호를 발생하여 인터럽트발생부(3), 씨피유 코어(4) 등의 회로에 클럭신호를 인가하게 된다.

그 다음, 전원에 이상이 발생하거나, 사용자의 파워다운 모드 진입명령이 있으면, 상기 파워다운신호(PD)는 저전위로 인가되고 낸드게이트(NAND1)의 출력신호는 제 1클럭발생부(1)의 클럭신호에 관계없이 항상 고전위로 출력되며, 이를 인가 받은 제 2클럭발생부(2)는 클럭신호를 발생하지 않게 되며, 인터럽트발생부(3)와 씨피유 코어(4) 등의 회로는 클럭신호가 입력되지 않아 동작하지 않게 된다.

이와 같이 종래의 파워다운회로는 전원에 이상이 발생한 경우, 내부회로를 동작시키는 클럭신호를 발생하지 않게 하여 내부회로를 보호하였다.

그러나, 상기와 같이 종래의 파워다운회로는 파워다운 모드로 진입한 후, 다시 정상모드로 복귀하기 위해서는 하드웨어적인 리셋이 필요하게 되어 저장되지 않은 데이터가 손실되는 등 사용 효율이 감소하는 문제점과 아울러 전원에 잡음이 발생한 경우에는 파워다운 모드로의 진입이 불가능하여 잡음이 발생하는 경우 내부회로가 오동작하는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 전원에 잡음이 발생하는 경우에도 파워다운 모드로 진입하여 내부회로를 보호하며, 다시 정상 전원이 입력되는 경우 정상 모드로 내부회로를 동작시키는 파워다운회로의 제공에 그 목적이 있다.

도1은 종래 파워다운회로의 블록도.

도2는 본 발명 파워다운회로의 블록도.

도3은 도2의 상세 회로도.

도4는 도3에 있어서, 주요부분 파형도.

***도면의 주요 부분에 대한 부호의 설명***

10:전압검출부 20:파워다운 제어부

21,22:지연부 30:클럭발생부

31:클럭발생기

이와 같은 목적은 인가되는 전원전압과 문턱전압을 비교하여 전원전압에 이상이 있음을 검출하는 전압검출수단과; 상기 전압검출수단의 출력신호에 따라 파워다운 신호를 출력하고, 상기 전원전압에 이상이 없는 경우 다시 정상 모드로 복귀하도록 리셋신호를 출력하는 파워다운 제어수단과; 상기 파워다운 제어수단의 파워다운 신호에 따라 내부 클럭신호를 발생하여 내부회로에 인가하여 내부회로를 파워다운 모드 또는 정상모드로 동작시키는 클럭발생수단으로 구성하여 인가되는 전원전압에 실린 잡음이 문턱전압 이상의 값이 되는 경우, 파워다운 신호를 출력하여 내부회로를 보호하고, 소정시간이 경과한 후에 다시 내부회로를 리셋하고, 클럭신호를 정상적으로 인가하여 내부회로를 정상 모드로 복귀시킴으로써 달성되는 것으로 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2에 도시한 바와 같이 전원전압(EI)과 문턱전압(EREF)을 비교하여 전원전압(EI)에 이상이 있음을 검출하는 전압검출부(10)와; 상기 전압검출부(10)의 출력신호에 따라 파워다운 신호(PD)를 출력하고, 상기 전원전압(EI)에 이상이 없는 경우 다시 정상 모드로 복귀하도록 파워다운 신호(PD)를 반전하여 출력하는 파워다운 제어부(20)와; 상기 파워다운 제어부(20)의 출력신호에 따라 내부 클럭신호를 발생하여 내부회로에 인가하는 클럭발생부(30)로 구성된다.

도3은 도2의 상세회로도로서, 이에 도시한 바와 같이 상기 전압검출부(10)는 캐패시터(C1) 및 저항(R1)을 통해 인가되는 전원전압(EI)과 저항(R2)을 통해 인가되는 문턱전압(EREF)을 부입력단(-)에 입력받고, 정입력단(+)이 접지된 연산증폭기(OP1)로 구성된다.

상기 파워다운 제어부(20)는 상기 전압검출부(10)의 출력신호를 지연하여 출력하는 지연부(21)와; 상기 지연부(21)의 출력신호와 상기 전압검출부(10)의 출력신호를 입력받아 낸드조합하여 출력하는 낸드게이트(NAND1)와; 상기 낸드게이트(NAND1)의 출력신호를 클럭입력단(CK)에 입력받아 입력단자(T)에 입력되는 전원전압(VCC)을 파워다운 신호(PD)로 하여 출력하는 티플립플롭(TFF1)과; 상기 지연부(21)의 출력신호를 반전하는 인버터(INV1)와; 클럭신호(CLK)에 따라 상기 인버터(INV1)의 출력신호를 래치하여 출력하는 디플립플롭(DFF4)과; 상기 디플립플롭(DFF4)의 출력신호를 클럭입력단(CK)에 입력받고, 데이터 입력단(D)에 상기 인버터(INV1)의 출력신호를 입력받아 래치하여 정출력단(Q) 및 부출력단(

)에서 서로다른 출력 신호를 출력하는 디플립플롭(DFF5)과; 상기 인버터(INV1)의 출력신호를 소정시간 지연하는 지연부(22)와; 상기 지연부(22)의 출력신호를 클럭입력단(CK)에 입력받고, 상기 디플립플롭(DFF5)의 정출력단(Q)의 출력신호를 데이터 입력단(D)에 입력받아 래치하여 출력하는 디플립플롭(DFF6)과; 상기 디플립플롭(DFF6)의 출력신호와 상기 디플립플롭(DFF5)의 부출력단(

)의 출력신호를 오아조합하여 출력하는 오아게이트(OR1)와; 상기 클럭신호(CLK)에 따라 상기 오아게이트(OR1)의 출력신호를 래치하여 코어 리셋신호(CRST)로 하여 출력하는 디플립플롭(DFF7)으로 구성된다.

상기 지연부(21)는 클럭신호(CLK)에 따라 상기 전압검출부(10)의 출력신호를 래치하여 출력하는 디플립플롭(DFF1)과; 클럭신호(CLK)에 따라 상기 디플립플롭(DFF1)의 출력신호를 래치하여 출력하는 디플립플롭(DFF2)과; 클럭신호(CLK)에 따라 상기 디플립플롭(DFF2)의 출력신호를 래치하여 출력하는 디플립플롭(DFF3)으로 구성된다.

상기 지연부(22)는 클럭신호(CLK)에 따라 상기 인버터(INV1)의 출력신호를 래치하여 출력하는 디플립플롭(DFF8)과; 클럭신호(CLK)에 따라 상기 디플립플롭(DFF8)의 출력신호를 래치하여 출력하는 디플립플롭(DFF9)과; 클럭신호(CLK)에 따라 상기 디플립플롭(DFF9)의 출력신호를 래치하여 출력하는 디플립플롭(DFF10)으로 구성된다.

상기 클럭발생부(30)는 상기 파워다운 신호(PD)와 내부클럭신호(ICLK)를 낸드조합하여 출력하는 낸드게이트(NAND2)와; 상기 낸드게이트(NAND2)의 출력신호에 따라 클럭을 발생하는 클럭발생기(31)로 구성된다.

이하, 상기와 같이 구성된 본 발명 파워다운회로의 동작을 설명한다.

먼저, 도4의 (a)에 도시한 바와 같이 전원(EI)에 잡음이 발생하여 인가되는 경우, 전원(EI)의 교류성분 만이 캐패시터(C1)를 통과하고, 그 값이 문턱전압(EREF)보다 큰 값일 경우, 도4의 (b)에 도시한 바와 같이 연산증폭기(OP1)의 출력신호는 저전위로 출력된다.

그 다음, 상기 연산증폭기(OP1)의 출력신호를 외부 클럭신호(CLK)에 동기를 맞춰 래치하여 출력하는 디플립플롭(DFF1)과, 그 디플립플롭(DFF1)의 출력신호를 외부 클럭신호(CLK)에 따라 래치하여 출력하는 디플립플롭(DFF2)과, 그 디플립플롭(DFF2)의 출력신호를 외부 클럭신호(CLK)에 따라 래치하여 출력하는 디플립플롭(DFF3)으로 구성되는 지연부(21)에 의해 상기 연산증폭기(OP1)는 출력신호는 도4의 (d)에 도시한 바와 같이 클럭신호(CLK)의 3주기만큼 지연된다.

그 다음, 상기 지연부(21)의 출력신호와 연산증폭기(OP1)의 출력신호를 입력받아 낸드조합하여 출력하는 낸드게이트(NAND1)의 출력신호를 클럭입력단(CK)에 입력받고, 입력단(T)에 전원전압(VCC)을 인가 받은 티플립플롭(TFF1)은 도4의 (e)에 도시한 바와 같이 상기 낸드게이트(NAND1)의 출력신호의 고전위구간인 연산증폭기(OP1)의 출력신호중 저전위 구간과, 지연부(21)의 출력신호의 저전위 구간의 사이에서 전원전압(VCC)을 출력하게 된다.

그 다음, 상기 지연부(21)의 출력신호는 인버터(INV1)를 통해 반전되어, 두 디플립플롭(DFF4,DFF5)의 데이터 입력단(D)에 입력되고, 지연부(22)에 입력된다.

이때, 디플립플롭(DFF4)은 클럭신호(CLK)에 따라 상기 인버터(INV1)의 출력신호를 래치하여 도4의 (f)에 도시한 바와 같은 출력신호를 출력하게 되며, 이 출력신호는 다시 디플립플롭(DFF5)의 클럭입력단(CK)에 입력되고, 디플립플롭(DFF5)은 상기 디플립플롭(DFF4)의 출력신호에 따라 상기 인버터(INV1)의 출력신호를 래치하여 서로다른 두 출력신호 각각을 서로 다른 출력단자(Q,

)를 통해 출력한다. 출력단자(

)를 통해 출력되는 출력신호는 도4의 (g)에 도시한 바와 같고, 출력단자(Q)를 통해 출력되는 출력신호는 이를 반전한 파형을 갖는다.

또한, 지연부(22)는 상기 지연부(21)와 동일하게 세 개의 디플립플롭(DFF8~DFF10)을 통해 상기 인버터(INV1)의 출력신호를 외부 클럭신호의 3주기만큼 지연하여 출력한다.

그 다음, 디플립플롭(DFF6)은 상기 디플립플롭(DFF5)의 출력단자(Q)에서 출력되는 출력신호를 데이터 입력단(D)에 입력받고, 클럭입력단(CK)에 입력되는 상기 지연부(22)의 출력신호에 따라 도4의 (h)에 도시한 바와 같은 출력신호를 출력한다.

그 다음, 상기 디플립플롭(DFF6)의 출력신호와 디플립플롭(DFF5)의 출력단자(

)에서 출력되는 출력신호를 인가 받은 오아게이트(OR1)는 상기 입력되는 두 신호의 공통된 저전위 구간에서 저전위구간을 갖는 출력신호를 출력한다.

그 다음, 상기 오아게이트(OR1)의 출력신호를 그 데이터 입력단에 입력받은 디플립플롭(DFF7)은 상기 외부 클럭신호(CLK)에 따라 데이터 입력단에 입력된 오아게이트(OR1)의 출력신호를 래치하여 도4의 (i)에 도시한 바와 같은 출력신호를 출력한다.

그리고, 상기 티플립플롭(TFF1)의 출력신호는 낸드게이트(NAND2)에서 내부클럭신호와 낸드조합되어 출력되며, 클럭발생기(31)에 인가되고, 클럭발생기(31)는 도4의 (j)에 도시한 바와 같이 상기 티플립플롭(TFF1)의 출력신호인 파워다운 신호(PD)의 고전위구간에서 고전위를 출력하며, 나머지 구간에서는 상기 클럭신호와 동일한 출력을 하는 클럭신호를 출력한다.

이와 같은 클럭발생부(30)의 클럭신호와 파워다운 제어부(20)의 출력신호를 입력받은 내부회로는 상기 클럭발생부(30)의 클럭신호중 긴 고전위 구간동안 파워다운 모드로 동작하며, 상기 파워다운 제어부(20)에 구비된 디플립플롭(DFF7)의 출력신호의 저전위신호 인가시 리셋되어 다시 정상모드에서 동작하게 된다.

상기한 바와 같이 본 발명은 입력전원에 문턱전압을 넘는 잡음이 발생한 경우에도, 내부회로를 파워다운 모드로 동작시키는 것이 가능하며, 잡음이 없는 경우 다시 내부회로를 리셋하여 정상모드로 동작시킴으로써, 잡음에 의한 내부회로의 오동작을 방지하는 효과와 아울러 사용의 편이성을 증가시키는 효과가 있다.

Claims

캐패시터(C1) 및 저항(R1)을 통해 인가되는 전원전압(EI)과 저항(R2)을 통해 인가되는 문턱전압(EREF)을 각각 부입력단(-)에 입력받고, 정입력단(+)이 접지된 연산증폭기(OP1)를 구비하여 인가되는 전원전압(EI)과 문턱전압(EREF)의 비교를 통해 전원전압(EI)의 이상 유무를 검출하여 출력하는 전압검출부(10)와; 상기 전압검출부(10)의 출력신호에 따라 파워다운 신호(PD)를 출력하고, 상기 전원전압(EI)에 이상이 없는 경우 다시 정상 모드로 복귀하도록 파워다운 신호(PD)를 반전하여 출력하는 파워다운 제어부(20)와; 상기 파워다운 제어부(20)의 출력신호에 따라 내부 클럭신호를 발생하여 내부회로에 인가하는 클럭발생부(30)로 구성하여 된 것을 특징으로 하는 파워다운회로.
제 1항에 있어서, 상기 파워다운 제어부(20)는 상기 전압검출부(10)의 출력신호를 지연하여 출력하는 지연부(21)와; 상기 지연부(21)의 출력신호와 상기 전압검출부(10)의 출력신호를 입력받아 낸드조합하여 출력하는 낸드게이트(NAND1)와; 상기 낸드게이트(NAND1)의 출력신호를 클럭입력단(CK)에 입력받아 입력단자(T)에 입력되는 전원전압(VCC)을 파워다운 신호(PD)로 하여 출력하는 티플립플롭(TFF1)과; 상기 지연부(21)의 출력신호를 반전하는 인버터(INV1)와; 클럭신호(CLK)에 따라 상기 인버터(INV1)의 출력신호를 래치하여 출력하는 디플립플롭(DFF4)과; 상기 디플립플롭(DFF4)의 출력신호를 클럭입력단(CK)에 입력받고, 데이터 입력단(D)에 상기 인버터(INV1)의 출력신호를 입력받아 래치하여 정출력단(Q) 및 부출력단(
)에서 서로다른 출력 신호를 출력하는 디플립플롭(DFF5)과; 상기 인버터(INV1)의 출력신호를 소정시간 지연하는 지연부(22)와; 상기 지연부(22)의 출력신호를 클럭입력단(CK)에 입력받고, 상기 디플립플롭(DFF5)의 정출력단(Q)의 출력신호를 데이터 입력단(D)에 입력받아 래치하여 출력하는 디플립플롭(DFF6)과; 상기 디플립플롭(DFF6)의 출력신호와 상기 디플립플롭(DFF5)의 부출력단(
)의 출력신호를 오아조합하여 출력하는 오아게이트(OR1)와; 상기 클럭신호(CLK)에 따라 상기 오아게이트(OR1)의 출력신호를 래치하여 코어 리셋신호(CRST)로 하여 출력하는 디플립플롭(DFF7)으로 구성하여 된 것을 특징으로 하는 파워다운회로.
제 2항에 있어서, 상기 지연부(21)는 클럭신호(CLK)에 따라 상기 전압검출부(10)의 출력신호를 래치하여 출력하는 디플립플롭(DFF1)과; 클럭신호(CLK)에 따라 상기 디플립플롭(DFF1)의 출력신호를 래치하여 출력하는 디플립플롭(DFF2)과; 클럭신호(CLK)에 따라 상기 디플립플롭(DFF2)의 출력신호를 래치하여 출력하는 디플립플롭(DFF3)으로 구성하여 된 것을 특징으로 하는 파워다운회로.
제 2항에 있어서, 상기 지연부(22)는 클럭신호(CLK)에 따라 상기 인버터(INV1)의 출력신호를 래치하여 출력하는 디플립플롭(DFF8)과; 클럭신호(CLK)에 따라 상기 디플립플롭(DFF8)의 출력신호를 래치하여 출력하는 디플립플롭(DFF9)과; 클럭신호(CLK)에 따라 상기 디플립플롭(DFF9)의 출력신호를 래치하여 출력하는 디플립플롭(DFF10)으로 구성하여 된 것을 특징으로 하는 파워다운회로.
제 1항에 있어서, 상기 클럭발생부(30)는 상기 파워다운 신호(PD)와 내부클럭신호(ICLK)를 낸드조합하여 출력하는 낸드게이트(NAND2)와; 상기 낸드게이트(NAND2)의 출력신호에 따라 클럭신호를 발생하는 클럭발생기(31)로 구성하여 된 것을 특징으로 하는 파워다운회로.