KR100231810B1 - 클럭 신호를 동적으로 발생하는 회로 및 방법 - Google Patents

클럭 신호를 동적으로 발생하는 회로 및 방법 Download PDF

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Abstract

클럭 발생기(30)는 고주파 혹은 저주파 발진기에 응답하여 시스템 클럭을 동적으로 발생한다. 증폭된 발진 입력은 멀티플렉서(62), 분할 체인(56) 및, 비교회로(58, 60)의 제1입력에 공급된다. 분할기(56)는 발진 입력 주파수를 분할하여 분할된 입력을 멀티플렉서(62)의 제2입력에 공급한다 비교 회로(58, 60)는 상기 입력 주파수를 기준 주파수와 비교하여, 상기 입력 주파수가 하이(high)인지 로(low)인지를 결정한다. 상기 입력 주파수가 로이라면, 멀티플렉서(62)는 인에이블되어 상기 시스템 클럭으로서 상기 발진 입력을 제공한다. 부가적으로, 비교 회로(58, 60)는 증폭기(50)를 인에이블시키기 위한 제어 신호를 제공하여, 상기 입력 주파수에 따라서 고이득 인수 혹은 저이득 인수를 이용하여, 상기 발진 입력을 증폭한다

Description

클럭 신호를 동적으로 발생하는 회로 및 방법
제1도는 본 발명의 한 실시예에 따른 집적 회로 데이터 프로세서를 설명하는 블록도.
제2도는 제1도의 데이터 프로세서의 클럭 발생기를 설명하는 부분 블록도.
제3도는 제2도의 클럭 발생기의 발진 발생 및 증폭기(an oscillator generator and amplifier)를 설명하는 부분 블록도.
제4도는 제3도의 발진 발생 및 증폭기의 증폭기를 설명하는 회로도.
제5도는 제3도의 발진 발생 및 증폭기의 제1클럭 발생 동작을 설명하는 타이밍도.
제6도는 제3도의 발진 발생 및 증폭기의 제2클럭 발생 동작을 설명하는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 데이터 프로세서 11 : 수정 발진기
14 : 타이머 회로 20 : 직렬 인터페이스
38 : 위상 비교기 48 : 분할기
58 : 클럭 제어회로 62 : 멀티플렉서
본 발명의 일반적으로 말하면, 데이타 프로세싱 시스템, 보다 구체적으로 는, 데이터 프로세싱 시스템내의 클럭 발생기에 관한 것이다.
위상 고정 루크(phase lock loop) 회로는 소정의 안정된 주파수들을 갖는 안정한 클럭 신호를 제공하는 클럭 발생기로서 선행 기술에서 잘 알려져 있다. 각 주파수의 안정성은 반복 처리(an interative process)의 결과로서 주어지는데, 이 반복 처리는 위상 고정 루프 회로의 출력을 통상적으로 수정 발진기에 의해 제공된 입력 신호와 비교함에 있어 피드백 경로를 이용한다. 공지 기술을 보다 개선시키기 위하여 여러 가지 변형된 위상 고정 루프가 개발되어 왔다. 예를들어, 미국특허 제4,931,748호는 수정 발진기에 의해 공급되는 입력 신호가 더 이상 존재하지 않을때를 결정하는 회로 및 방법을 제공한다. 만일, 위상 고정 루프 회로의 발진기 입력이 검출되지 않는다면, 특별한 기준 신호가 제공되어 위상 고정 루프 회로를 인에이블함으로써 안정된 클럭 신호를 계속적으로 공급한다.
위상 고정 루프 회로가 실제로 개선되기는 하였지만, 몇몇 기본적인 한계가 여전히 존재한다 예를들어, 시스템 시동후의 안정된 신호를 제공하는 위상 고정 루프 회로에 필요한 시간 간격 혹은 고정 시간이, 발진기 입력 신호의 진폭과 주파수의 모두에 의해 제한된다. 저주파수의 발진기 입력 신호는 통상적으로 검출할 수 있는 진폭을 갖는 신호흘 제공하는데 더욱 많은 시간을 필요로 한다. 그래서, 보다 많은 시간이 지나야만 발진기가 안정된 신호를 제공할 수 있다. 32킬로헤르쯔의 주파수를 갖는 발진기가 사용되는 경우, 안정된 시스템 클럭을 제공하는데 최대 몇초정도의 고정 시간이 필요할 수도 있다. 많은 용도에 있어서, 이 정도의 지연은 허용할 수 없다. 발진기는 고정 시간을 허용 가능한 주기까지 감소시키는데 사용될 수도 있다. 그러나, 고주파수의 발진기가 사용될 때, 전체 시스템의 전력 소비는 증가된다.
그래서, 저주파수 발진기에 대한 고정 시간을 감소시키면서도 최소 전력을 사용하는 위상 고정 루프에 대한 필요성이 있다. 부가적으로, 사용자는 단일 입력 주파수에 제한 받아서는 안되고, 상기 위상 고정 루프 회로가 구현되는 시스템의 용도에 따라, 다수의 주파수중의 하나를 이용할 수 있는 융통성이 사용자에게 제공 되어야 한다. 예를들어, 사용자는 비교적 적은 전력을 소비할것인지, 혹은 외부 발진기에 대한 고정 시간을 감소할것인지, 아니면 둘다 할것인지를 선택할 수도 있다.
앞서 언급된 오구는 본 발명에 의해 충족된다. 띠리사. 한 유형으로서, 제1주파수의 제1기준 신호와 제2주파수의 제2기준 신호를 수신하는 집적 회로 클럭 신호 발생기가 제공된다. 집적 회로 클럭 신호 발생기는 제1클럭 신호를 제공한다. 집적 회로 클럭 신호 발생기는 제1기준 신호를 수신하고 증폭하여 증폭된 신호를 제공하는 증폭기를 구비한다. 제1논리 회로는 증폭기에 접속되어 증폭된 신호를 처리함으로써 제3의 주파수를 갖는 제2클럭 신호를 제공한다. 상기집적 회로 클럭 신호 발생기는 또한 제어 회로도 포함한다. 제어 회로는 제2기준 신호를 수신하는 제1입력과, 증폭된 신호를 수신하는 제2입력을 갖는다. 제어 회로는 각각의 증폭된 신호와 제2기준 신호를 처리하여 제1제어 신호를 제공한다. 상기 제1제어 신호에 응답아여 제1주파수 혹은 제3주파수의 제1클럭 신호를 발상한다.
상기한 바, 그리고 다른 특징 및 장점들은 첨부 도면과 관련하여 후술의 상세한 설명을 읽으면 보다 명확하게 이해될 것이다. 첨부 도면에서는 본 발명의 유일한 형태를 제시하고자 함이 아니라는 사실을 주지하여야 한다.
본 발명의 적은 전력을 소비하면서도 빠른 고정 시간을 제공하는 위상 고정 루프(phase lock loop) 회로와 그 동작 방법을 제공한다. 부가적으로, 여기 설명된 클럭 발생기는 사용자가 각기 다른 주파수를 제공하는 다수의 발진기중의 하나를 사용하여 소정의 시스템 클럭 신호를 끌어내도록 한다. 본 발명은 사용자가 상기 위상 고정 루프 회로의 입력에 다른 발진기를 간단히 설치할 수 있도록 허용하고, 부가적인 소프트웨어 혹은 하드웨어 제어 신호 입력을 요구하지 않는다. 그래서 사용자에게는 특히 융통성이 있는(flexible) 위상 고정 루프 회로가 제공되는데, 이 위상 고정 루프 회로는 발진기 입력 주파수를 동적으로 결정하고, 상기 발진기 입력인 주파수에 따라 최소량의 전력 소비로 시스템 클럭 신호를 제공한다.
“어써트(assert)”, “니게이트(negate)” 및 이 용어들의 다양한 숙어 형태의 용어는 “액티브 하이(active high)”와 “액티브 로(active low)”인 논리 신호와 혼합해서 다룰 때 혼돈을 피하기 위해 사용한다. “어써트(assert)”는 논리 신호 혹은 레지스터 비트가 액티브 상태 혹은 논리적으로 참인 상태로 되는 것을 의미하는데 사용된다. “니게이트(Negate)”는 논리 신호 혹은 레지스터 비트가 인액티브(inactive)한 상태 혹은 논리적으로 거짓인 상태로 되는 것을 의미하는데 사용된다.
제1도는 여기서 설명된 클럭 발생 회로가 사용될 수도 있는 한 실시예를 나타낸다. 이 실시예에서, 클럭 발생 회로는 시스템 클럭을 집적 회로 데이터 프로세서(10)에 공급한다. 데이터 프로세서(10)는 일반적으로 수정 발진기(11), 시스템 집적 모듈(SIM(12)), 타이머 회로(14), 중앙 처리 장치(CPU (16)), 기억 회로(18), 직력 인터페이스(20) 및, 내부 모듈 버스(IMB(24))를 포함한다. SIM(12), 타이머 회로(14), CPU(16), 기억 회로(18) 및, 직렬 인터페이스(20)는 각각 IMB(24)에 양방향으로 접속되어 다수의 주소, 데이터 및, 제어 신호를 전달한다. 부가적으로, 기억 회로(18)는 타이머 회로(14)에 양방향으로 접속되어 데이터 및 제어 신호 정보를 전달한다. 직렬 인터페이스(20)는 다수의 직렬 입력/출력(I/O)핀들을 통해 외부 데이터 프로세서(도시않됨)에 양방향으로 접속되어 제1다수의 외부 정보를 받는다. 유사하게, 타이머 회로(14) 및 SIM(12)은 둘다 다수의 타이머 핀들과 다수의 외부 버스 핀들을 통해 외부 장치 (도시않됨)에 양방향으로 각각 접속된다. SIM(12)도 역시 VDD신호 및 VDDSYN신호를 수신하여 데이터 프로세서(10)에 전력을 각각 공급한다. 수정 발진기(11)는 SIM(12)으로부터 “XTAL”로 표시된 신호를 수신하고, “EXTAL”로 표시된 신호를 SIM(12)에 공급한다.
동작중에, SIM(12)은 올바른 기능을 하도록 데이터 프로세서(10)와, 다수의 외부 버스 핀들에 접속된 모든 주변 장치 양쪽 모두에게 필요한 다수의 클럭 신호를 발생한다. 상기 VDDSYN신호는 개별적으로 전력 공급을 SIM(12)내의 클럭 발생기에 공급하는데 사용되어 잡음과 간섭 문제가 감소한다. 1990년 텍사스, 오스틴의 모토로라 인코포레이티드사에서 발간된 MC68332 유저스 매뉴얼(User′s Manual)′의 제4장은 SIM(12)에 의해 수행되는 통상적인 기능의 일부를 설명하고 있다. 그러나, MC68332 유저스 매뉴얼은 여기서 설명된 SIM(12)의 특별한 기능을 설명하지는 않는다.
제2도는 제1도의 데이터 프로세서(10)의 클럭 발생기(30)를 부분 블럭도 형태로 설명한다. 앞서 언급한대로, 본 회로는 SIM(12)내에 위치한다. 클럭 발생기는(30)는 통상적으로 분할 체인(divide chain(32)), 프리스케일러(prescaler(34)), 수정 및 림프 모드 손실 제어 회로(Loss of Crystal and Limp Mode Control circuit(36)), 위상 비교기(38), 발진 발생 및 증폭기(Oscillator generator and amplifiler(40)), 챠지 펌프(charge pump) 및 필터(42), 캐패시터(44) 및, 전압 제어 발진기(VCO(46))를 포함한다.
동작중에, EXTAL 신호는 발진 발생 및 증폭기(40)의 입력에 공급된다. 부가적으로, XTAL 신호는 수정 발진기(11)로 출력된다. XTAL 신호의 발생은 본 기술 분야의 전문가에게 주지되어 있다. 발진 발생 및 증폭기(40)는, “파워 온 리셋(Power On Reset(POR)) ”신호, “시스템 리셋” 신호 및 “시스템 클럭” 신호 각각에 응답하여, 위상 비교기(38)의 제1입력에 “기준 클럭(REFERENCE CLOCK)” 신호를 공급하는데, 이에 대해서는 아래에 좀더 상세히 설명하겠다. 상기 기준 클럭 신호는 수정 및 림프 모드 손실 제어 회로(36)의 입력에도 역시 공급된다. POR 및 시스템 리셋 신호는 발진 발생 및 증폭기 회로(40)에 제1및 제2제어 입력을 각각 공급한다. POR 및 시스템 리셋 신호는 모두 데이터 프로세서(10)가 전력 소비가 늘어나거나 리셋될 때 어써트된다. POR신호는 시스템 시동 혹은 리셋에서 짧은 시간 주기동안만 어써트되는데 반하여, 상기 시스템 리셋 신호는 절절한 시스템 동작을 보장하기 위해 긴 시간 주기동안 어써트된다. 부가적으로 상기 시스템 리셋 신호는 데이터 프로세서(10)가 리셋되어야 함을 사용자가 결정하는 동작동안 임의의 시점에서 데이터 프로세서(10)의 사용자에 의해 어써트될 수도 있다.
분할 체인(Divide chain(32))은 “분할 출력(DIVIDE OUT)” 신호를 위상 비교기(38)의 제2입력에 공급한다. 위상 비교기(38)는 분할 출력과 기준 클럭 각각의 주파수를 비교하여, “위상 에러” 신호를 챠지 펌프 및 필터(42)의 입력에 공급한다.
수정 및 림프 모드 손실 제어 회로(loss of crystal and limp mode control(36))는 “필터 인에이블(FILTER ENABLE)” 신호와 “림프 모드 인에이블(LIMP MODE ENABLE)” 신호를 챠지 펌프 및 필터(42)의 제1및 제2제어 입력에 공급한다. 기본적으로, 수정 및 림프 모드 손실 제어 회로(36)는 EXTAL신호가 클럭 발생기(30)에 더 이상 공급되지 않고, 특정한 클럭 신호가 클럭 발생기(30)를 인에이블하도록 공급되어 시스템 클럭 신호를 계속 제공하는 때는 나타낸다. 미국 특허 제4,931,748호는 수정 및 림프 모드 손실 제어 회로(36)의 구현을 좀더 상세히 밝히고 있으며, 본 발명은 이것을 참조한다.
상기 필터 인에이블 신호가 어써트된다면, 챠지 펌프 및 필터(42)는 상기 위상 에러 신호를 필터링하고, 이 필터링된 출력을 제1전압 레벨로 VCO(46)에 공급한다. 유사하게, 만일 림프 모드 인에이블 신호가 어써트된다면, 챠지 펌프 및 필터(42)내의 제1논리 회로(도시되지 않음)는 안정된 제2전압 레벨을 VCO(46) 에 공급하기 위해 캐패시터(44)를 충전 및 방전시킨다. 필터 인에이블 혹은 림프 모드 인에이블 신호 둘중 하나가 어써트될 때, 챠지 펌프 및 필터(42)내의 캐패시터(44) 및 저항기(도시 않됨)는 RC 필터 회로를 제공하는 역할을 한다. 이 RC 필터회로는 VCO(46)에 공급된 상기 출력이 안정되고 위상 에러 신호에 과도 현상을 나타내지 않도록 보장한다 부가적으로, 청구된 본 발명의 구현에서 필터 인에이블 및 림프 모드 인에이블 신호는 동시에 어써트되지 않을 수도 있다. 캐패시터(44)의 충전과 방전에 필요한 회로는 본 기술에 있어서 통상의 지식을 가진 자에게 잘 알려져 있으므로, 여기서 상세히 설명하지는 않는다.
필터링된 출력 혹은 림프 모드 주파수중 하나를 받는 즉시, VCO(46)은 시스템 클럭 신호를 데이터 프로세서(10)내의 외부회로에 공급하고, 다수의 외부 버스핀에 접속된 다수의 주변 장치에 공급한다. 상기 시스템 클럭 신호의 주파수는 VCO(46) 입력의 전압 레벨에 의해 결정된다. 예를들어, 기준 클럭 신호의 주파수가 분할 출력 신호의 주파수보다 크다는 것을 나타내는 위상 에러 신호를 가정하자. 그 위상 에러 신호가 필터링되어 VCO(46)에 공급될 때, VCO(46)는 시스템 클럭 신호의 주파수를 증가시킬 것이다. 그후, 이 시스템 클럭 신호는 프리스케일러(34)에 의해 척도화(scale)되고, 분할 체인(32)에 의해 저주파수로 분할되어, 기준 클럭 신호의 주파수와 매칭(match)하게 된다. 유사하게, 기준 클럭 신호의 주파수가 분할 출력 신호의 주파수보다 작다면, 필터링된 위상 에러 신호는 상기 시스템 클럭 신호의 주파수를 감소시키기 위해 VCO(46)를 인에이블 할 것이다.
외부 회로에 시스템 클럭 신호를 공급하는 것외에도, VCO(46)는 시스템 클럭 신호를 프리스케일러(34)와 발진 발생 및 증폭기(40)의 제2발진기 입력에 공급한다. 프리스케일러(34)는 시스템 클럭 신호를 척도화하고, 척도화된 클럭 신호를 분할 체인(32)의 입력에 공급한다. 분할 체인(32)은 그후 소정의 주파수에 의해 척도화된 클럭 신호를 분할하여 분할 출력 신호를 저주파수로 제공한다. 앞서 언급된대로, 상기 분할 출력은 위상 비교기(38)에 공급된다.
제2도에 도시된대로, 클럭 발생기(30)는 피드백을 활용하여, 외부 회로에 공급된 상기 시스템 클럭 신호의 주파수를 제공한다. 상기 시스템 클럭 신호의 주파수는 발진 발생 및 증폭기(40)에 의해 제공되는 기준 클럭 신호헤 의해 부분적으로 결정된다. 본 발명의 실시예에서, 전형적으로 기준 클럭 신호는 산업 표준 동작 주파수(industry standard operating frequency)인 32 킬로헤르쯔의 주파수를 가진다. 클럭 발생기의 전형적 구현은, 세트 주파수(set frequency)를 가진 EXTAL 신호를 사용하여 소정의 클럭 주파수를 제공하도록 개선되어 왔다. 그러나, 클럭 발생기(30)의 고정 시간(lockign time)은 EXTAL 신호의 주파수에 의존한다. 예를 들어, 만일 EXTAL 신호가 3 킬로헤르쯔이라면, 적은 전력 소비량의 안정된 시스템 클럭 신호를 공급하는데 요구되는, 상기 고정 신간은 전형적으로 몇초인데, 마이크로프로세싱 환경에서는 비교적 긴 시간이다. 유사하게, EXTAL 신호가 4메가헤르쯔의 주파수를 가진다면, 상기 시스템 클럭 신호는 50밀리초의 비교적 빠른 시간으로 공급된다. 그러나, EXTAL 신호의 주파수가 빨라진수록 클럭 발생기는 더욱 많은 전력을 소비한다. 그러므로, 시스템 설계자는 통상의 클럭 발생기 회로를 사용하는 데이터 프로세싱 시스템을 설계할 때, 전형적으로 빠른 고정 시간 혹은 낮은 전력 소비중에서 선택을 해야만 한다.
클럭 발생기(30)는 전형적인 위상 고정 루프의 구현보다는 더욱 융통성을 허용한다. 발진 발생 및 증폭기(40)는, EXTAL 신호를 공급하는데 있어서, 빠른 발진기를 사용할것인지 혹은 느린 발진기를 사용할것인지의 여부를 사용자가 결정하도록 허용한다. 특히, 여기서 설명된 본 발명의 구현에서, 사용자는 EXTAL신호를 공급하기 위해 32킬로헤르쯔 발진기 혹은 4메가헤르쯔 발진기중의 하나를 제공할 수도 있다. 그래서, 사용자는 빠른 고정 시간을 위해 4메가헤르쯔 발진기 또는 적은 전력 소비 시스템을 위해 32킬로헤르쯔 발진기를 선택할 수도 있다. 부가적으로, 발진 발생 및 증폭기(40)는 사용자가 4메가헤르쯔 발진기를 사용하지 않은채 클럭 발생기(30) 시스템의 시동동안 빠른 고정 시가늘 얻도록 한다. 발진 발생 및 증폭기(40)의 상세한 설명이 제3도에 언급된다.
제3도는 제2도의 발진 발생 및 증폭기(40)를 설명한다. 이 장치의 기본 구성은 분할기(48), 증폭기(50), 버퍼(52), NOR 게이트(54), 분할 체인(56), 클럭 제어 회로(58), 주파수 에지 검출 회로(60) 및, 멀티플렉서(62)등이다.
EXTAL 신호는 증폭기(50)의 발진기 입력에 공급되고, 이득 인에이블(GAINENABLE)신호는 증폭기(50)의 제어 입력에 공급된다. 이득 인에이블 신호의 발생은 다음에 좀더 상세히 설명한다.
증폭기(50)는 버퍼(52)의 입력에 접속되어 XTAL 신호를 공급한다. 부가적으로 증폭기(50)는 XTAL 신호를 발진기 수정(11)의 입력에 역시 공급한다. 버퍼(52)는 계속해서 버퍼링된 주파수(BUFFERED FREQUENCY) 신호를 멀티플렉서(62)의 제1입력, 분할 체인(56)의 제1입력 및, 클럭 제어 회로(58)의 제1입력에 공급한다.
시스템 클럭 신호는 분할기(48) 입력에 공급된다. 계속해서, 분할기(48)는 클럭 제어 회로(58)의 제2입력에 접속되어, “분할된 시스템 클럭(DIVIDED SYSTEM CLOCK)”으로 표시된 신호를 공급한다. 유사하게, POR 신호는 분할 체인(56)의 제2입력, 주파수 에지 검출 호로(60)의 제1입력 및, 클럭 제어 회로(58)의 제3입력에 공급된다. 림프 모드 인에이블(LIMP MODE ENABLE) 신호는 클럭 제어 회로(58)의 제4입력에 공급된다.
각각의 버퍼링된 주파수 및 POR 신호에 응답하여, 분할 체인(56)은 버퍼링된 주파수 신호를 8로 분할하여 저주파수로 분할된 주파수(DIVIDED FREQUENCY) 신호를 공급한다. 청구된 본 발명의 구현에서, 분할 체인(56)은 분할비를 8로하여, 4메가헤르쯔 발진기 입력을 32킬로헤르쯔 주파수로 떨어뜨려 분할하는데, 데이터 프로세싱 시스템(10)에 의해 사용된다.
부가적으로, 분할 체인(56)은 표준 논리 회로(도시 않됨)를 사용하여 발진주파수가 XTAL 신호르 통해 공급되는지의 여부를 결정하기 위해, 버퍼링된 주파수를 검사한다. 상기 표준 논리 회로의 출력은 수정 검출 신호를 클럭 제어 회로(58)의 제5의 입력에 공급하여 발진 주파수가 존재하는지의 여부를 나타낸다.
클럭 제어 회로(58)는 버퍼링된 주파수, 분할된 시스템 클럭, 림프 모드 인에이블, POR 및, 수정 검출 신호를 받은 즉시, 주파수 에지 검출 회로(60)의 제2입력에 에지 검출 인에이블(EDGE DETECT ENABLE) 신호를 공급한다. 주파수 에지 검출 회로(60)는 멀티플렉서(62)의 제3입력과 NOR 게이트(54)의 제1입력에 선택(SELECT) 신호를 공급한다. 시스템 리셋(SYSTEM RESET) 신호는 NOR 게이트(54)에 제2입력을 제공한다.
NOR 게이트(54)는 시스템 리셋 또는 선택(SELET) 신호중 하나가 어써트될 때, 이득 인에이블(GAIN ENABLE) 신호를 받아들인다. 앞서 언급된대로, 상기 이들 인에이블 신호는 증폭기(50)에 공급된다.
증폭기(50)는 EXTAL 신호 혹은 시스템 리셋 신호의 주파수중의 하나에 따라 고이득 혹은 저이득중 하나를 동적으로 제공할 수 있다. 증폭기(50)는 제4도에서 더 상세히 설명된다. 증폭기(50)는 각각 (64), (74), (76)으로 표시되는 3개의 P형 트랜지스터를 포함한다. 부가적으로, 증폭기(50)는 각각 (66), (70), (72)로 표시되는 3개의 n 형 트랜지스터를 역시 가진다. 증폭기(50)는 인버터(68)를 역시 포함한다.
상기 EXTAL 신호는 트랜지스터(64), 트랜지스터(66), 트랜지스터(72), 트랜지스터(74)의 제어 전극에 각각 공급된다. 상기 VDDSYN신호는 트랜지스터(64)와 트랜지스터(76)의 제1전류 전극에 접속된다. 상기 트랜지스터(66)와 트랜지스터(70)의 제1전류 전극들은 접지 기준 전압(ground reference voltage)에 접속된다. 트랜지스터(64)의 제2전류 전극은 트랜지스터(66)의 제2전류 전극에 접속된다. 부가적으로, 트랜지스터(64)의 제2전류 전극은 XTAL 신호를 공급하기 위해, 트랜지스터(72)와 트랜지스터(74)의 제1전류 전극에 각각 접속된다.
이득 인에이블 신호는 인버터(68)의 입력과 트랜지스터(76)의 제어 입력에 접속된다. 인버터(68)의 출력은 트랜지스터(70)의 제어 입력에 접속된다. 트랜지스터(70)의 제2전류 전극은 트랜지스터(72)의 제2전류 전극에 접속된다. 유사하게, 트랜지스터(74)의 제2전류 전극은 트랜지스터(76)의 제2전류 전극에 접속된다.
동작 동안에, 이득 인에이블 신호는, XTAL 신호가 32킬로헤르쯔의 주파수를 갖고 빠른 고정 시간이 필요하지 않음을 나타내도록 니게이트된다고 가정하자. 이러한 상태는 사용자가 전력 저장량을 최우선시하고, 데이터 프로세서(10)를 이용하는 외부 시스템에서 느린 고정 시간을 감수하기로 결정한다면 발생된다.
상기 상태에서 , 니게이트된 이득 인에이블 신호는 트랜지스터(76)를 턴 오프(turn off)한다. 유사하게, 인버터(68)의 출력은 트랜지스터(70)가 도전하는 것을 허용하지 않는다. 트랜지스터(70) 또는 트랜지스터(76)가 인에이블되지않는다면, 트랜지스터(72) 또는 트랜지스터(74)의 어느 것도 인에이블되지 않을 수 있다. 그러므로, 증폭기(50)는 트랜지스터(64 및 66)의 기능인 이득 인수에 의해 XTAL 신호를 단지 증폭할 수도 있다. 증폭된 EXTAL 신호는 XTAL로 표시된 출력으로서 제공된다.
트랜지스터(72 및 74)에 의해 공급된 이득은 이득 인에이블 신호가 어써트 될 때까지 적용되지 않는다. NOR 게이트(54)는, 선택 신호 혹은 시스템 리셋 신호가 어써트될 때 이득 인에이블 신호를 어써트한다. 만일 이득 인에이블 신호가 어써트된다면, 트랜지스터(70 및 76)는 도전한다. 계속해서, 트랜지스터(72 및 74)는 EXTAL 신호를 증폭하기 위해 트랜지스터(64 및 66)에 부가하여 사용된다. 그러므로, EXTAL 신호는 트랜지스터(64, 66, 70, 72, 74, 76)의 기능인 이득 인수에 의해 증폭된다. 계속해서, 결과적인 XTAL 신호는 이득 인에이블 신호가 어써트될 때 더욱 증폭된다.
클럭 발생기(30)의 동작의 예로서 제5도를 언급한다. 제5도는 일련의 클럭과 제어 신호를 설명하는데, 신호들은 클럭 발생기(30)를 인에이블시켜, XTAL 입력이 32 킬로헤르쯔일 때에만 일반 고정 시간보다 빨리 32 킬로헤르쯔의 소정 주파수로 기준 클릭 신호를 제공한다.
제5도의 윗부분에서, 시스템 클럭 신호를 나타내는 일련의 클럭 펄스들이 제공된다.
앞서 언급된대로, 제2도의 수정 및 림프 모드 손실 제어 회로(36)는 챠지 펌프 및 필터(42)를 인에이블시켜 EXTAL 신호가 제공되면, VCO(46)에 림프 모드 주파수를 공급한다. 상기는 데이터 프로세서(10)가 먼저 파워 업(power up)되거나 리셋되는 경우이다. 림프 모드 주파수는 챠지 펌프 및 필터(42)에 의해 결정된다. 여기서 설명된 예에서, VCO(46)에 공급되는 상기 림프 모드 주파수는 결과적으로 1메가헤르쯔이 주파수를 갖는 시스템 클럭 신호가 된다. 시스템 클럭 신호의 주파수는 클럭 발생기(30)의 설계자에 의해 결정되며, 데이터 프로세서(10)의 요구를 완전히 충족시킨다.
분할기(48)는 계속해서 시스템 클럭 신호의 주파수를 4로 분할해서, 분할된 시스템 클럭 신호를 클럭 제어 회로(58)에 공급한다.
동시에, 시스템 시동 또는 리셋동작 동안에, EXTAL 신호는 발진 발생 및 증폭기(40)의 증폭기(50)에 공급된다.
이득 인에이블 신호는 증폭기(50)에 역시 공급된다. 만일 이득 인에이블 신호가 어써트된다면, 증폭기(50)는 EXTAL 신호를 증폭하여 고이득을 가진 XTAL 신호를 공급한다. 만일 XTAL 신호가 고이득을 가진다면, 글럭 발생기(30)는 계속해서 더욱 짧은 시간에서 상기 기준 클럭 신호를 제공할 수 있다. 그러나, 빠른 고정 시간은, 부가적인 논리 회로(제4도)의 트랜지스터(70, 72, 74 및 76)가 더욱 큰 증폭과 고이득을 제공하도록 전력 공급되어야 하므로, 더욱 큰 전력 소비를 요구한다.
상기 이득 인에이블 신호는 시스템 리셋 신호 혹은 선택 신호에 의해 어써트될 수도 있다. 전형적으로, 상기 시스템 리셋 신호는 데이터 프로세서(10)가 리셋될 때, 시스템 시동에서 단지 어써트된다. 두 신호중 하나가 어써트된다면, NOR게이트(54)는 이득 인에이블 신호르 어써트한다. 그래서, 본 발명의 상기 실시에서 시스템 시동동안에, 시스템 리셋 신호는 어써트된다. 만일, EXTAL신호가 32킬로헤르쯔의 저주파수를 가진다면, 상기 시스템 리셋 신호는 증폭기(50)를 인에이블시켜 높은 증폭으로 XTAL 신호를 제공하는데, 이 높은 증폭은 시스템 클럭 신호의 생성에 필요한 시간을 사실상 짧게 한다. 선택 신호의 발생은 나중에 좀더 상세히 설명한다. 상기 예에서, 시스템 리셋 신호는 시스템 시동에서 어써트되고, XTAL 신호는 32 킬로헤르쯔와 동일한 주파수로 제공되지만, 이득은 더 높다고 가정하자.
계속해서, XTAL 신호는 버퍼(52)에 의해 버퍼링되고 강화되어, 32킬로헤르쯔 주파수로 버퍼링된 주파수를 제공한다. 앞서 설명된대로, 상기 버퍼링된 주파수 신호는 멀티플렉서(62), 분할 체인(56) 및, 클럭 제어 회로(58)에 공급된다. 분할 체인(56)에서, 상기 버퍼링된 주파수 신호는 32 킬로헤르쯔의 주파수로 분할된다. 분할 체인(56)에 의해 사용된 분할비는 수정 발진기(11)의 주파수에 의해 결정된다. 그래서, 수정 발진기(11)는 2 내지 32 킬로헤르쯔로 분할될 수 있는 EXTAL 주파수를 제공하는 것이 유용하다. 다른 시스템에 있어서 기준 클럭 신호는 다른 주파수를 가질 수도 있으며, 수정 발진기(11)의 주파수는 계산을 쉽게 하고 논리 회로를 최소로 하기 위해 주의깊게 선택되어야 한다. 부가적으로, 분할 체인(56)은 버퍼링된 주파수 신호를 검사하여, 신호가 실제 XTAL신호에 의해 공급될수 있는지의 여부를 결정한다. 이 검사 결과에 따라, 상기 수정 검출 신호는 어써트 혹은 니게이트된다. 제5도의 설명에 따라. 상기 수정 검출 신호는 XTAL 신호의 존재를 나타내도록 어써트된다. 수정 검출 신호는 클럭 제어 회로(58)에 계속해서 공급된다. 그후, 클럭 제어 회로(58)는 수정 검출 신호를 분할된 시스템 클럭 신호에 동기시켜 클럭 발생기(30)의 적절한 동작을 보장한다. 상기 동기된 수정 검출 신호는 “동기된 수정 검출(SYCHED CRYSTAL DETECT)” 신호로 표시된다.
클럭 제어 놀리 회로(clock control logic(58))은, 세트 에지 검출(SET EDGE DETECT)신호를 동기된 수정 검출 신호의 상승 에지에 대해 어써트한다. 상기 버퍼링된 주파수, 분할된 시스템 클럭, 수정 검출, 림프 모드 인에이블 및, POR 신호를 각각 받은 즉시, 클럭 제어 회로(58)는 에지 검출 인에이블(EDGE DETECT ENABLE) 신호를 세트 에지 검출 신호의 상승 에지에 대해 어써트한다. 상기 에지 검출 인에이블 신호는 계속해서 클럭 제어 회로(58)에 의해 공급된, 리셋 에지 검출 인에이블(RESET EDGE DETECT ENABLE) 신호의 상승 에지에 대해 니게이트된다.
에지 검출 인에이블 신호는 버퍼링된 주파수 신호의 상승 에지의 수를 카운트하도록 주파수 에지 검출 회로(frequency edge detect(60))를 인에이블한다. 제5도에서, 주파수 에지 검출 회로(60)에 의해 카운트된 값은 에지 검출 상태(EDGE DETECT STAGE)신호로 나타낸다.
그후, 그 값은 소정의 수와 비교되어, 버퍼링된 주파수 신호가 고주파수 혹은 저주파수를 갖는지를 결정한다. 주파수 에지 검출 회로(60)의 출력에서 비교기(도시않됨)는 상기 기능을 수행하도록 사용될 수도 있다. 만일 버퍼링된 주파수신호가 저주파수를 갖는다면, 주파수 에지 검출 회로(60)는 비교적 작은 수의 전이(transition)를 카운트할 것이다. 유사하게, 만일 버퍼링된 주파수 신호가 고주파수를 갖는다면, 주파수 에지 검출 회로(60)는 더 큰 수의 전이를 카운트할 것이다.
선택 펄스(SELECT PULSE) 신호는 리셋 에지 검출 인에이블 신호의 하강 에지에 대해 어써트되어, 주파수 에지 검출 회로(60)의 내용(contents)을 평가하기 위한 제어 신호를 공급하게 된다. 만일 버퍼링된 주파수 신호가 저주파수라면, 주파수 에지 검출 회로(60)는 선택(SELECT) 신호를 니게이트하고 멀티플렉서(62)에 선택 신호를 공급한다. 선택 신호는 데이터 프로세서(10)가 리셋 혹은 시스템 시동 동안일 때 항상 어써트된다. 그래서, 수정 발진기의 주파수가 32 킬로헤르쯔라면, 선택 신호는 니케이트되어, 정확한 이득 인수를 제공하도록 증폭기(50)를 인에이블한다. 부가적으로, 선택 신호는 정확한 신호를 기준 클럭 신호로서 선택하도록 멀티플렉서(62)를 인에이블한다.
계속해서, 멀티플렉서(62)는 분할된 주파수 신호보다는 버퍼링된 주파수 신호를 출력으로서 선택한다. 버퍼링된 주파수 신호는 클럭 발생기(30)의 나머지 부분에 기준 클럭으로서 공급되어 앞서 설명된 위상 고정 루프 동작이 수행될 수도 있다.
상기 버퍼링된 주파수가 고주파수를 갖는다면, 상기 선택 신호는 멀티플렉서(62)가 분할된 주파수 신호를 기준 클럭 신호로서 공급하도록 멀티플렉서(62)를 인에이블하기 위해 어써트된다. 둘중 어느 경우든지, 동일한 소정의 주파수를 갖는 기준 클럭 신호가 클럭 발생기(30)의 나머지 부분에 공급된다. 여기서 설명된 예에서, 이 소정의 주파수는 32 킬로헤르쯔이다.
제6도는 일련의 클럭 및 제어 신호를 설명하는데, 이 신호들은 클럭 발생기(30)를 인에이블시켜 EXTAL 신호의 주파수가 4 메가헤르쯔일 때 소정의 32 킬로헤르쯔의 주파수로 기준 클럭 신호를 공급한다.
제5도와 같이, 제6도는 시스템 클럭 신호를 표현하는 일련의 클럭 펄스를 설명한다. 제6도에 도시된 예에서, 시스펨 클럭 신호는 4메가헤르쯔의 주파수를 갖는다.
앞서 언급된대로, 분할기(48)는 시스템 클럭 신호의 주파수를 4 로 계속 분할하여 분할된 시스템 클럭 신호를 클럭 제어 회로(58)에 공급한다. 동시에, EXTAL 신호는 발진 발생 및 증폭기(40)의 증폭기(50)에 공급된다. 이득 인에이블 신호도 역시 증폭기(50)에 공급된다.
이득 인에이블 신호는 시스템 리셋 신호 혹은 선택 신호중 하나에 의해 어써트될 수도 있다. 선택 신호의 발생은 나중에 더욱 상세히 설명한다. 상기 예에서, 선택 신호는 시스템 시동에서 어써트되고, XTAL 신호는 고이득으로 공급된다고 가정하자.
계속해서, XTAL 신호는 버퍼(52)에 의해 버퍼링되고 강화되어, 4 메가헤르쯔 주파수에서 버퍼링된 주파수 신호를 공급한다. 앞서 설명된대로, 상기 버퍼링된 주파수 신호는 멀티플렉서(62), 분할 체인(56) 및, 클럭 제어 회로(58)에 공급된다. 분할 체인(56)에서, 버퍼링된 주파수 신호는 32킬로헤르쯔의 주파수로 분할된다. 부가적으로, 분할 체인(56)은 버퍼링된 주파수 신호를 검사하여, 신호가 실제 XTAL 신호에 의해 공급되고 있는지를 결정한다. 이 결과에 따라서, 상기 수정 검출 신호는 어써트 혹은 니게이트된다. 제6도에서 설명한 대로, 수정 검출 신호는 XTAL 신호가 존재함을 나타내도록 어써트된다. 상기 수정 검출 신호는 클럭 제어 회로(58)에 계속해서 공급된다. 그후, 클럭 제어 회로(58)는 수정 검출 신호를 분할된 시스템 클럭 신호에 동기하여, 클럭 발생기(30)의 적절한 동작을 보장한다. 동기된 수정 검출 신호는 “동기된 수정 검출” 신호로 표시된다.
클럭 제어 논리 회로(58)는 동기된 수정 검출 신호의 상승 에지에 대해 세트 에지 검출 신호를 어써트한다. 상기 각각의 버퍼링된 주파수, 분할된 시스템 클럭, 수정 검출, 림프 모드 인에이블 및, 리셋 에지 검출 인에이블 신호를 받은 즉시, 클럭 제어 회로(58)는 상기 세트 에지 검출 신호의 상승 에지에 대해 상기 에지 검출 인에이블 신호를 어써트한다. 상기 에지 검출 인에이블 신호는 클럭 제어 회로(58)에 의해 공급된 리셋 에지 검출 인에이블 신호의 상승 에지에 대해 계속해서 니게이트된다.
에지 검출 인에이블 신호는 주파수 에지 검출 회로(60)를 인에이블하여, 버퍼링된 주파수 신호의 상승 에지의 수를 카운트한다. 제6도에서, 주파수 에지 검출 회로(60)에 의해 카운트된 값은 에지 검출 상태 신호로 나타낸다. 시스템 클럭 신호가 주파수를 가질 때, 상기 에지 검출 상태의 이진 값은 7 이다.
이때, 이 값은 상기 버퍼링된 주파수 신호가 고주파수 혹은 저주파수를 가지는지를 결정하기 위해 소정의 수와 비교된다. 주파수 에지 검출 회로(60)의 상기 출력에서 비교기(도시 않됨)는 상기 기능을 수행하도록 사용될 수도 있다. 만일 버퍼링된 주파수 신호가 저주파수를 갖는다면, 주파수 에지 검출 회로(60)는 하나의 전이를 카운트하게 된다. 유사하게 만일 버퍼링된 주파수 신호가 고주파수를 갖는다면, 주파수 에지 검출 회로(60)는 일곱 개의 전이를 카운트하게 된다.
선택 펄스 신호는 주파수 에지 검출 회로(60)의 내용(contents)을 평가하도록 제어 신호를 공급하기 위해 상기 리셋 에지 검출 인에이블 신호의 하강 에지에 대해 어써트된다. 버퍼링된 주파수 신호가 4 메가헤르쯔의 고주파수이므로, 주파수 에지 검출 회로(60)는 선택 신호를 니게이트하지 않는다. 상기 선택 신호는 멀티플렉서(62)에 공급되어 분할된 주파수 신호가 출력으로서 출력된다. 제5도에서 설명한 대로, 기준 클럭 신호는 수정 발진기(11)의 주파수에 관계없이 32 킬로헤르쯔의 주파수를 갖는다. 상기 버퍼링된 주파수 신호는 클럭 발생기(30)의 나머지 부분에 기준 클럭 신호로서 공급되어, 앞서 언급된 위상 고정 루프 동작이 수행 될 수도 있다. EXTAL 신호가 고주파수 혹은 저주파수 신호인지의 여부를 나타내는 선택 신호를 제공함으로써, 발진 발생 및 증폭기(40)는, 사용자로부터 상호작용없이 32 킬로헤르쯔 주파수로 시스템 클럭 신호를 동적으로 공급할 수 있다. 선택 신호는 멀티플렉서(62)를 인에이블하여, 버퍼링된 주파수 신호 혹은 분할된 주파수 신호중 하나를 선택한다. 만일 EXTAL 신호가 데이터 프로세서(10)의 소정 주파수와 같은 저주파 발전기(도시 않됨)에 의해 공급된다면, 기준 클럭 신호는 XTAL 신호의 버퍼링된 형태인 버퍼링된 주파수 신호에 의해 공급된다. 유사하게, EXTAL신호가 고주파 발진기에 의해 공급된다면, EXTAL 신호의 주파수는 데이터 프로세서(10)의 소정 주파수로 기준 클럭 신호를 제공하도록 분할되어야 한다.
선택 신호는 NOR 게이트에 역시 공급되어, 이득 인에이블 신호를 동적으로 어써트 혹은 니게이트한다. 만일 EXTAL 신호가 저주파수를 갖는다면, 고이득은 필요하지 않다. 그래서, 고주파수를 증폭하는데 전형적으로 요구되는 부가적인 회로는 턴 오프(turn off)되어, 소비 전력을 보존한다. 상기 시스템의 사용자는 증폭기(50)가 적정의 이득 인수를 제공하도록 인에이블하기 위해, 소프트웨어 혹은 하드웨어 회로를 통해 클럭 발생기(30)와 인터페이스(interface)할 필요가 없다. 오히려, 클럭 제어 회로(58)와 주파수 에지 검출 회로(60)는 EXTAL 신호의 주파수를 결정하고, 정확한 이득 인수를 제공하도록 증폭기(50)를 동적으로 인에이블하기 위해 선택 신호를 공급한다.
클럭 발생기(30)의 부가적 특징은 빠른 고정 시간이 저주파수 발진기에서 요구될 때, 시스템 리셋 신호를 어써트되도록 허용한다. 그러나, 상기 시스템 리셋 신호는 데이터 프로세서(10)가 리셋 혹은 파워 업(power up)될때에만 어써트된다. 상기 시스템 리셋 신호는 NOR 게이트(54)를 인에이블하여 이득 인에이블신호를 어써트하는데, 저주파의 EXTAL 신호가 증폭되어 기준 클럭 신호를 더욱 빨리 발생할 수도 있다.
요약하면, 클럭 발생기(30)는 데이터 프로세서에 시스템 클럭을 제공하는 매우 융통성 있는 회로 및 방법을 제공한다. 사용자는 클럭 발생기가 사용되는 시스템의 요구에 따라, 고주파 혹은 저주파 발진기중 하나를 제공할 수도 있다. 사용자는 클럭 발생기와 인터페이스할 필요가 없으며, 즉, 모든 결정은 제공된 발진기 신호를 효과적이고 유효하게 사용하기 위해, 발진 발생 및 증폭기 회로에 의해 동적으로 결정된다. 부가적으로, 사용자는 시스템 리셋 신호로 언급된 단일 제어 신호를 제공함으로써, 저주파수 발진기로 빠른 고정 시간을 얻을 수 있다.
그래서, 상기 클럭 발생회로는 단일 제어 신호를 가진 3 가지 동작모드를 허용한다. 제1모드에서, 저주파수 발진기는 비교적 저력소비가 거의없는 시스템 클럭을 제공하는데 사용될 수도 있다. 제2모드에서 고주파 발진기는 고정 시간 기간을 실질적으로 줄이고, 비교적 짧은 시간에는 안정된 시스템 클럭을 제공하는데 사용될 수도 있다. 제3모드에서, 사용자는 단일 제어 신호를 어써팅해서 저전력 주파수 발진기의 고정 기간을 짧게 해서, 저전력 주파수의 더 큰 증폭을 인에이블한다.
여기서 설명된 본 발명의 구현은 단지 예를 통해 주어진다. 그러나, 많은 다른 구현이 상기 설명된 기능을 실행하기 위해 존재할 수도 있다. 예를들어, 다양한 주파수를 가진 다수의 발진기는 고주파수와 저주파수 사이의 단지 선택으로보다는 오히려, 많은 제어 및 논리 회로의 부가로 구현될 수 있다. 부가적으로, 분할기(48)는 사용자에 의해 결정된 임의의 량으로 주파수를 분할할 수도 있다. 본 발명의 상기 구현에서, 시스템 클럭 신호는, 32 킬로헤르쯔에서 4 메가헤르쯔까지의 주파수의 소정 범위와 호환할수 있도록 4로 분할된다. 사용자가 다른 범위의 주파수를 갖는 발진기를 제공하기로 결정한다면, 분할기(48)는 다른 수에 의해 분할할 것이다. 예를들어, 만일 사용자가 64 컬로헤르쯔에서 32 메가헤르쯔까지의 범위 사이에서 발진기 범위를 선택하기를 원한다면, 분학기(48)는 4 보다는 8 로 분할할 것이다. 유사하게, 한 개이상의 분할기(48)는 가능한 발진기 주파수의 범위를 늘리도록 구현될 수 있다. 부가적으로, 본 발명의 발진 발생 및 증폭기(40)가 위상 고정 루프 회로에서 설명되었을지라도, 발진 발생 및 증폭기(40)는 소정의 주파수를 갖는 논-페이즈 고정 루프(non-phase lock loop) 시스템내에서 구현될 수도 있다.
본 발명의 윈리가 여기에 설명되는 동안, 본 기술 분야의 숙련자라면, 상기 설명이 단지 예를 위해 설명된 것이지, 본 발명의 범위를 한정하고자한 것이 아님을 명확히 이해할 것이다. 따라서, 첨부한 청구범위는 본 발명의 진정한 기술적사상과 범위에 포함된 본 발명의 모든 변형예를 포괄하고자 한 것이다.

Claims (4)

  1. 제1주파수의 제1기준 신호와 제2주파수의 제2기준 신호를 수신하여 제1클럭 신호를 제공하는 집적 회로 클럭 신호 발생기(30)에 있어서, 상기 제1기준 신호를 수신 및 증폭하여 증폭 신호를 제공하는 증폭 수단(50); 상기 증폭 수단에 접속되어, 상기 증폭 신호를 처리하여 제3주파수를 갖는 제2클럭 신호를 제공하는 제1논리 수단(56); 상기 제2기준 신호를 수신하기 위한 제1입력과, 상기 증폭 신호를 수신 하기 위한 제2입력을 구비하고, 상기 증폭 신호와 상기 제2기준 신호를 각각 처리하여 제1제어 신호를 제공하는 제어 수단(58,60); 및 상기 증폭 수단, 상기 제1논리 수단 및, 상기 제어 수단에 접속되어 상기 제1제어 신호에 응답하여, 상기 클럭 신호를 상기 제1주파수 또는 상기 제3주파수로 제공하는 선텍 수단(62)을 구비하는 집적 회로 클럭 신호 발생기.
  2. 제1주파수의 제1클럭 신호를 발생하는 방법에 있어서, 제2주파수의 제1기준 신호를 수신하는 단계; 상기 제1기준 신호를 소정의 이득 인수만큼 증폭하여 상기 제2주파수의 증폭 신호를 제공하는 단계(50); 상기 제2주파수의 증폭 신호를 분할하여 제3주파수의 분할 신호를 제공하는 분할 단계로서, 상기 제3주파수는 상기 제2주파수보다 작은 분할 단계(56); 제2주파수의 제1기준 신호와 제4주파수의 제2기준 신호를 비교하여 제1제어 신호를 제공하는 단계(60); 및 상기 제1제어 신호 값에 응답하여, 상기 제1클럭 신호를 제2주파수 또는 제3주파수로 제공하는 단계(62)를 포함하는 제1주파수의 제1클럭 신호를 발생하는 방법.
  3. 발진기 입력에 응답하여 시스템 클럭 신호를 발생하는 위상 고정 루프(phase lock loo) 회로(30)에 있어서, 기준 신호를 수신하기 위한 제1입력과 분할된 시스템 클럭 신호를 수신하기 위한 제2입력을 가지며, 상기 기준 신호와 상기 분할된 시스템 클럭 신호간의 차를 나타내는 에러 신호를 제공하는 비교기(38); 상기 에러 신호를 수신하여 제1제어 신호를 제공하는 필터 수단(42); 상기 제1제어 신호에 응답하여 상기 시스템 클럭 신호를 제공하는 전압 제어된 발진 수단(46); 상기 시스템 클럭 신호를 분할하여, 상기 비교기의 제2입력에 상기 분할된 시스템 클럭 신호를 제공하는 분할 수단(32); 및 클럭 발생 수단(40)을 구비하며, 상기 클럭 발생 수단(40)은, 발진 입력을 수신 및 증폭하여 증폭 신호를 제공하는 증폭 수단(50)과, 상기 증폭 수단에 접속되어, 제1클럭 신호를 제공하기 위해 상기 증폭된 신호를 처리하는 제1논리 수단(56)과, 상기 시스템 클럭 신호를 수신하기 위한 제1입력과 상기 증폭 신호를 수신하기 위한 제2입력을 갖고, 상기 증폭된 신호와 상기 시스템 클럭 신호를 각각 처리하여 제2제어 신호를 제공하는 제어 수단(58,60) 및, 상기 증폭 수단, 상기 제1논리 수단, 상기 제어 수단에 접속되고, 상기 제2제어 신호에 응답하여 상기 증폭 신호 또는 상기 제1클럭 신호를 상기 시스템 클럭 신호로서 제공하는 멀티플렉서(62)를 구비하는 클럭 발생 수단을 포함하는 위상 고정 루프 회로.
  4. 집적 회로 클럭 신호 발생기(30)에 있어서, 출력을 갖춘 발진기(11); 상기 발진기에 접속된 제1입력 및 출력을 갖춘 증폭기(50); 상기 증폭기에 접속된 입력 및, 분할된 주파수 출력을 갖춘 분할 체인(56); 상기 증폭기에 접속된 제1입력과, 상기 분할 체인에 접속된 제2입력과, 외부 제어 신호에 접속된 제3입력과, 출력을 갖춘 클럭 제어 회로(58); 상기 클럭 제어 회로에 접속된 제1입력과, 상기 외부 제어 신호에 접속된 제2입력과, 출력을 갖춘 주파수 검출기(60); 및 상기 증폭기에 접속된 제1입력과, 상기 분할 체인에 접속된 제2입력과, 상기 주파수 검출기에 접속된 제3입력과, 출력을 갖춘 멀티플렉서(62)를 구비하는 집적 회로 클럭 신호 발생기.
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