JP2001216047A - 遅延調整回路 - Google Patents
遅延調整回路Info
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- JP2001216047A JP2001216047A JP2000022641A JP2000022641A JP2001216047A JP 2001216047 A JP2001216047 A JP 2001216047A JP 2000022641 A JP2000022641 A JP 2000022641A JP 2000022641 A JP2000022641 A JP 2000022641A JP 2001216047 A JP2001216047 A JP 2001216047A
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Abstract
(57)【要約】
【課題】外付け回路を必要とせず、ＬＳＩのピン数も増
加することなく、ゲート遅延によるクロック信号のスキ
ューを低減することができる遅延調整回路を提供する。 【解決手段】パルス発生回路によって所定の一定周期毎
に発生される所定パルス幅のパルスにより指定される所
定期間、リングオシレータによって発生される所定周波
数で発振する信号を計数・制御回路により計数し、計数
・制御回路からの計数結果に応じて、外部から入力され
るクロック信号を所定の一定時間ずつ遅延して得られ
る、遅延時間の異なる複数のクロック信号の内の１つを
内部で使用するクロック信号としてゲート遅延調整回路
によって選択的に出力することにより、上記課題を解決
する。
加することなく、ゲート遅延によるクロック信号のスキ
ューを低減することができる遅延調整回路を提供する。 【解決手段】パルス発生回路によって所定の一定周期毎
に発生される所定パルス幅のパルスにより指定される所
定期間、リングオシレータによって発生される所定周波
数で発振する信号を計数・制御回路により計数し、計数
・制御回路からの計数結果に応じて、外部から入力され
るクロック信号を所定の一定時間ずつ遅延して得られ
る、遅延時間の異なる複数のクロック信号の内の１つを
内部で使用するクロック信号としてゲート遅延調整回路
によって選択的に出力することにより、上記課題を解決
する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ（半導体集
積回路）の内部で使用されるクロック信号のゲート遅延
によるスキューを調整する遅延調整回路に関するもので
ある。
積回路）の内部で使用されるクロック信号のゲート遅延
によるスキューを調整する遅延調整回路に関するもので
ある。
【０００２】
【従来の技術】ＬＳＩでは、例えば製造ばらつきや、電
源電圧／周囲温度等の変化に応じて、内部ゲート素子の
遅延時間がＬＳＩ毎にばらつき、ゲート遅延によるクロ
ック信号のスキューが発生して、動作不良を引き起こす
場合があるという問題点がある。このようなゲート遅延
によるクロック信号のスキューを低減するために、例え
ば特開平１−２１９９１６号公報に開示のクロック・ス
キュー調整回路が提案されている。
源電圧／周囲温度等の変化に応じて、内部ゲート素子の
遅延時間がＬＳＩ毎にばらつき、ゲート遅延によるクロ
ック信号のスキューが発生して、動作不良を引き起こす
場合があるという問題点がある。このようなゲート遅延
によるクロック信号のスキューを低減するために、例え
ば特開平１−２１９９１６号公報に開示のクロック・ス
キュー調整回路が提案されている。
【０００３】同公報に開示のクロック・スキュー調整回
路は、能動回路素子をリング状に接続して構成したリン
グオシレータと、リングオシレータからの一定時間内の
パルス数を計数し、その計数結果に応じた切替制御信号
を出力する計数制御回路と、外部からのクロック信号を
取り入れるクロック入力部と内部のレジスタの間に設け
られ、計数制御回路からの切替制御信号により複数の直
列能動回路素子の段数を切り分けられる構成とした調節
回路とを備える。
路は、能動回路素子をリング状に接続して構成したリン
グオシレータと、リングオシレータからの一定時間内の
パルス数を計数し、その計数結果に応じた切替制御信号
を出力する計数制御回路と、外部からのクロック信号を
取り入れるクロック入力部と内部のレジスタの間に設け
られ、計数制御回路からの切替制御信号により複数の直
列能動回路素子の段数を切り分けられる構成とした調節
回路とを備える。
【０００４】このクロック・スキュー調整回路は、外付
けのワンショット回路から入力されるパルスの論理が
‘１’の間だけ、リングオシレータから出力されるパル
スを計数制御回路によって計数し、その計数結果である
切替制御信号に応じて、調節回路の複数の直列能動回路
素子の段数を切り分けることにより、ＬＳＩの外部から
入力され、レジスタに供給されるクロック信号のスキュ
ーを調整するようにしたものである。
けのワンショット回路から入力されるパルスの論理が
‘１’の間だけ、リングオシレータから出力されるパル
スを計数制御回路によって計数し、その計数結果である
切替制御信号に応じて、調節回路の複数の直列能動回路
素子の段数を切り分けることにより、ＬＳＩの外部から
入力され、レジスタに供給されるクロック信号のスキュ
ーを調整するようにしたものである。
【０００５】同公報に開示の手法を用いることにより、
製造ばらつき、電源電圧／周囲温度の変化によるゲート
遅延の増減を少なくすることができ、スキューを低減さ
せることが可能となる。しかし、この手法を用いた場
合、外付けのワンショット回路を必要とするし、このワ
ンショット回路からのパルスを入力する入力端子を設け
なければならないため、システムの増大やＬＳＩのピン
数の増加等に応じてコストアップになるという問題があ
った。
製造ばらつき、電源電圧／周囲温度の変化によるゲート
遅延の増減を少なくすることができ、スキューを低減さ
せることが可能となる。しかし、この手法を用いた場
合、外付けのワンショット回路を必要とするし、このワ
ンショット回路からのパルスを入力する入力端子を設け
なければならないため、システムの増大やＬＳＩのピン
数の増加等に応じてコストアップになるという問題があ
った。
【０００６】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、外付け回路を必要と
せず、ＬＳＩのピン数も増加することなく、ゲート遅延
によるクロック信号のスキューを低減することができる
遅延調整回路を提供することにある。
従来技術に基づく問題点を解消し、外付け回路を必要と
せず、ＬＳＩのピン数も増加することなく、ゲート遅延
によるクロック信号のスキューを低減することができる
遅延調整回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、所定周波数で発振する信号を発生するリ
ングオシレータと、所定の一定周期毎に、所定パルス幅
のパルスを発生するパルス発生回路と、このパルス発生
回路によって発生されるパルスにより指定される所定期
間、前記リングオシレータによって発生される信号を計
数する計数・制御回路と、この計数・制御回路からの計
数結果に応じて、外部から入力されるクロック信号を所
定の一定時間ずつ遅延して得られる、遅延時間の異なる
複数のクロック信号の内の１つを内部で使用するクロッ
ク信号として選択的に出力するゲート遅延調整回路とを
備えていることを特徴とする遅延調整回路を提供するも
のである。
に、本発明は、所定周波数で発振する信号を発生するリ
ングオシレータと、所定の一定周期毎に、所定パルス幅
のパルスを発生するパルス発生回路と、このパルス発生
回路によって発生されるパルスにより指定される所定期
間、前記リングオシレータによって発生される信号を計
数する計数・制御回路と、この計数・制御回路からの計
数結果に応じて、外部から入力されるクロック信号を所
定の一定時間ずつ遅延して得られる、遅延時間の異なる
複数のクロック信号の内の１つを内部で使用するクロッ
ク信号として選択的に出力するゲート遅延調整回路とを
備えていることを特徴とする遅延調整回路を提供するも
のである。
【０００８】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の遅延調整回路を詳細に説明す
る。
施例に基づいて、本発明の遅延調整回路を詳細に説明す
る。
【０００９】図１は、本発明の遅延調整回路の一実施例
の構成概略図である。同図に示す遅延調整回路１０は、
ゲート遅延によるクロック信号のスキューを調整して、
ＬＳＩの動作不良を防止するためのもので、リングオシ
レータ１２と、パルス発生回路１４と、ゲート回路１６
と、計数・制御回路１８と、ゲート遅延調整回路２０
と、クロック信号ＣＬＫを使用する内部回路の一例とし
てのレジスタ２２とを備えている。
の構成概略図である。同図に示す遅延調整回路１０は、
ゲート遅延によるクロック信号のスキューを調整して、
ＬＳＩの動作不良を防止するためのもので、リングオシ
レータ１２と、パルス発生回路１４と、ゲート回路１６
と、計数・制御回路１８と、ゲート遅延調整回路２０
と、クロック信号ＣＬＫを使用する内部回路の一例とし
てのレジスタ２２とを備えている。
【００１０】図示例の遅延調整回路１０において、ま
ず、リングオシレータ１２は、所定周波数で自己発振す
る信号を発生する。図示例の場合、リングオシレータ１
２は、リング状に接続された７個のインバータ２４によ
って構成され、その出力信号は、ゲート回路１６の一方
の入力端子に入力されている。すなわち、このリングオ
シレータ１２は、ハイレベルおよびローレベルがそれぞ
れ７個のインバータの遅延時間に相当するパルス幅とな
る所定周波数の信号を発生する。
ず、リングオシレータ１２は、所定周波数で自己発振す
る信号を発生する。図示例の場合、リングオシレータ１
２は、リング状に接続された７個のインバータ２４によ
って構成され、その出力信号は、ゲート回路１６の一方
の入力端子に入力されている。すなわち、このリングオ
シレータ１２は、ハイレベルおよびローレベルがそれぞ
れ７個のインバータの遅延時間に相当するパルス幅とな
る所定周波数の信号を発生する。
【００１１】続いて、パルス発生回路１４は、所定の一
定周期毎に、所定パルス幅のパルスを発生する。本実施
例では、パルス発生回路１４は、以下に述べるカウンタ
および一致検出回路によって構成される。パルス発生回
路１４には、ＬＳＩの外部から入力されるクロック信号
ＣＬＫ、および、ＬＳＩの内部の他の部分でも使用され
ている既存のリセット信号ＲＥＳＥＴＮが入力され、そ
の出力パルスＭＥＡＳは、ゲート回路１６の他方の入力
端子に入力されている。
定周期毎に、所定パルス幅のパルスを発生する。本実施
例では、パルス発生回路１４は、以下に述べるカウンタ
および一致検出回路によって構成される。パルス発生回
路１４には、ＬＳＩの外部から入力されるクロック信号
ＣＬＫ、および、ＬＳＩの内部の他の部分でも使用され
ている既存のリセット信号ＲＥＳＥＴＮが入力され、そ
の出力パルスＭＥＡＳは、ゲート回路１６の他方の入力
端子に入力されている。
【００１２】ここで、パルス発生回路１４の一例を挙げ
て説明する。図２は、パルス発生回路の一実施例の構成
回路図、図３は、その動作を表す一実施例のタイミング
チャートである。同図に示すパルス発生回路１４は、ク
ロック信号ＣＬＫが８クロック入力される毎に、１クロ
ック分のハイレベルのパルスを発生するもので、ダウン
カウンタ３０と、一致検出回路４６とを備えている。
て説明する。図２は、パルス発生回路の一実施例の構成
回路図、図３は、その動作を表す一実施例のタイミング
チャートである。同図に示すパルス発生回路１４は、ク
ロック信号ＣＬＫが８クロック入力される毎に、１クロ
ック分のハイレベルのパルスを発生するもので、ダウン
カウンタ３０と、一致検出回路４６とを備えている。
【００１３】まず、ダウンカウンタ３０は、リセット信
号ＲＥＳＥＴＮがローレベルの場合に、その出力信号Ｃ
ＮＴ＜０，１，２＞が‘０（１０進数）’にクリアさ
れ、リセット信号ＲＥＳＥＴＮがハイレベルの場合に、
クロック信号ＣＬＫの立ち上がりのタイミングに同期し
てダウンカウントする３ビットのカウンタであって、図
示例では、フリップフロップ３２，３４，３６と、イン
バータ３８と、ＸＮＯＲゲート４０，４４と、ＯＲゲー
ト４２とを備えている。
号ＲＥＳＥＴＮがローレベルの場合に、その出力信号Ｃ
ＮＴ＜０，１，２＞が‘０（１０進数）’にクリアさ
れ、リセット信号ＲＥＳＥＴＮがハイレベルの場合に、
クロック信号ＣＬＫの立ち上がりのタイミングに同期し
てダウンカウントする３ビットのカウンタであって、図
示例では、フリップフロップ３２，３４，３６と、イン
バータ３８と、ＸＮＯＲゲート４０，４４と、ＯＲゲー
ト４２とを備えている。
【００１４】ここで、３つのフリップフロップ３２，３
４，３６のクロック入力端子およびクリア入力端子に
は、それぞれクロック信号ＣＬＫおよびリセット信号Ｒ
ＥＳＥＴＮが共通に入力されている。また、フリップフ
ロップ３２，３４，３６のデータ入力端子Ｄには、それ
ぞれインバータ３８、ＸＮＯＲゲート４０および４４か
らの出力信号が入力され、そのデータ出力端子Ｑから
は、それぞれ出力信号ＣＮＴ＜０，１，２＞が出力され
ている。
４，３６のクロック入力端子およびクリア入力端子に
は、それぞれクロック信号ＣＬＫおよびリセット信号Ｒ
ＥＳＥＴＮが共通に入力されている。また、フリップフ
ロップ３２，３４，３６のデータ入力端子Ｄには、それ
ぞれインバータ３８、ＸＮＯＲゲート４０および４４か
らの出力信号が入力され、そのデータ出力端子Ｑから
は、それぞれ出力信号ＣＮＴ＜０，１，２＞が出力され
ている。
【００１５】また、インバータ３８の入力端子には、フ
リップフロップ３２からの出力信号ＣＮＴ＜０＞が入力
され、同じように、ＸＮＯＲゲート４０およびＯＲゲー
ト４２の入力端子にはともに、フリップフロップ３２，
３４からの出力信号ＣＮＴ＜０，１＞が入力されてい
る。そして、ＸＮＯＲゲート４４には、フリップフロッ
プ３６からの出力信号ＣＮＴ＜２＞およびＯＲゲート４
２からの出力信号が入力されている。
リップフロップ３２からの出力信号ＣＮＴ＜０＞が入力
され、同じように、ＸＮＯＲゲート４０およびＯＲゲー
ト４２の入力端子にはともに、フリップフロップ３２，
３４からの出力信号ＣＮＴ＜０，１＞が入力されてい
る。そして、ＸＮＯＲゲート４４には、フリップフロッ
プ３６からの出力信号ＣＮＴ＜２＞およびＯＲゲート４
２からの出力信号が入力されている。
【００１６】続いて、一致検出回路４６は、ダウンカウ
ンタ３０からの出力信号ＣＮＴ＜０，１，２＞の値が所
定の値に一致したことを検出する。図示例の場合、一致
検出回路４６としてＡＮＤゲートが用いられている。す
なわち、一致検出回路４６は、本実施例の場合には、ダ
ウンカウンタ３０からの出力信号ＣＮＴ＜０，１，２＞
の値がオールハイ＝‘７（１０進数）’となったことを
検出して、１クロック分のパルス幅のハイレベルを出力
する。
ンタ３０からの出力信号ＣＮＴ＜０，１，２＞の値が所
定の値に一致したことを検出する。図示例の場合、一致
検出回路４６としてＡＮＤゲートが用いられている。す
なわち、一致検出回路４６は、本実施例の場合には、ダ
ウンカウンタ３０からの出力信号ＣＮＴ＜０，１，２＞
の値がオールハイ＝‘７（１０進数）’となったことを
検出して、１クロック分のパルス幅のハイレベルを出力
する。
【００１７】図３のタイミングチャートに示すように、
図２に示すパルス発生回路１４においては、まず、リセ
ット信号ＲＥＳＥＴＮをローレベルとすると、ダウンカ
ウンタ３０の出力信号ＣＮＴ＜０，１，２＞がクリアさ
れ、その値が‘０（１０進数）’となる。そして、一致
検出回路４６によって、ダウンカウンタ３０の出力信号
ＣＮＴ＜０，１，２＞の値が検出され、このパルス発生
回路１４からの出力パルスＭＥＡＳはローレベルとな
る。
図２に示すパルス発生回路１４においては、まず、リセ
ット信号ＲＥＳＥＴＮをローレベルとすると、ダウンカ
ウンタ３０の出力信号ＣＮＴ＜０，１，２＞がクリアさ
れ、その値が‘０（１０進数）’となる。そして、一致
検出回路４６によって、ダウンカウンタ３０の出力信号
ＣＮＴ＜０，１，２＞の値が検出され、このパルス発生
回路１４からの出力パルスＭＥＡＳはローレベルとな
る。
【００１８】リセット信号ＲＥＳＥＴＮをハイレベルと
すると、ダウンカウンタ３０は、クロック信号ＣＬＫの
立ち上がりに同期してダウンカウントを始め、その出力
信号ＣＮＴ＜０，１，２＞は‘７’，‘６’，‘５’，
…，‘０’の順に繰り返し変化する。そして、一致検出
回路４６によって、出力信号ＣＮＴ＜０，１，２＞の値
が‘７’になったことが検出され、パルス発生回路１４
からは、１クロック分のパルス幅を持つハイレベルの出
力パルスＭＥＡＳが出力される。
すると、ダウンカウンタ３０は、クロック信号ＣＬＫの
立ち上がりに同期してダウンカウントを始め、その出力
信号ＣＮＴ＜０，１，２＞は‘７’，‘６’，‘５’，
…，‘０’の順に繰り返し変化する。そして、一致検出
回路４６によって、出力信号ＣＮＴ＜０，１，２＞の値
が‘７’になったことが検出され、パルス発生回路１４
からは、１クロック分のパルス幅を持つハイレベルの出
力パルスＭＥＡＳが出力される。
【００１９】なお、パルス発生回路１４は、所定の一定
周期毎に、所定パルス幅のパルスを発生するものであれ
ばどのような構成のものでもよい。例えば、カウンタお
よび一致検出回路以外の構成であってもよいし、カウン
タを使用する場合にはアップカウンタでもよい。また、
パルス発生回路１４によって発生されるパルスは、ハイ
レベルまたはローレベルのどちらのパルスであってもよ
く、これに応じてゲート回路１６の構成を変更すればよ
い。
周期毎に、所定パルス幅のパルスを発生するものであれ
ばどのような構成のものでもよい。例えば、カウンタお
よび一致検出回路以外の構成であってもよいし、カウン
タを使用する場合にはアップカウンタでもよい。また、
パルス発生回路１４によって発生されるパルスは、ハイ
レベルまたはローレベルのどちらのパルスであってもよ
く、これに応じてゲート回路１６の構成を変更すればよ
い。
【００２０】続いて、遅延調整回路１０において、計数
・制御回路１８は、パルス発生回路１４によって発生さ
れるパルスＭＥＡＳにより指定される所定期間、本実施
例では、このパルスＭＥＡＳがハイレベルの期間、リン
グオシレータ１２によって発生される所定周波数の信号
を計数する。計数・制御回路１８には、ゲート回路１６
となるＡＮＤゲートからの出力信号が入力され、その出
力信号は、計数結果として、次に述べるゲート遅延調整
回路２０に入力される。
・制御回路１８は、パルス発生回路１４によって発生さ
れるパルスＭＥＡＳにより指定される所定期間、本実施
例では、このパルスＭＥＡＳがハイレベルの期間、リン
グオシレータ１２によって発生される所定周波数の信号
を計数する。計数・制御回路１８には、ゲート回路１６
となるＡＮＤゲートからの出力信号が入力され、その出
力信号は、計数結果として、次に述べるゲート遅延調整
回路２０に入力される。
【００２１】最後に、ゲート遅延調整回路２０は、ＬＳ
Ｉの外部から入力されるクロック信号ＣＬＫを所定の一
定時間ずつ遅延して得られる、遅延時間の異なる複数の
クロック信号のうちの１つを内部で使用するクロック信
号として選択的に出力する。ゲート遅延調整回路２０
は、同図に示すように、７個の遅延バッファ２６と、ク
ロック信号および７個の遅延バッファ２６からの出力信
号の内の１つを選択的に出力するマルチプレクサ２８と
を備えている。
Ｉの外部から入力されるクロック信号ＣＬＫを所定の一
定時間ずつ遅延して得られる、遅延時間の異なる複数の
クロック信号のうちの１つを内部で使用するクロック信
号として選択的に出力する。ゲート遅延調整回路２０
は、同図に示すように、７個の遅延バッファ２６と、ク
ロック信号および７個の遅延バッファ２６からの出力信
号の内の１つを選択的に出力するマルチプレクサ２８と
を備えている。
【００２２】ここで、計数・制御回路１８によって、パ
ルス発生回路１４からの出力パルスＭＥＡＳがハイレベ
ルの期間、リングオシレータ１２によって発生される所
定周波数の信号を計数した時に、計数結果が大きい場合
はゲート遅延が小さい場合であり、逆に、計数結果が小
さい場合はゲート遅延が大きい場合である。これに応じ
て、ゲート遅延調整回路２０からは、計数結果が大きく
なるほど、クロック信号ＣＬＫを遅延した信号が選択的
に出力される。
ルス発生回路１４からの出力パルスＭＥＡＳがハイレベ
ルの期間、リングオシレータ１２によって発生される所
定周波数の信号を計数した時に、計数結果が大きい場合
はゲート遅延が小さい場合であり、逆に、計数結果が小
さい場合はゲート遅延が大きい場合である。これに応じ
て、ゲート遅延調整回路２０からは、計数結果が大きく
なるほど、クロック信号ＣＬＫを遅延した信号が選択的
に出力される。
【００２３】なお、図示例では、遅延時間の異なる７個
のクロック信号を発生し、これを選択的に出力するよう
にしているが、これに限定されず、必要に応じて、発生
する遅延時間の異なるクロック信号の本数を適宜変更し
てもよい。また、本発明で用いられるリングオシレータ
１２、パルス発生回路１４、計数・制御回路１８および
ゲート遅延調整回路２０の回路構成は何ら限定されるも
のではなく、同一機能を実現するどのような回路構成で
あってもよい。
のクロック信号を発生し、これを選択的に出力するよう
にしているが、これに限定されず、必要に応じて、発生
する遅延時間の異なるクロック信号の本数を適宜変更し
てもよい。また、本発明で用いられるリングオシレータ
１２、パルス発生回路１４、計数・制御回路１８および
ゲート遅延調整回路２０の回路構成は何ら限定されるも
のではなく、同一機能を実現するどのような回路構成で
あってもよい。
【００２４】また、図１に示す遅延調整回路１０のリン
グオシレータ１２は非常に高速に、しかも停止すること
なく動作し続けるため消費電力が多い。これに対し、例
えば図４に示す遅延調整回路４６のように、ゲート回路
１６をリングオシレータ１２’のリングの中に配置し、
リングオシレータ１２’によって発生される所定周波数
の信号を計数する時のみにリングオシレータ１２’が動
作するように構成して、消費電力の増加を小さく抑える
ようにすることもできる。
グオシレータ１２は非常に高速に、しかも停止すること
なく動作し続けるため消費電力が多い。これに対し、例
えば図４に示す遅延調整回路４６のように、ゲート回路
１６をリングオシレータ１２’のリングの中に配置し、
リングオシレータ１２’によって発生される所定周波数
の信号を計数する時のみにリングオシレータ１２’が動
作するように構成して、消費電力の増加を小さく抑える
ようにすることもできる。
【００２５】次に、本発明の遅延調整回路の動作につい
て説明する。図１に示す遅延調整回路１０のリングオシ
レータ１２は、常時、所定周波数で発振する信号を出力
する。なお、図４に示す遅延調整回路４６のリングオシ
レータ１２’は、パルス発生回路１４からの出力パルス
ＭＥＡＳがハイレベルの期間のみ、所定周波数で発振す
る信号を発生する。また、ＬＳＩの外部からは、常時、
所定周波数で発振するクロック信号ＣＬＫが入力されて
いる。
て説明する。図１に示す遅延調整回路１０のリングオシ
レータ１２は、常時、所定周波数で発振する信号を出力
する。なお、図４に示す遅延調整回路４６のリングオシ
レータ１２’は、パルス発生回路１４からの出力パルス
ＭＥＡＳがハイレベルの期間のみ、所定周波数で発振す
る信号を発生する。また、ＬＳＩの外部からは、常時、
所定周波数で発振するクロック信号ＣＬＫが入力されて
いる。
【００２６】まず、リセット信号ＲＥＳＥＴＮをローレ
ベルとしてリセットすると、パルス発生回路１４からの
出力パルスＭＥＡＳはローレベルとなり、ゲート回路１
６であるＡＮＤゲートからの出力信号もローレベルとな
る。この状態では、計数・制御回路１８は動作せず、そ
の計数結果は‘０’である。従って、ゲート遅延調整回
路２０からは、外部から入力されるクロック信号ＣＬＫ
が選択的に出力され、内部回路であるレジスタ２２に入
力される。
ベルとしてリセットすると、パルス発生回路１４からの
出力パルスＭＥＡＳはローレベルとなり、ゲート回路１
６であるＡＮＤゲートからの出力信号もローレベルとな
る。この状態では、計数・制御回路１８は動作せず、そ
の計数結果は‘０’である。従って、ゲート遅延調整回
路２０からは、外部から入力されるクロック信号ＣＬＫ
が選択的に出力され、内部回路であるレジスタ２２に入
力される。
【００２７】続いて、リセット信号ＲＥＳＥＴＮをハイ
レベルとすると、パルス発生回路１４のダウンカウンタ
３０がダウンカウントを開始する。そして、そのカウン
ト値がクロック信号ＣＬＫの８クロックに１回‘７（１
０進数）’になる毎に、パルス発生回路１４からは、１
クロック分のハイレベルの出力パルスＭＥＡＳが出力さ
れる。パルスＭＥＡＳがハイレベルの期間、ゲート回路
１６からは、リングオシレータ１２（１２’）によって
発生される所定周波数の信号が出力される。
レベルとすると、パルス発生回路１４のダウンカウンタ
３０がダウンカウントを開始する。そして、そのカウン
ト値がクロック信号ＣＬＫの８クロックに１回‘７（１
０進数）’になる毎に、パルス発生回路１４からは、１
クロック分のハイレベルの出力パルスＭＥＡＳが出力さ
れる。パルスＭＥＡＳがハイレベルの期間、ゲート回路
１６からは、リングオシレータ１２（１２’）によって
発生される所定周波数の信号が出力される。
【００２８】ゲート回路１６からの出力信号は計数・制
御回路１８によって計数される。この計数結果に応じ
て、ゲート遅延調整回路２０からは、外部から入力され
るクロック信号ＣＬＫを所定の一定時間ずつ遅延して得
られる、遅延時間の異なる複数のクロック信号のうちの
１つが内部で使用するクロック信号として選択的に出力
される。そして、ゲート遅延調整回路２０から出力され
るスキュー調整後のクロック信号が、これを使用する内
部回路のレジスタ２２に入力される。
御回路１８によって計数される。この計数結果に応じ
て、ゲート遅延調整回路２０からは、外部から入力され
るクロック信号ＣＬＫを所定の一定時間ずつ遅延して得
られる、遅延時間の異なる複数のクロック信号のうちの
１つが内部で使用するクロック信号として選択的に出力
される。そして、ゲート遅延調整回路２０から出力され
るスキュー調整後のクロック信号が、これを使用する内
部回路のレジスタ２２に入力される。
【００２９】以上のように、本実施例では、クロック信
号ＣＬＫの８クロック毎に、クロック信号ＣＬＫのスキ
ューを自動的に調節する。従って、製造ばらつき、電源
電圧／周囲温度の変化によるゲート遅延の増減を少なく
することができ、クロック信号ＣＬＫのスキューを低減
させることができる。なお、上記実施例のように、クロ
ック信号ＣＬＫの８クロック毎にスキューを調節するこ
とに限定されず、何クロック毎でもよいし、１回のみ調
節を行うようにしてもよい。
号ＣＬＫの８クロック毎に、クロック信号ＣＬＫのスキ
ューを自動的に調節する。従って、製造ばらつき、電源
電圧／周囲温度の変化によるゲート遅延の増減を少なく
することができ、クロック信号ＣＬＫのスキューを低減
させることができる。なお、上記実施例のように、クロ
ック信号ＣＬＫの８クロック毎にスキューを調節するこ
とに限定されず、何クロック毎でもよいし、１回のみ調
節を行うようにしてもよい。
【００３０】本発明の遅延調整回路１０は、基本的に以
上のようなものである。以上、本発明の遅延調整回路に
ついて詳細に説明したが、本発明は上記実施例に限定さ
れず、本発明の主旨を逸脱しない範囲において、種々の
改良や変更をしてもよいのはもちろんである。
上のようなものである。以上、本発明の遅延調整回路に
ついて詳細に説明したが、本発明は上記実施例に限定さ
れず、本発明の主旨を逸脱しない範囲において、種々の
改良や変更をしてもよいのはもちろんである。
【００３１】
【発明の効果】以上詳細に説明した様に、本発明の遅延
調整回路は、所定の一定周期毎に発生される所定パルス
幅のパルスにより指定される所定期間、所定周波数で発
振する信号を計数し、その計数結果に応じて、外部から
入力されるクロック信号を所定の一定時間ずつ遅延して
得られる、遅延時間の異なる複数のクロック信号の内の
１つを内部で使用するクロック信号として選択的に出力
するものである。従って、本発明の遅延調整回路によれ
ば、クロック信号のスキュー調整を行うための専用ピン
や外付けのワンショット回路が不要であるため、ＬＳＩ
のピン数増加やシステムの増大化を招くことなく、クロ
ック信号のスキューを調節することができ、システム全
体のコストを削減することができる。
調整回路は、所定の一定周期毎に発生される所定パルス
幅のパルスにより指定される所定期間、所定周波数で発
振する信号を計数し、その計数結果に応じて、外部から
入力されるクロック信号を所定の一定時間ずつ遅延して
得られる、遅延時間の異なる複数のクロック信号の内の
１つを内部で使用するクロック信号として選択的に出力
するものである。従って、本発明の遅延調整回路によれ
ば、クロック信号のスキュー調整を行うための専用ピン
や外付けのワンショット回路が不要であるため、ＬＳＩ
のピン数増加やシステムの増大化を招くことなく、クロ
ック信号のスキューを調節することができ、システム全
体のコストを削減することができる。
【図１】 本発明の遅延調整回路の一実施例の構成概略
図である。
図である。
【図２】 パルス発生回路の一実施例の構成回路図であ
る。
る。
【図３】 パルス発生回路の動作を表す一実施例のタイ
ミングチャートである。
ミングチャートである。
【図４】 本発明の遅延調整回路の別の実施例の構成概
略図である。
略図である。
１０ 遅延調整回路 １２ リングオシレータ １４ パルス発生回路 １６ ゲート回路 １８ 計数・制御回路 ２０ ゲート遅延調整回路 ２２ レジスタ ２４，３８ インバータ ２６ 遅延バッファ ２８ マルチプレクサ ３０ ダウンカウンタ ３２，３４，３６ フリップフロップ ４０，４４ ＸＮＯＲゲート ４２ ＯＲゲート ４６ 一致検出回路
Claims (1)
- 【請求項１】所定周波数で発振する信号を発生するリン
グオシレータと、所定の一定周期毎に、所定パルス幅の
パルスを発生するパルス発生回路と、このパルス発生回
路によって発生されるパルスにより指定される所定期
間、前記リングオシレータによって発生される信号を計
数する計数・制御回路と、この計数・制御回路からの計
数結果に応じて、外部から入力されるクロック信号を所
定の一定時間ずつ遅延して得られる、遅延時間の異なる
複数のクロック信号の内の１つを内部で使用するクロッ
ク信号として選択的に出力するゲート遅延調整回路とを
備えていることを特徴とする遅延調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000022641A JP2001216047A (ja) | 2000-01-31 | 2000-01-31 | 遅延調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000022641A JP2001216047A (ja) | 2000-01-31 | 2000-01-31 | 遅延調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001216047A true JP2001216047A (ja) | 2001-08-10 |
Family
ID=18548916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000022641A Pending JP2001216047A (ja) | 2000-01-31 | 2000-01-31 | 遅延調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001216047A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030097020A (ko) * | 2002-06-18 | 2003-12-31 | 삼성전자주식회사 | Ｄ급 증폭기에서의 펄스폭변조신호 발생회로,펄스폭변조신호 발생방법 및 펄스폭변조신호 발생회로를포함하는 ｄ급 증폭기 |
| US7188267B2 (en) | 2002-02-19 | 2007-03-06 | Kabushiki Kaisha Toshiba | Semiconductor device having a first clock signal configured to operate sychronously with a second clock signal by use of a measuring and setting circuit |
| JP2009290345A (ja) * | 2008-05-27 | 2009-12-10 | Sony Corp | 固体撮像素子、データ転送回路及びカメラシステム |
| JP2010252332A (ja) * | 2009-04-14 | 2010-11-04 | Korea Electronics Telecommun | リング発振器に基づいた自己タイミング遅延素子 |
-
2000
- 2000-01-31 JP JP2000022641A patent/JP2001216047A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7188267B2 (en) | 2002-02-19 | 2007-03-06 | Kabushiki Kaisha Toshiba | Semiconductor device having a first clock signal configured to operate sychronously with a second clock signal by use of a measuring and setting circuit |
| KR20030097020A (ko) * | 2002-06-18 | 2003-12-31 | 삼성전자주식회사 | Ｄ급 증폭기에서의 펄스폭변조신호 발생회로,펄스폭변조신호 발생방법 및 펄스폭변조신호 발생회로를포함하는 ｄ급 증폭기 |
| JP2009290345A (ja) * | 2008-05-27 | 2009-12-10 | Sony Corp | 固体撮像素子、データ転送回路及びカメラシステム |
| US8405749B2 (en) | 2008-05-27 | 2013-03-26 | Sony Corporation | Solid-state imaging device, data transfer circuit, and camera system for compensating for circuit variations during image readout |
| JP2010252332A (ja) * | 2009-04-14 | 2010-11-04 | Korea Electronics Telecommun | リング発振器に基づいた自己タイミング遅延素子 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090602 |