JPH11306759A - クロック信号遅延装置 - Google Patents
クロック信号遅延装置Info
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- JPH11306759A JPH11306759A JP11005028A JP502899A JPH11306759A JP H11306759 A JPH11306759 A JP H11306759A JP 11005028 A JP11005028 A JP 11005028A JP 502899 A JP502899 A JP 502899A JP H11306759 A JPH11306759 A JP H11306759A
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- delay
- clock signal
- unit
- signal
- pulse
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 メモリからクロックに同期させてデータを読
み出す際に、チップ内部にクロックを取り込んだときの
遅延を補償するために内部クロックを入力クロックと同
期させる遅延回路の単位遅延素子の数を少なくする。 【解決手段】 遅延回路の単位遅延素子をリング状に配
置し、内部クロックの立ち上がりで発生するパルスをそ
のリングに回転させ、回転の数で遅延を粗く設定し、そ
のパルスが停止した位置の単位遅延素子の位置から微少
遅延を得、粗い遅延にその微少遅延を加えて正しい遅延
を得るようにした。
み出す際に、チップ内部にクロックを取り込んだときの
遅延を補償するために内部クロックを入力クロックと同
期させる遅延回路の単位遅延素子の数を少なくする。 【解決手段】 遅延回路の単位遅延素子をリング状に配
置し、内部クロックの立ち上がりで発生するパルスをそ
のリングに回転させ、回転の数で遅延を粗く設定し、そ
のパルスが停止した位置の単位遅延素子の位置から微少
遅延を得、粗い遅延にその微少遅延を加えて正しい遅延
を得るようにした。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリのプロ
トコルに係り、リング遅延を用いたクロック信号遅延装
置に関する。
トコルに係り、リング遅延を用いたクロック信号遅延装
置に関する。
【０００２】
【従来の技術】一般に、ＳＤＲＡＭの場合、メモリに格
納されたデータを読み出すためにはクロック信号が必要
であり、そのクロック信号は外部から入力して用いる。
しかし、外部から入力されたクロックは、チップに受信
されたとき、ピン又は内部回路の特性によって実質的に
一定時間遅延する。
納されたデータを読み出すためにはクロック信号が必要
であり、そのクロック信号は外部から入力して用いる。
しかし、外部から入力されたクロックは、チップに受信
されたとき、ピン又は内部回路の特性によって実質的に
一定時間遅延する。
【０００３】図１は一般的なＳＤＲＡＭのデータの読み
出しタイミング図である。図において、ｅＣＬＫは外部
クロック信号であり、ｔCLK （ｔＣＬＫも同じ）は、そ
の１周期の間隔で、ｔAC（ｔＡＣも同じ）はクロックを
受けてからデータ出力に要する時間である。なお、ＤＱ
はメモリデバイスのデータ入出力ピンを示している。Ｓ
ＤＲＡＭは、外部から入力されるクロック信号を利用し
てチップ内部のデータを読み出して出力するが、外部の
クロック信号がチップに入力されたときに遅延が発生し
データを取り出すためのチップ内部のクロックである内
部クロックが外部クロックより遅れ、またデータを出力
するための出力バッファの駆動時にも同様に遅延が発生
するため、データを読み出すことができない場合が発生
する。すなわち、クロック信号の上昇エッジから一定の
時間であるＴＡＣの後の次の上昇エッジでシステムから
データを出力するが、クロックに対するデータの出力時
間は周波数に拘わらず一定であるので、周波数が高くな
り、ＴＡＣ≧ｔＣＬＫになると、必要なデータを読み出
すことができなくなる。このため、ＴＡＣ≧ｔＣＬＫの
場合は、次の外部クロックの立ち上がりに内部クロック
を同期させる必要がある。
出しタイミング図である。図において、ｅＣＬＫは外部
クロック信号であり、ｔCLK （ｔＣＬＫも同じ）は、そ
の１周期の間隔で、ｔAC（ｔＡＣも同じ）はクロックを
受けてからデータ出力に要する時間である。なお、ＤＱ
はメモリデバイスのデータ入出力ピンを示している。Ｓ
ＤＲＡＭは、外部から入力されるクロック信号を利用し
てチップ内部のデータを読み出して出力するが、外部の
クロック信号がチップに入力されたときに遅延が発生し
データを取り出すためのチップ内部のクロックである内
部クロックが外部クロックより遅れ、またデータを出力
するための出力バッファの駆動時にも同様に遅延が発生
するため、データを読み出すことができない場合が発生
する。すなわち、クロック信号の上昇エッジから一定の
時間であるＴＡＣの後の次の上昇エッジでシステムから
データを出力するが、クロックに対するデータの出力時
間は周波数に拘わらず一定であるので、周波数が高くな
り、ＴＡＣ≧ｔＣＬＫになると、必要なデータを読み出
すことができなくなる。このため、ＴＡＣ≧ｔＣＬＫの
場合は、次の外部クロックの立ち上がりに内部クロック
を同期させる必要がある。
【０００４】この遅延時間はメモリのデータを読み出す
時重要な変数として作用し、特にクロックアクセス時間
は高速同期ＤＲＡＭ（ＳＤＲＡＭ）の重要なパラメータ
である。クロックバッファ及びドライバを通過する伝播
遅延に起因するクロックスキューは高速のクロックアク
セスのために相殺されなければならない。このクロック
スキューを相殺するために位相ロックループ（ＰＬ
Ｌ）、遅延ロックループ（ＤＬＬ）が広く用いられてき
た。しかし、ＰＬＬとＤＬＬは正確なロッキングのため
には５０以上のクロックサイクルを必要とし、それによ
り予備電流が増加する。
時重要な変数として作用し、特にクロックアクセス時間
は高速同期ＤＲＡＭ（ＳＤＲＡＭ）の重要なパラメータ
である。クロックバッファ及びドライバを通過する伝播
遅延に起因するクロックスキューは高速のクロックアク
セスのために相殺されなければならない。このクロック
スキューを相殺するために位相ロックループ（ＰＬ
Ｌ）、遅延ロックループ（ＤＬＬ）が広く用いられてき
た。しかし、ＰＬＬとＤＬＬは正確なロッキングのため
には５０以上のクロックサイクルを必要とし、それによ
り予備電流が増加する。
【０００５】以下、このような従来の同期ミラー遅延線
(synchronous Mirror Delay Line)を添付図面を参照し
て説明する。図２は従来の同期ミラー遅延線の構成図で
ある。まず、外部からクロック信号をチップ内部で受信
する場合、上述したような理由により一定時間遅延され
た状態で受信する。更に、メモリのデータを読み出すた
めの出力バッファを駆動するときにも時間遅延が生じ
る。
(synchronous Mirror Delay Line)を添付図面を参照し
て説明する。図２は従来の同期ミラー遅延線の構成図で
ある。まず、外部からクロック信号をチップ内部で受信
する場合、上述したような理由により一定時間遅延され
た状態で受信する。更に、メモリのデータを読み出すた
めの出力バッファを駆動するときにも時間遅延が生じ
る。
【０００６】そのため、実際には回路として構成されて
いないが、自然発生する遅延時間を説明するために図２
にバッファ１、２を図示した。それらの遅延時間はそれ
ぞれｄ１、ｄ２と定義する。ｅＣＬＫは外部からのクロ
ック信号、ｒＣＬＫはチップ内部で受信した内部クロッ
ク信号である。従来の同期ミラー遅延線は、外部から入
力されるクロック信号をｄ１＋ｄ２値だけ遅延させて出
力する遅延器３と、内部クロック信号（ｒＣＬＫ）に同
期して遅延器３で遅延されたクロック信号の時間をデジ
タル値に変換させるＴＤＣ(Time to Digital Converte
r)４と、デジタル値を時間に変換させるＤＴＣ(Digital
to Time Converter)５と、内部のクロック信号（ｒＣＬ
Ｋ）によりＴＤＣ４及びＤＴＣ５の信号をラッチさせる
フリップフロップ部６とからなる。
いないが、自然発生する遅延時間を説明するために図２
にバッファ１、２を図示した。それらの遅延時間はそれ
ぞれｄ１、ｄ２と定義する。ｅＣＬＫは外部からのクロ
ック信号、ｒＣＬＫはチップ内部で受信した内部クロッ
ク信号である。従来の同期ミラー遅延線は、外部から入
力されるクロック信号をｄ１＋ｄ２値だけ遅延させて出
力する遅延器３と、内部クロック信号（ｒＣＬＫ）に同
期して遅延器３で遅延されたクロック信号の時間をデジ
タル値に変換させるＴＤＣ(Time to Digital Converte
r)４と、デジタル値を時間に変換させるＤＴＣ(Digital
to Time Converter)５と、内部のクロック信号（ｒＣＬ
Ｋ）によりＴＤＣ４及びＤＴＣ５の信号をラッチさせる
フリップフロップ部６とからなる。
【０００７】かかる従来の同期ミラー遅延線の動作は以
下の通りである。図３は従来のＴＤＣとクロックサイク
ルタイムとの関係図であり、図４は従来の同期ミラー遅
延線の各部の出力波形図である。すなわち、外部のクロ
ック信号（ｅＣＬＫ）がチップ内部へ入力されるとき、
一定時間（ｄ１）遅延されて入力される（図４のｒＣＬ
Ｋ参照）。そして、一定時間遅延された内部のクロック
信号（ｒＣＬＫ）は遅延器３を通ってＴＤＣ４に入力さ
れる。この遅延器３を通ったＡ点のクロック信号はクロ
ック信号（ｒＣＬＫ）よりｄ１＋ｄ２だけ遅延されてＴ
ＤＣ４に入力される（図４のＡ参照）。ＴＤＣ４はｔＣ
ＬＫ−（ｄ１＋ｄ２）を測定して、デジタル遅延計数に
変換する。フリップフロップ部６の各フリップフロップ
（Ｆ／Ｆ）はＴＤＣ４の各単位遅延素子（ｔｐｄ）の信
号をそれぞれラッチするようになっている。すなわち、
ＴＤＣ４へクロックが入力されたあとの内部のクロック
信号（ｒＣＬＫ）の上昇エッジのときに複数のフリップ
フロップ（Ｆ／Ｆ）のうち遅延に対応する一つのＦ／Ｆ
をラッチする。これを利用してＴＤＣ４はｔＣＬＫ−
（ｄ１＋ｄ２）を測定し、それをデジタル遅延計数に変
換する（図４のＢ参照）。
下の通りである。図３は従来のＴＤＣとクロックサイク
ルタイムとの関係図であり、図４は従来の同期ミラー遅
延線の各部の出力波形図である。すなわち、外部のクロ
ック信号（ｅＣＬＫ）がチップ内部へ入力されるとき、
一定時間（ｄ１）遅延されて入力される（図４のｒＣＬ
Ｋ参照）。そして、一定時間遅延された内部のクロック
信号（ｒＣＬＫ）は遅延器３を通ってＴＤＣ４に入力さ
れる。この遅延器３を通ったＡ点のクロック信号はクロ
ック信号（ｒＣＬＫ）よりｄ１＋ｄ２だけ遅延されてＴ
ＤＣ４に入力される（図４のＡ参照）。ＴＤＣ４はｔＣ
ＬＫ−（ｄ１＋ｄ２）を測定して、デジタル遅延計数に
変換する。フリップフロップ部６の各フリップフロップ
（Ｆ／Ｆ）はＴＤＣ４の各単位遅延素子（ｔｐｄ）の信
号をそれぞれラッチするようになっている。すなわち、
ＴＤＣ４へクロックが入力されたあとの内部のクロック
信号（ｒＣＬＫ）の上昇エッジのときに複数のフリップ
フロップ（Ｆ／Ｆ）のうち遅延に対応する一つのＦ／Ｆ
をラッチする。これを利用してＴＤＣ４はｔＣＬＫ−
（ｄ１＋ｄ２）を測定し、それをデジタル遅延計数に変
換する（図４のＢ参照）。
【０００８】ＤＴＣ５は測定されたデジタル遅延計数を
制御信号として受け入れ、クロックドライバの出力と外
部のクロックとを同期するため、入力されたクロック信
号を再度ｔＣＬＫ−（ｄ１＋ｄ２）時間だけ遅延させる
（図４のＣ参照）。これにより、最終的に出力バッファ
を駆動するクロック信号はそのバッファで発生する時間
（ｄ２）の間遅延された後出力される（図４のｌｉＣＬ
Ｋ参照）。すなわち、外部クロックｅＣＬＫと一致した
クロックｌｉＣＬＫを得ることができる。
制御信号として受け入れ、クロックドライバの出力と外
部のクロックとを同期するため、入力されたクロック信
号を再度ｔＣＬＫ−（ｄ１＋ｄ２）時間だけ遅延させる
（図４のＣ参照）。これにより、最終的に出力バッファ
を駆動するクロック信号はそのバッファで発生する時間
（ｄ２）の間遅延された後出力される（図４のｌｉＣＬ
Ｋ参照）。すなわち、外部クロックｅＣＬＫと一致した
クロックｌｉＣＬＫを得ることができる。
【０００９】しかし、図３に示すように、ＤＴＣ５の時
間分解能は遅延単位の遅延素子（ｔｐｄ）の遅延時間と
対応する。その遅延素子が内部クロックのジッタを決め
ることになる。すなわち、Ｎ個の遅延素子があるとする
と、Ｎｔｐｄ≧ｔＣＬＫ≧ｄ１＋ｄ２（遅延部の遅延時
間）＋（Ｆ／Ｆのセット時間）のような条件が、図３に
示すようにクロック同期化のための動作範囲を与える。
ジッタが小さくなるためにはｔｐｄが小さくなければな
らず、動作範囲を大きくするためにはＮが大きくなけれ
ばならない。もし、ｔｐｄが１００ｐｓであれば、Ｎは
５０ＭＨｚの外部クロックを満たすために２００以上必
要である。ＤＴＣ５はＴＤＣ４と同じ数の単位遅延素子
を必要とするため、遅延線の総遅延素子数は２Ｎであ
る。この遅延素子はインバータやバッファ等で構成され
ているので、その数が多くなることは装置全体の大きさ
が大きくなるということを意味する。
間分解能は遅延単位の遅延素子（ｔｐｄ）の遅延時間と
対応する。その遅延素子が内部クロックのジッタを決め
ることになる。すなわち、Ｎ個の遅延素子があるとする
と、Ｎｔｐｄ≧ｔＣＬＫ≧ｄ１＋ｄ２（遅延部の遅延時
間）＋（Ｆ／Ｆのセット時間）のような条件が、図３に
示すようにクロック同期化のための動作範囲を与える。
ジッタが小さくなるためにはｔｐｄが小さくなければな
らず、動作範囲を大きくするためにはＮが大きくなけれ
ばならない。もし、ｔｐｄが１００ｐｓであれば、Ｎは
５０ＭＨｚの外部クロックを満たすために２００以上必
要である。ＤＴＣ５はＴＤＣ４と同じ数の単位遅延素子
を必要とするため、遅延線の総遅延素子数は２Ｎであ
る。この遅延素子はインバータやバッファ等で構成され
ているので、その数が多くなることは装置全体の大きさ
が大きくなるということを意味する。
【００１０】
【発明が解決しようとする課題】上述したように、ジッ
タを小さくするためにはｔｐｄが小さくなければなら
ず、動作範囲を大きくするためにはｔｐｄの数、すなわ
ち遅延素子数（Ｎ）が多くなければならない。更に、Ｄ
ＴＣ５はＴＤＣ４と同じ数の単位遅延素子を必要とする
ため、遅延線の総遅延素子数は２Ｎ個必要であり、デー
タ処理のためのフリップフロップ（Ｆ／Ｆ）もＮ個必要
である。このため、これらを基板に実装する場合、遅延
線は広いシリコンの面積を必要とする。本発明は上記の
問題点を解決するためになされたものであり、その目的
とするところは、データを処理するためのフリップフロ
ップ及び単位遅延素子の数を減少させることのできる遅
延装置を提供することにある。
タを小さくするためにはｔｐｄが小さくなければなら
ず、動作範囲を大きくするためにはｔｐｄの数、すなわ
ち遅延素子数（Ｎ）が多くなければならない。更に、Ｄ
ＴＣ５はＴＤＣ４と同じ数の単位遅延素子を必要とする
ため、遅延線の総遅延素子数は２Ｎ個必要であり、デー
タ処理のためのフリップフロップ（Ｆ／Ｆ）もＮ個必要
である。このため、これらを基板に実装する場合、遅延
線は広いシリコンの面積を必要とする。本発明は上記の
問題点を解決するためになされたものであり、その目的
とするところは、データを処理するためのフリップフロ
ップ及び単位遅延素子の数を減少させることのできる遅
延装置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明のクロック信号遅延装置は、外部から入力され
るクロック信号（ｅＣＬＫ）の入力時に自然発生する遅
延時間（ｄ１）及び出力バッファの駆動時に自然発生す
る遅延時間（ｄ２）だけ（ｄ１＋ｄ２）遅延させる遅延
部と、前記遅延部から出力されるクロック信号を入力し
て上昇エッジに同期して矩形波パルスを発生するパルス
発生部と、複数の単位遅延素子がリング状に構成されて
前記パルス発生部から発生されたパルス信号を回転させ
るとともに、チップ内部に入力されたクロック信号（ｒ
ＣＬＫ）に同期して前記パルス信号が最後に回転したと
きのパルスが停止した単位遅延素子の信号をラッチして
出力するリング遅延部と、前記クロック信号（ｒＣＬ
Ｋ）を前記リング遅延部の回転数に対応して粗く遅延さ
せる第１クロック信号遅延部と、前記第１クロック信号
遅延部から出力されたクロック信号を、前記リング遅延
部のラッチされて出力された信号に基づいて微細に遅延
させて出力する第２クロック信号遅延部と、前記クロッ
ク信号（ｒＣＬＫ）により前記リング遅延部及び第１、
第２クロック信号遅延部をリセットさせるリセット信号
発生部とを備えることを特徴とする。
の本発明のクロック信号遅延装置は、外部から入力され
るクロック信号（ｅＣＬＫ）の入力時に自然発生する遅
延時間（ｄ１）及び出力バッファの駆動時に自然発生す
る遅延時間（ｄ２）だけ（ｄ１＋ｄ２）遅延させる遅延
部と、前記遅延部から出力されるクロック信号を入力し
て上昇エッジに同期して矩形波パルスを発生するパルス
発生部と、複数の単位遅延素子がリング状に構成されて
前記パルス発生部から発生されたパルス信号を回転させ
るとともに、チップ内部に入力されたクロック信号（ｒ
ＣＬＫ）に同期して前記パルス信号が最後に回転したと
きのパルスが停止した単位遅延素子の信号をラッチして
出力するリング遅延部と、前記クロック信号（ｒＣＬ
Ｋ）を前記リング遅延部の回転数に対応して粗く遅延さ
せる第１クロック信号遅延部と、前記第１クロック信号
遅延部から出力されたクロック信号を、前記リング遅延
部のラッチされて出力された信号に基づいて微細に遅延
させて出力する第２クロック信号遅延部と、前記クロッ
ク信号（ｒＣＬＫ）により前記リング遅延部及び第１、
第２クロック信号遅延部をリセットさせるリセット信号
発生部とを備えることを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明実施形態のクロック
遅延装置を添付図面に基づいて詳細に説明する。図５は
本実施形態のクロック遅延装置の構成図であり、図６は
図５の部分詳細構成図である。本発明の一実施形態のク
ロック遅延装置は、外部から入力されるクロック信号
（ｅＣＬＫ）の入力時に発生する遅延時間（ｄ１）及び
出力バッファの駆動時に発生する遅延時間（ｄ２）だ
け、すなわち（ｄ１＋ｄ２）だけ遅延させる遅延部１１
と、遅延部１１から出力されるクロック信号を入力し、
上昇エッジに同期して矩形波パルスを発生するパルス発
生部１２と、リング状に構成された所定個数の単位遅延
素子（ｔｐｄ）と所定個数のフリップフロップ（Ｆ／
Ｆ）とから構成され、パルス発生部１２から発生された
パルス信号を回転させるとともに、前記時間（ｄ１）の
間遅延されてチップ内部に入力されたクロック信号（ｒ
ＣＬＫ）に同期して各単位遅延素子（ｔｐｄ）の信号を
ラッチして出力するリング遅延部１３と、リング遅延部
１３でパルス信号が１回転する度にそのリングに対応す
る粗さでクロック信号（ｒＣＬＫ）を遅延させて出力す
る第１クロック信号遅延部２０と、リング遅延部１３の
フリップフロップからラッチされて出力された信号を判
断して、パルスの「ハイ」信号の出力位置に応じて第１
クロック信号遅延部２０から出力されたクロック信号を
さらに微細に遅延させて出力する第２クロック信号遅延
部２１と、内部のクロック信号を入力してリング遅延部
１３、第１、第２クロック信号遅延部２０、２１をリセ
ットさせるリセット信号発生部２２とから構成される。
遅延装置を添付図面に基づいて詳細に説明する。図５は
本実施形態のクロック遅延装置の構成図であり、図６は
図５の部分詳細構成図である。本発明の一実施形態のク
ロック遅延装置は、外部から入力されるクロック信号
（ｅＣＬＫ）の入力時に発生する遅延時間（ｄ１）及び
出力バッファの駆動時に発生する遅延時間（ｄ２）だ
け、すなわち（ｄ１＋ｄ２）だけ遅延させる遅延部１１
と、遅延部１１から出力されるクロック信号を入力し、
上昇エッジに同期して矩形波パルスを発生するパルス発
生部１２と、リング状に構成された所定個数の単位遅延
素子（ｔｐｄ）と所定個数のフリップフロップ（Ｆ／
Ｆ）とから構成され、パルス発生部１２から発生された
パルス信号を回転させるとともに、前記時間（ｄ１）の
間遅延されてチップ内部に入力されたクロック信号（ｒ
ＣＬＫ）に同期して各単位遅延素子（ｔｐｄ）の信号を
ラッチして出力するリング遅延部１３と、リング遅延部
１３でパルス信号が１回転する度にそのリングに対応す
る粗さでクロック信号（ｒＣＬＫ）を遅延させて出力す
る第１クロック信号遅延部２０と、リング遅延部１３の
フリップフロップからラッチされて出力された信号を判
断して、パルスの「ハイ」信号の出力位置に応じて第１
クロック信号遅延部２０から出力されたクロック信号を
さらに微細に遅延させて出力する第２クロック信号遅延
部２１と、内部のクロック信号を入力してリング遅延部
１３、第１、第２クロック信号遅延部２０、２１をリセ
ットさせるリセット信号発生部２２とから構成される。
【００１３】第１クロック信号遅延部２０は、所定個数
の粗遅延素子（ＣＤＵ）で構成され、クロック信号（ｒ
ＣＬＫ）を入力して、それを一定の粗さで連続的に遅延
させる粗遅延部１４と、粗遅延部１４の粗遅延素子（Ｃ
ＤＵ）の数に相応する所定個数のスイッチング素子で構
成され、粗遅延部１４の各粗遅延素子（ＣＤＵ）の出力
をスイッチングする第１スイッチング部１５と、リング
遅延部１３でのパルスの回転数をカウントしてそれに相
応する時間だけ遅延されるように第１スイッチング部１
５を制御する粗遅延制御部１６とから構成される。
の粗遅延素子（ＣＤＵ）で構成され、クロック信号（ｒ
ＣＬＫ）を入力して、それを一定の粗さで連続的に遅延
させる粗遅延部１４と、粗遅延部１４の粗遅延素子（Ｃ
ＤＵ）の数に相応する所定個数のスイッチング素子で構
成され、粗遅延部１４の各粗遅延素子（ＣＤＵ）の出力
をスイッチングする第１スイッチング部１５と、リング
遅延部１３でのパルスの回転数をカウントしてそれに相
応する時間だけ遅延されるように第１スイッチング部１
５を制御する粗遅延制御部１６とから構成される。
【００１４】第２クロック信号遅延部２１は、リング遅
延部１３の単位遅延素子（ｔｐｄ）の個数と同じ数の微
細遅延素子（ＦＤＵ）を有し、第１スイッチング部１５
から出力されるクロック信号を微細時間だけ遅延させる
微細遅延部１７と、微細遅延部１７の微細遅延素子（Ｆ
ＤＵ）の数に相応する所定個数のスイッチング素子から
構成され、微細遅延部１７の各微細遅延素子（ＦＤＵ）
の出力をそれぞれスイッチングする第２スイッチング部
１８と、リング遅延部１３のフリップフロップ（Ｆ／
Ｆ）からラッチされて出力される信号を入力して、パル
ス発生部１２から発生されたパルスが何番目のフリップ
フロップ（Ｆ／Ｆ）からラッチされたかを判断して、そ
れに対応するスイッチがオフされるように第２スイッチ
ング部１８を制御する微細遅延制御部１９とから構成さ
れる。
延部１３の単位遅延素子（ｔｐｄ）の個数と同じ数の微
細遅延素子（ＦＤＵ）を有し、第１スイッチング部１５
から出力されるクロック信号を微細時間だけ遅延させる
微細遅延部１７と、微細遅延部１７の微細遅延素子（Ｆ
ＤＵ）の数に相応する所定個数のスイッチング素子から
構成され、微細遅延部１７の各微細遅延素子（ＦＤＵ）
の出力をそれぞれスイッチングする第２スイッチング部
１８と、リング遅延部１３のフリップフロップ（Ｆ／
Ｆ）からラッチされて出力される信号を入力して、パル
ス発生部１２から発生されたパルスが何番目のフリップ
フロップ（Ｆ／Ｆ）からラッチされたかを判断して、そ
れに対応するスイッチがオフされるように第２スイッチ
ング部１８を制御する微細遅延制御部１９とから構成さ
れる。
【００１５】リング遅延部１３の構成は図６の通りであ
る。本発明の実施形態では、８つの単位遅延素子（ｔｐ
ｄ）がリング状に連結されて入力された信号がそのリン
グ状に連結された単位遅延素子を通して回転されるよう
になっている。各単位遅延素子（ｔｐｄ）にはそれぞれ
フリップフロップ（Ｆ／Ｆ）が接続され、そのフリップ
フロップで内部のクロック信号（ｒＣＬＫ）に同期して
各単位遅延素子の信号をラッチする。
る。本発明の実施形態では、８つの単位遅延素子（ｔｐ
ｄ）がリング状に連結されて入力された信号がそのリン
グ状に連結された単位遅延素子を通して回転されるよう
になっている。各単位遅延素子（ｔｐｄ）にはそれぞれ
フリップフロップ（Ｆ／Ｆ）が接続され、そのフリップ
フロップで内部のクロック信号（ｒＣＬＫ）に同期して
各単位遅延素子の信号をラッチする。
【００１６】このように構成された本クロック信号遅延
装置の動作は以下の通りである。図７は本クロック信号
遅延装置の各部の出力波形図である。外部から入力され
るクロック信号（ｅＣＬＫ）はチップ内部に入力される
とき一定時間（ｄ１）遅延され、同様に出力バッファの
駆動時に一定時間（ｄ２）遅延される。遅延部１１では
この自然的に遅延される時間（ｄ１＋ｄ２）だけ外部か
ら入力されるクロック信号（ｅＣＬＫ）を遅延させる
（図７のＡ参照）。パルス発生部１２では遅延部１１か
ら出力されるクロック信号の上昇エッジに同期して矩形
波パルスを発生させてリング遅延部１３へ入力させる
（図７のＢ参照）。
装置の動作は以下の通りである。図７は本クロック信号
遅延装置の各部の出力波形図である。外部から入力され
るクロック信号（ｅＣＬＫ）はチップ内部に入力される
とき一定時間（ｄ１）遅延され、同様に出力バッファの
駆動時に一定時間（ｄ２）遅延される。遅延部１１では
この自然的に遅延される時間（ｄ１＋ｄ２）だけ外部か
ら入力されるクロック信号（ｅＣＬＫ）を遅延させる
（図７のＡ参照）。パルス発生部１２では遅延部１１か
ら出力されるクロック信号の上昇エッジに同期して矩形
波パルスを発生させてリング遅延部１３へ入力させる
（図７のＢ参照）。
【００１７】そして、リング状に構成されたリング遅延
部１３は、パルス発生部１２から発生されたパルス信号
を各単位遅延素子を通過させながら回転させるととも
に、時間（ｄ１）の間遅延されてチップ内部に入力され
たクロック信号（ｒＣＬＫ）に同期して各単位遅延素子
（ｔｐｄ）の信号をラッチして出力する。このパルス発
生部１２からのパルスは遅延時間、すなわちｔＣＬＫ−
（ｄ１＋ｄ２）の時間に応じて数回（図７Ｋ）回転す
る。その回転するパルスが１回転するごとに出力させ、
その１回転させて得られるパルス回転信号が粗遅延制御
部１６に入力される。粗遅延制御部１６ではその回転数
をカウントして第１スイッチング部１５の該当する１つ
のスイッチをオンとさせる。各フリップフロップにより
ラッチされた信号は微細遅延制御部１９に入力される。
部１３は、パルス発生部１２から発生されたパルス信号
を各単位遅延素子を通過させながら回転させるととも
に、時間（ｄ１）の間遅延されてチップ内部に入力され
たクロック信号（ｒＣＬＫ）に同期して各単位遅延素子
（ｔｐｄ）の信号をラッチして出力する。このパルス発
生部１２からのパルスは遅延時間、すなわちｔＣＬＫ−
（ｄ１＋ｄ２）の時間に応じて数回（図７Ｋ）回転す
る。その回転するパルスが１回転するごとに出力させ、
その１回転させて得られるパルス回転信号が粗遅延制御
部１６に入力される。粗遅延制御部１６ではその回転数
をカウントして第１スイッチング部１５の該当する１つ
のスイッチをオンとさせる。各フリップフロップにより
ラッチされた信号は微細遅延制御部１９に入力される。
【００１８】粗遅延部１４は、内部クロック信号（ｒＣ
ＬＫ）を一定の粗さで続けて遅延させており、粗遅延制
御部１６は前述のようにリング遅延部１３で回転された
パルス信号をカウントしてそれに対応する時間だけ粗遅
延されるように第１スイッチング部１５のスイッチング
素子を選択的に「オン」させる。又、第１スイッチング
部１５から出力されるクロック信号（ｃＣＬＫ）は微細
遅延部１７により微細の時間だけ遅延される。リング遅
延部１３の各フリップフロップ（Ｆ／Ｆ）によりラッチ
された信号は微細遅延制御部１９に入力される。微細遅
延制御部１９は、パルス発生部１２から発生されたパル
スＢが何番目のフリップフロップ（Ｆ／Ｆ）によりラッ
チされたかを判断し、それに対応する時間だけ微細遅延
されるように第２スイッチング部１８のスイッチング素
子を「オン」させてクロック信号を出力する（ｆＣＬ
Ｋ）。第２スイッチング部１８から出力されたクロック
信号が一定時間（ｄ２）だけ遅延された後、出力バッフ
ァへ入力される。
ＬＫ）を一定の粗さで続けて遅延させており、粗遅延制
御部１６は前述のようにリング遅延部１３で回転された
パルス信号をカウントしてそれに対応する時間だけ粗遅
延されるように第１スイッチング部１５のスイッチング
素子を選択的に「オン」させる。又、第１スイッチング
部１５から出力されるクロック信号（ｃＣＬＫ）は微細
遅延部１７により微細の時間だけ遅延される。リング遅
延部１３の各フリップフロップ（Ｆ／Ｆ）によりラッチ
された信号は微細遅延制御部１９に入力される。微細遅
延制御部１９は、パルス発生部１２から発生されたパル
スＢが何番目のフリップフロップ（Ｆ／Ｆ）によりラッ
チされたかを判断し、それに対応する時間だけ微細遅延
されるように第２スイッチング部１８のスイッチング素
子を「オン」させてクロック信号を出力する（ｆＣＬ
Ｋ）。第２スイッチング部１８から出力されたクロック
信号が一定時間（ｄ２）だけ遅延された後、出力バッフ
ァへ入力される。
【００１９】
【発明の効果】以上説明したように、本発明のクロック
信号遅延装置においては次のような効果がある。すなわ
ち、微細な遅延時間を得るためには単位遅延素子（ｔｐ
ｄ）の遅延時間を短くし、動作範囲を大きくするために
は単位遅延素子（ｔｐｄ）の個数（Ｎ）が多くなければ
ならない。更に、従来の遅延線では、ＤＴＣがＴＤＣと
同じ数の単位遅延素子を必要とするため、遅延線の総遅
延素子数は２Ｎ個必要であり、データ処理のためのフリ
ップフロップ（Ｆ／Ｆ）もＮ個必要である。このため、
遅延線は広いシリコン面積を消耗していた。しかし、本
発明は、単位遅延素子をリング状に形成することによ
り、微細な遅延時間を得、動作範囲を大きくし、更に遅
延線の占める面積を大幅に減少させることができる。例
えば、従来及び本発明で０．１ｎｓの遅延時間を有する
単位遅延素子を用いると仮定するとき、従来では１０ｎ
ｓの動作範囲を得るために約２００個の単位遅延素子を
必要とするが、本発明では図６に示すように８つの単位
遅延素子だけでも充分な動作範囲が得られる。よって、
遅延線の占める面積を大幅に減少させることができる。
信号遅延装置においては次のような効果がある。すなわ
ち、微細な遅延時間を得るためには単位遅延素子（ｔｐ
ｄ）の遅延時間を短くし、動作範囲を大きくするために
は単位遅延素子（ｔｐｄ）の個数（Ｎ）が多くなければ
ならない。更に、従来の遅延線では、ＤＴＣがＴＤＣと
同じ数の単位遅延素子を必要とするため、遅延線の総遅
延素子数は２Ｎ個必要であり、データ処理のためのフリ
ップフロップ（Ｆ／Ｆ）もＮ個必要である。このため、
遅延線は広いシリコン面積を消耗していた。しかし、本
発明は、単位遅延素子をリング状に形成することによ
り、微細な遅延時間を得、動作範囲を大きくし、更に遅
延線の占める面積を大幅に減少させることができる。例
えば、従来及び本発明で０．１ｎｓの遅延時間を有する
単位遅延素子を用いると仮定するとき、従来では１０ｎ
ｓの動作範囲を得るために約２００個の単位遅延素子を
必要とするが、本発明では図６に示すように８つの単位
遅延素子だけでも充分な動作範囲が得られる。よって、
遅延線の占める面積を大幅に減少させることができる。
【図１】 一般的なＳＤＲＡＭのデータの読出しタイミ
ング図。
ング図。
【図２】 従来の線形遅延線の構成図。
【図３】 従来のＴＤＣとクロックサイクルタイムとの
関係図。
関係図。
【図４】 従来の線形遅延線の各部の出力波形図。
【図５】 本発明のクロック信号遅延装置の構成図。
【図６】 図４のリング遅延部の詳細構成図。
【図７】 本発明のクロック信号遅延装置の各部の出力
波形図。
波形図。
１１ 遅延部 １２ パルス発生部 １３ リング遅延部 １４ 粗遅延(coarse delay)部 １５ 第１スイッチング部 １６ 粗遅延制御部 １７ 微細遅延(fine delay)部 １８ 第２スイッチング部 １９ 微細遅延制御部 ２０ 第１クロック信号遅延部 ２１ 第２クロック信号遅延部 ２２ リセット信号発生部
Claims (6)
- 【請求項１】 外部から入力されるクロック信号（ｅ
ＣＬＫ）の入力時に自然発生する遅延時間（ｄ１）及び
出力バッファの駆動時に自然発生する遅延時間（ｄ２）
だけ（ｄ１＋ｄ２）遅延させる遅延部と、 前記遅延部から出力されるクロック信号を入力して上昇
エッジに同期して矩形波パルスを発生するパルス発生部
と、 複数の単位遅延素子がリング状に構成されて前記パルス
発生部から発生されたパルス信号を回転させるととも
に、チップ内部に入力されたクロック信号（ｒＣＬＫ）
に同期して前記パルス信号が最後に回転したときのパル
スが停止した単位遅延素子の信号をラッチして出力する
リング遅延部と、 前記チップ内部に入力されたクロック信号（ｒＣＬＫ）
を前記リング遅延部の回転数に対応して粗く遅延させる
第１クロック信号遅延部と、 前記第１クロック信号遅延部から出力されたクロック信
号を、前記リング遅延部のラッチされて出力された信号
に基づいて微細に遅延させて出力する第２クロック信号
遅延部と、 前記チップ内部に入力されたクロック信号（ｒＣＬＫ）
により前記リング遅延部及び第１、第２クロック信号遅
延部をリセットさせるリセット信号発生部とを備えるこ
とを特徴とするクロック信号遅延装置。 - 【請求項２】 第１クロック信号遅延部は、 複数の粗遅延素子（ＣＤＵ）からなり、前記チップ内部
に入力されたクロック信号（ｒＣＬＫ）を一定の粗さで
続けて遅延させる粗遅延部と、 前記粗遅延部の各粗遅延素子（ＣＤＵ）の出力をスイッ
チングする第１スイッチング部と、 前記リング遅延部で前記パルス信号が回転される数をカ
ウントして、それに相応する時間だけ粗遅延されるよう
に前記第１スイッチング部を制御する粗遅延制御部とを
含むことを特徴とする請求項１記載のクロック信号遅延
装置。 - 【請求項３】 前記第２クロック信号遅延部は、 複数の微細遅延素子（ＦＤＵ）で構成され、前記第１ク
ロック信号遅延部から出力されたクロック信号を微細の
時間で続けて遅延させる微細遅延部と、 前記微細遅延部の各微細遅延素子（ＦＤＵ）の出力をそ
れぞれスイッチングする第２スイッチング部と、 前記リング遅延部の各ラッチ信号に基づいてそれに相応
する時間に微細遅延されるように前記第２スイッチング
部を制御する微細遅延制御部とを含むことを特徴とする
請求項１記載のクロック信号遅延装置。 - 【請求項４】 前記リング遅延部は、 リング状に構成され、前記パルス発生部から発生された
パルス信号を回転させて遅延させる複数の単位遅延素子
と、 前記クロック信号に同期して前記各単位遅延素子の信号
をラッチして出力する複数のラッチ部とから構成される
ことを特徴とする請求項１記載のクロック信号遅延装
置。 - 【請求項５】 前記ラッチ部はフリップフロップから構
成されることを特徴とする請求項４記載のクロック信号
遅延装置。 - 【請求項６】 前記リング遅延部は、パルス信号が１回
転する度に信号を第１クロック信号遅延部に出力し、ラ
ッチされた全ての信号を第２クロック信号遅延部に出力
することを特徴とする請求項１記載のクロック信号遅延
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR14844/1998 | 1998-04-25 | ||
| KR1019980014844A KR100263484B1 (ko) | 1998-04-25 | 1998-04-25 | 클럭신호 지연 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11306759A true JPH11306759A (ja) | 1999-11-05 |
| JP4223119B2 JP4223119B2 (ja) | 2009-02-12 |
Family
ID=19536710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00502899A Expired - Fee Related JP4223119B2 (ja) | 1998-04-25 | 1999-01-12 | クロック信号遅延装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6060928A (ja) |
| JP (1) | JP4223119B2 (ja) |
| KR (1) | KR100263484B1 (ja) |
| DE (1) | DE19914986B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069424A (ja) * | 2001-08-08 | 2003-03-07 | Hynix Semiconductor Inc | リングレジスタ制御型遅延固定ループ及びその制御方法 |
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|---|---|---|---|---|
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| JP2001203763A (ja) * | 2000-01-24 | 2001-07-27 | Nec Ic Microcomput Syst Ltd | 信号伝送方法および装置、データ処理装置 |
| US6525565B2 (en) * | 2001-01-12 | 2003-02-25 | Xilinx, Inc. | Double data rate flip-flop |
| US6373301B1 (en) | 2001-04-18 | 2002-04-16 | Silicon Integrated Systems Corporation | Fast-locking dual rail digital delayed locked loop |
| US6617894B2 (en) | 2001-05-14 | 2003-09-09 | Samsung Electronics Co., Ltd. | Circuits and methods for generating internal clock signal of intermediate phase relative to external clock |
| US6580304B1 (en) * | 2002-03-28 | 2003-06-17 | M/A-Com, Inc. | Apparatus and method for introducing signal delay |
| US6727740B2 (en) * | 2002-08-29 | 2004-04-27 | Micron Technology, Inc. | Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals |
| US7961559B2 (en) * | 2003-11-13 | 2011-06-14 | International Business Machines Corporation | Duty cycle measurement circuit for measuring and maintaining balanced clock duty cycle |
| KR100605588B1 (ko) * | 2004-03-05 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 |
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| US7078951B2 (en) * | 2004-08-27 | 2006-07-18 | Micron Technology, Inc. | System and method for reduced power open-loop synthesis of output clock signals having a selected phase relative to an input clock signal |
| US7574638B2 (en) * | 2005-02-03 | 2009-08-11 | Samsung Electronics Co., Ltd. | Semiconductor device tested using minimum pins and methods of testing the same |
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| US7629819B2 (en) | 2005-07-21 | 2009-12-08 | Micron Technology, Inc. | Seamless coarse and fine delay structure for high performance DLL |
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| US8228763B2 (en) * | 2008-04-11 | 2012-07-24 | Infineon Technologies Ag | Method and device for measuring time intervals |
| KR101038470B1 (ko) * | 2008-10-30 | 2011-06-03 | 포항공과대학교 산학협력단 | 동작영역이 넓은 디지털제어발진기 |
| US9768809B2 (en) * | 2014-06-30 | 2017-09-19 | Intel IP Corporation | Digital-to-time converter spur reduction |
| US9455667B2 (en) * | 2014-08-20 | 2016-09-27 | Short Circuit Technologies Llc | Fractional-N all digital phase locked loop incorporating look ahead time to digital converter |
| KR102042742B1 (ko) * | 2017-12-21 | 2019-11-27 | 에스앤즈 주식회사 | 딜레이 라인을 이용한 실시간 pvt 보정용 고속 딜레이 방법 및 그 장치 |
| TWI685200B (zh) | 2018-08-10 | 2020-02-11 | 華邦電子股份有限公司 | 同步鏡延遲電路和同步鏡延遲操作方法 |
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|---|---|---|---|---|
| JP2868266B2 (ja) * | 1990-01-25 | 1999-03-10 | 株式会社日本自動車部品総合研究所 | 信号位相差検出回路及び信号位相差検出方法 |
| JP2929888B2 (ja) * | 1993-03-26 | 1999-08-03 | 株式会社デンソー | パルス位相差符号化回路 |
| JP3489178B2 (ja) * | 1994-03-16 | 2004-01-19 | 株式会社デンソー | 同期式カウンタ |
| JP3553639B2 (ja) * | 1994-05-12 | 2004-08-11 | アジレント・テクノロジーズ・インク | タイミング調整回路 |
-
1998
- 1998-04-25 KR KR1019980014844A patent/KR100263484B1/ko not_active IP Right Cessation
- 1998-07-30 US US09/124,912 patent/US6060928A/en not_active Expired - Lifetime
-
1999
- 1999-01-12 JP JP00502899A patent/JP4223119B2/ja not_active Expired - Fee Related
- 1999-04-01 DE DE19914986A patent/DE19914986B4/de not_active Expired - Fee Related
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| JP2003069424A (ja) * | 2001-08-08 | 2003-03-07 | Hynix Semiconductor Inc | リングレジスタ制御型遅延固定ループ及びその制御方法 |
Also Published As
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|---|---|
| JP4223119B2 (ja) | 2009-02-12 |
| DE19914986B4 (de) | 2007-10-25 |
| US6060928A (en) | 2000-05-09 |
| KR19990081108A (ko) | 1999-11-15 |
| DE19914986A1 (de) | 1999-11-04 |
| KR100263484B1 (ko) | 2000-08-01 |
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